KR20060058404A - Method for manufacturing thin film transistor array panel - Google Patents

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Abstract

본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a thin film transistor array panel.

기판 위에 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막과 반도체층을 형성하는 단계, 도전막을 적층하는 단계, 상기 도전막 위에 감광막을 형성하는 단계, 상기 감광막을 마스크로 하여 상기 도전막과 상기 반도체층을 식각하여 소스 전극, 드레인 전극 및 저항성 접촉 부재를 형성하는 단계, 상기 감광막을 제거하는 단계, 보호막을 적층하는 단계, 상기 보호막을 식각하여 접촉 구멍을 형성하는 단계, 그리고 산소와 염화수소(HCl) 또는 산소와 질소 혼합 기체를 사용하여 애싱 처리하는 단계를 포함한다.Forming a gate line on the substrate, forming a gate insulating film and a semiconductor layer on the gate line, laminating a conductive film, forming a photoresist film on the conductive film, and using the photoresist film as a mask. Etching the semiconductor layer to form a source electrode, a drain electrode, and an ohmic contact, removing the photosensitive film, laminating a protective film, etching the protective film to form a contact hole, and oxygen and hydrogen chloride (HCl). Or ashing using an oxygen and nitrogen mixed gas.

이러한 방식으로, 데이터선과 화소 전극 또는 외부 장치와의 접촉 저항을 낮추어 영상 신호를 제대로 전달할 수 있다.In this manner, the contact resistance between the data line and the pixel electrode or an external device can be lowered to properly transfer an image signal.

액정표시장치, 표시판, 애싱, 플라스마, 크롬, 접촉저항LCD, Display, Ashing, Plasma, Chrome, Contact Resistance

Description

박막 트랜지스터 표시판의 제조 방법 {METHOD FOR MANUFACTURING THIN FILM TRANSISTOR ARRAY PANEL}Manufacturing method of thin film transistor array panel {METHOD FOR MANUFACTURING THIN FILM TRANSISTOR ARRAY PANEL}

도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이다. 1 is a layout view illustrating a structure of a thin film transistor array panel for a liquid crystal display according to a first exemplary embodiment of the present invention.

도 2는 도 1에 도시한 박막 트랜지스터 표시판을 II-II' 선을 따라 잘라 도시한 단면도이다.FIG. 2 is a cross-sectional view of the thin film transistor array panel illustrated in FIG. 1 taken along the line II-II ′.

도 3은 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 첫 단계에서의 배치도이다.3 is a layout view at the first stage of a method of manufacturing the thin film transistor array panel shown in FIGS. 1 and 2 according to one embodiment of the present invention.

도 4는 도 3에 도시한 박막 트랜지스터 표시판을 IV-IVa' 선을 따라 잘라 도시한 단면도이다.4 is a cross-sectional view of the thin film transistor array panel illustrated in FIG. 3 taken along the line IV-IVa '.

도 5는 도 3의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이다.FIG. 5 is a layout view of a thin film transistor array panel in the next step of FIG. 3.

도 6은 도 5에 도시한 박막 트랜지스터 표시판을 VI-VI' 선을 따라 잘라 도시한 단면도이다.FIG. 6 is a cross-sectional view of the thin film transistor array panel illustrated in FIG. 5 taken along the line VI-VI ′.

도 7은 도 5의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이다.FIG. 7 is a layout view of a thin film transistor array panel in the next step of FIG. 5.

도 8은 도 7에 도시한 박막 트랜지스터 표시판을 VIII-VIII' 선을 잘라 도시한 단면도이다.FIG. 8 is a cross-sectional view of the thin film transistor array panel illustrated in FIG. 7 taken along the line VIII-VIII ′.

도 9는 도 7의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이다. FIG. 9 is a layout view of a thin film transistor array panel in the next step of FIG. 7.                 

도 10은 도 9에 도시한 박막 트랜지스터 표시판을 X-X' 선을 따라 잘라 도시한 단면도이다.FIG. 10 is a cross-sectional view of the thin film transistor array panel illustrated in FIG. 9 taken along the line X-X '.

본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a thin film transistor array panel.

박막 표시판은 액정 표시 장치와 유기 발광 표시 장치(organic light emitting display, OLED)와 같은 평판 표시 장치의 경량화 및 박형화를 이루기 위한 것으로서 현재 널리 사용되고 있다.The thin film display panel is currently widely used to reduce the weight and thickness of flat panel displays such as liquid crystal displays and organic light emitting displays (OLEDs).

이러한 박막 표시판은 복수의 화소 전극이 행렬의 형태로 배열되어 있고 각 화소 전극에 별도의 전압을 인가함으로써 화상을 표시한다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트선과 화소 전극에 인가될 전압을 전달하는 데이터선을 표시판에 설치한다.In such a thin film display panel, a plurality of pixel electrodes are arranged in a matrix form and an image is displayed by applying a separate voltage to each pixel electrode. To this end, a thin film transistor, which is a three-terminal element for switching a voltage applied to a pixel electrode, is connected to each pixel electrode, and a gate line for transmitting a signal for controlling the thin film transistor and a data line for transmitting a voltage to be applied to the pixel electrode are provided. Install on the display panel.

이 때, 유기 발광 표시 장치는 화소 전극에 위치한 유기 발광 다이오드에 흐르는 전류의 양을 조절하여 화상을 표시하고, 액정 표시 장치는 또 다른 표시판에 공통 전극을 전면에 배치하고 두 표시판 사이에 위치한 액정층의 액정 분자들을 재배열시킴으로써 액정층을 통과하는 빛의 투과율을 조절하여 화상을 표시한다.In this case, the organic light emitting diode display displays an image by adjusting an amount of current flowing through the organic light emitting diode positioned in the pixel electrode, and the liquid crystal display places a common electrode on another display panel and the liquid crystal layer disposed between the two display panels. By rearranging the liquid crystal molecules, the transmittance of light passing through the liquid crystal layer is adjusted to display an image.

이러한 박막 표시판에서, 게이트선 및 데이터선은 다른 도전막 또는 외부의 구동 회로와 전기적으로 연결하기 위한 접촉부를 가지는데, 접촉부의 접촉 특성을 좋게 하기 위하여 크롬(Cr) 또는 크롬 합금(Cr alloy)의 단일막 또는 이중막으로 게이트선 및 데이터선을 형성한다.In such a thin film panel, the gate line and the data line have a contact portion for electrically connecting with another conductive film or an external driving circuit. In order to improve the contact characteristics of the contact portion, the gate line and the data line may be made of chromium (Cr) or chromium alloy (Cr alloy). The gate line and the data line are formed by a single film or a double film.

이때, 게이트선은 크롬 및 크롬 합금으로 접촉 특성, 예를 들어 저항이 많이 향상되었으나, 데이터선은 크롬의 단일막을 사용하는 경우에는 접촉부의 저항이 여전히 높아 영상 신호가 제대로 전달되지 못하는 문제가 있다.In this case, the gate line has improved contact characteristics, for example, resistance with chromium and chromium alloy, but the data line has a problem in that an image signal is not properly transmitted when the contact portion of the chrome is still high.

따라서, 본 발명이 이루고자 하는 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것이다.Accordingly, the technical problem to be achieved by the present invention is to solve this conventional problem.

이러한 기술적 과제를 이루기 위한 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은, 기판 위에 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막과 반도체층을 형성하는 단계, 도전막을 적층하는 단계, 상기 도전막 위에 감광막을 형성하는 단계, 상기 감광막을 마스크로 하여 상기 도전막과 상기 반도체층을 식각하여 소스 전극, 드레인 전극 및 저항성 접촉 부재를 형성하는 단계, 상기 감광막을 제거하는 단계, 보호막을 적층하는 단계, 상기 보호막을 식각하여 접촉 구멍을 형성하는 단계, 그리고 산소와 염화수소(HCl) 또는 산소와 질소 혼합 기체를 사용하여 애싱 처리하는 단계를 포함한다.According to one or more exemplary embodiments, a method of manufacturing a thin film transistor array panel includes: forming a gate line on a substrate, forming a gate insulating layer and a semiconductor layer on the gate line, and stacking a conductive layer Forming a photoresist film on the conductive film, etching the conductive film and the semiconductor layer using the photoresist film as a mask to form a source electrode, a drain electrode and an ohmic contact member, removing the photoresist film, and a protective film. Laminating, etching the passivation layer to form contact holes, and ashing using oxygen and hydrogen chloride (HCl) or an oxygen and nitrogen mixed gas.

이때, 상기 반도체층은 진성 반도체층 및 불순물 반도체층을 포함하는 것이 바람직하고, 상기 소스 전극, 드레인 전극 및 저항성 접촉 부재를 형성하는 단계는 상기 소스 전극 및 드레인 전극과 드러난 진성 반도체층을 산소 플라스마 분위기기 에 노출시키는 단계를 포함하는 것이 바람직하다.In this case, the semiconductor layer may include an intrinsic semiconductor layer and an impurity semiconductor layer, and the forming of the source electrode, the drain electrode, and the ohmic contact member may include forming the source electrode, the drain electrode, and the exposed intrinsic semiconductor layer in an oxygen plasma atmosphere. It is preferred to include the step of exposing to a group.

또한, 상기 도전막은 크롬으로 이루어질 수 있으며, 상기 게이트선은 크롬으로 이루어지는 하부막과 크롬 합금으로 이루어지는 상부막을 포함할 수 있다.In addition, the conductive layer may be made of chromium, and the gate line may include a lower layer made of chromium and an upper layer made of chromium alloy.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. DETAILED DESCRIPTION Embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a portion of a layer, film, region, plate, etc. is said to be "on top" of another part, this includes not only when the other part is "right on" but also another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.

이제 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.A method of manufacturing a thin film transistor array panel for a liquid crystal display according to an exemplary embodiment of the present invention will now be described in detail with reference to the accompanying drawings.

먼저, 도 1 및 도 2를 참고로 하여 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조에 대하여 상세히 설명한다. First, the structure of a thin film transistor array panel for a liquid crystal display according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 1 and 2.

도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이고, 도 2는 도 1에 도시한 박막 트랜지스터 표시판을 II-II' 선을 따라 잘라 도시한 단면도이다. FIG. 1 is a layout view illustrating a structure of a thin film transistor array panel for a liquid crystal display according to a first exemplary embodiment. FIG. 2 is a cross-sectional view of the thin film transistor array panel illustrated in FIG. 1 taken along the line II-II ′. to be.

절연 기판(110) 위에 게이트 신호를 전달하는 복수의 게이트선(gate line)(121)이 형성되어 있다. 게이트선(121)은 주로 가로 방향으로 뻗어 있으며, 각 게이트선(121)의 일부는 아래 방향으로 돌출하여 복수의 돌출부(projection)(127)를 이루며, 게이트선(121)의 한 끝 부분(129)은 다른 층 또는 외부 장치와의 접속을 위하여 폭이 확장되어 있다.A plurality of gate lines 121 are formed on the insulating substrate 110 to transfer gate signals. The gate line 121 mainly extends in the horizontal direction, and a part of each gate line 121 protrudes downward to form a plurality of projections 127, and one end portion 129 of the gate line 121. ) Is widened for connection with other layers or external devices.

게이트선(121)은 물리적 성질이 다른 두 개의 막, 즉 하부막(121p)과 그 위의 상부막(121q)을 포함한다. 하부막(121p)은 게이트선(121)의 신호 지연이나 전압 강하를 줄일 수 있도록 비저항(resistivity)이 낮은 금속, 예를 들면 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)이나 은 합금 등 은 계열의 금속, 구리(Cu)나 구리 합금 등 구리 계열의 금속이나 크롬 합금으로 이루어질 수 있다. 이와는 달리, 상부막(121q)은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 크롬, 몰리브덴(Mo), 몰리브덴 합금, 탄탈륨(Ta), 또는 티타늄(Ti) 등으로 이루어질 수 있다. 하부막(121p)과 상부막(121q)의 조합의 좋은 예로는 알루미늄-네오디뮴(Nd) 합금/몰리브덴을 들 수 있다. 그러나 이와는 달리 게이트선(121)은 단일막 또는 삼층막으로 이루어질 수 있다. 도 1에서 게이트 전극(124)의 하부막과 상부막은 각각 도면 부호 124p, 124q로, 확장부(127)의 하부막과 상부막은 각각 도면 부호 127p, 127q로 표시되어 있다. The gate line 121 includes two layers having different physical properties, that is, a lower layer 121p and an upper layer 121q thereon. The lower layer 121p may be formed of a metal having low resistivity, such as aluminum (Al) or an aluminum alloy, such as aluminum (Ag) or the like, so as to reduce signal delay or voltage drop of the gate line 121. A silver alloy, such as a silver alloy, copper (Cu) or a copper alloy, such as a copper alloy, or a chromium alloy may be comprised. In contrast, the top film 121q is a material having excellent contact properties with other materials, particularly indium tin oxide (ITO) and indium zinc oxide (IZO), such as chromium, molybdenum (Mo), molybdenum alloy, tantalum (Ta), or Titanium (Ti) or the like. A good example of the combination of the lower film 121p and the upper film 121q is aluminum-neodymium (Nd) alloy / molybdenum. However, the gate line 121 may be formed of a single layer or a three layer layer. In FIG. 1, lower and upper layers of the gate electrode 124 are denoted by reference numerals 124p and 124q, and lower and upper layers of the expansion unit 127 are denoted by reference numerals 127p and 127q, respectively.

하부막(121p)과 상부막(121q)의 측면은 각각 경사져 있으며 그 경사각은 기판(110)의 표면에 대하여 약 30-80°이다. Side surfaces of the lower layer 121p and the upper layer 121q are inclined, respectively, and the inclination angle thereof is about 30 to 80 ° with respect to the surface of the substrate 110.                     

게이트선(121) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있으며, 게이트 절연막(140)은 게이트선(121)의 끝 부분(129)을 드러내는 복수의 접촉 구멍(181)을 가지고 있다.A gate insulating layer 140 made of silicon nitride (SiN x ) is formed on the gate line 121, and the gate insulating layer 140 includes a plurality of gate portions 121 that expose end portions 129 of the gate line 121. It has a contact hole 181.

게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 선형 반도체층(151)이 형성되어 있다. 선형 반도체층(151)은 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(extension)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다. 또한 선형 반도체층(151)은 게이트선(121)과 만나는 지점 부근에서 폭이 커져서 게이트선(121)의 넓은 면적을 덮고 있다. A plurality of linear semiconductor layers 151 made of hydrogenated amorphous silicon (amorphous silicon is abbreviated a-Si) and the like are formed on the gate insulating layer 140. The linear semiconductor layer 151 mainly extends in the longitudinal direction, from which a plurality of extensions 154 extend toward the gate electrode 124. In addition, the linear semiconductor layer 151 increases in width near the point where it meets the gate line 121 to cover a large area of the gate line 121.

반도체(151)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 선형 저항성 접촉 부재(161)는 복수의 돌출부를 가지고 있으며, 이 돌출부와 섬형 저항성 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 위치한다. A plurality of linear and island ohmic contacts 161 and 165 made of a material such as n + hydrogenated amorphous silicon doped with silicide or n-type impurities at a high concentration are formed on the semiconductor 151. have. The linear ohmic contact 161 has a plurality of protrusions, and the protrusions and the island resistive ohmic contact 165 are paired and positioned on the protrusion 154 of the semiconductor 151.

반도체(151, 157)와 저항성 접촉 부재(161, 165, 167)의 측면 역시 기판(110)의 표면에 대하여 경사져 있으며 경사각은 30-80°이다.Side surfaces of the semiconductors 151 and 157 and the ohmic contacts 161, 165 and 167 are also inclined with respect to the surface of the substrate 110 and the inclination angle is 30-80 °.

저항 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 각각 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175) 및 복수의 유지 축전기용 도전체(storage capacitor conductor)(177)가 형성되어 있다. The plurality of data lines 171, the plurality of drain electrodes 175, and the plurality of storage capacitors are disposed on the ohmic contacts 161 and 165 and the gate insulating layer 140, respectively. conductor 177 is formed.                     

데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)을 전달한다. 각 데이터선(171)에서 드레인 전극(175)을 향하여 뻗은 복수의 가지가 소스 전극(source electrode)(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(124)에 대하여 서로 반대쪽에 위치한다. 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다. The data line 171 mainly extends in the vertical direction to cross the gate line 121 and transmit a data voltage. A plurality of branches extending from the data line 171 toward the drain electrode 175 forms a source electrode 173. The pair of source electrode 173 and the drain electrode 175 are separated from each other and positioned opposite to the gate electrode 124. The gate electrode 124, the source electrode 173, and the drain electrode 175 form a thin film transistor (TFT) together with the protrusion 154 of the semiconductor 151, and the channel of the thin film transistor is a source. A protrusion 154 is formed between the electrode 173 and the drain electrode 175.

유지 축전기용 도전체(177)는 게이트선(121)의 돌출부(127)와 중첩되어 있고, 각 데이터선(171)의 끝 부분(179)은 다른 층 또는 외부 장치와의 접속을 위하여 폭이 확장되어 있다.The conductor 177 for the storage capacitor overlaps the protrusion 127 of the gate line 121, and the end portion 179 of each data line 171 extends in width for connection with another layer or an external device. It is.

이때, 데이터선(171)은 IZO(indium zinc oxide) 또는 ITO(indium tin oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질인 크롬으로 이루어져 있다. 이와는 달리, 이를테면 몰리브덴(Mo), 몰리브덴 합금[보기: 몰리브덴-텅스텐(MoW) 합금] 등으로 이루어진 상부막과 데이터 신호의 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속으로 이루어진 중간막과 알루미늄 계열의 금속이 반도체(151) 또는 저항성 접촉 부재(161, 165)로 확산되는 것을 방지하기 위한 금속, 이를테면 몰리브덴(Mo), 몰리브덴 합금[보기: 몰리브덴-텅스텐(MoW) 합금], 크롬(Cr) 등으로 이루어진 하부막으로 이루어질 수 있다. In this case, the data line 171 is made of chromium, which is a material having excellent physical, chemical, and electrical contact properties with indium zinc oxide (IZO) or indium tin oxide (ITO). Alternatively, metals of low resistivity, such as molybdenum (Mo), molybdenum alloys (eg molybdenum-tungsten (MoW) alloys), and the like, can be used to reduce delays or voltage drops in data signals. Metals such as molybdenum (Mo) and molybdenum to prevent diffusion of the intermediate film made of an aluminum-based metal such as aluminum (Al) or an aluminum alloy and the aluminum-based metal into the semiconductor 151 or the ohmic contacts 161 and 165. And an underlayer made of an alloy (eg, molybdenum-tungsten (MoW) alloy), chromium (Cr), or the like.                     

데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)도 게이트선(121)과 마찬가지로 그 측면이 약 30-80°의 각도로 각각 경사져 있다.The data line 171, the drain electrode 175, and the conductor 177 for the storage capacitor are also inclined at an angle of about 30 to 80 °, similarly to the gate line 121.

저항성 접촉 부재(161, 165)는 그 하부의 반도체(151)와 그 상부의 데이터선(171) 및 드레인 전극(175) 사이에 대부분 존재하며 접촉 저항을 낮추어 주는 역할을 한다. 선형 반도체(151)는 대부분이 저항성 접촉 부재(161)로 가려 있으나 소스 전극(173)과 드레인 전극(175) 사이에는 노출된 부분을 가지고 있다.The ohmic contacts 161 and 165 are mostly present between the semiconductor 151 in the lower portion thereof, the data line 171 and the drain electrode 175 in the upper portion thereof, and serve to lower the contact resistance. The linear semiconductor 151 is mostly covered by the ohmic contact 161, but has an exposed portion between the source electrode 173 and the drain electrode 175.

데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177) 위에는 평탄화 특성이 우수한 유기 물질로 이루어진 보호막(passivation layer, 180)이 형성되어 있다. 보호막(180)은 감광성(photosensitivity)을 가지는 유기 물질로 형성할 수 있다. A passivation layer 180 made of an organic material having excellent planarization characteristics is formed on the data line 171, the drain electrode 175, and the conductive capacitor conductor 177. The passivation layer 180 may be formed of an organic material having photosensitivity.

데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177) 위에는 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등 유전율 4.0 이하의 저유전율 절연 물질, 또는 무기 물질인 질화규소 따위로 이루어진 보호막(passivation layer)(180)이 형성되어 있다. 이와는 달리 보호막(180)은 유기물과 질화규소의 이중층으로 이루어질 수 있다.On the data line 171, the drain electrode 175, and the conductive capacitor conductor 177, an organic material having excellent planarization characteristics and photosensitivity, and plasma enhanced chemical vapor deposition (PECVD), is formed. A passivation layer 180 made of a low dielectric constant insulating material having a dielectric constant of 4.0 or less, such as a-Si: C: O, a-Si: O: F, or silicon nitride, which is an inorganic material, is formed. Alternatively, the passivation layer 180 may be formed of a double layer of organic material and silicon nitride.

보호막(180)에는 데이터선(171)의 끝 부분(179), 드레인 전극(175) 및 유지 축전기용 도전체(177)를 각각 드러내는 복수의 접촉 구멍(contact hole)(182, 185, 187)이 형성되어 있으며, 게이트선(121)의 끝 부분(129)을 노출시키는 복수의 접촉 구멍(181)이 또한 형성되어 있다. The passivation layer 180 includes a plurality of contact holes 182, 185, and 187 exposing the end portion 179 of the data line 171, the drain electrode 175, and the conductive capacitor conductor 177, respectively. And a plurality of contact holes 181 for exposing the end portion 129 of the gate line 121 are also formed.                     

보호막(180) 위에는 ITO 또는 IZO로 이루어진 복수의 화소 전극(pixel electrode)(190) 및 복수의 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있다.A plurality of pixel electrodes 190 and a plurality of contact assistants 81 and 82 made of ITO or IZO are formed on the passivation layer 180.

화소 전극(190)은 접촉 구멍(185, 187)을 통하여 드레인 전극(175) 및 유지 축전기용 도전체(177)와 각각 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받고 도전체(177)에 데이터 전압을 전달한다.The pixel electrode 190 is physically and electrically connected to the drain electrode 175 and the storage capacitor conductor 177 through the contact holes 185 and 187, respectively, to receive a data voltage from the drain electrode 175, and to connect the conductor. Transfer data voltage to 177.

데이터 전압이 인가된 화소 전극(190)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극(190) 사이의 액정층(도시하지 않음)의 액정 분자들을 재배열시킨다.The pixel electrode 190 to which the data voltage is applied generates a electric field together with a common electrode (not shown) of another display panel (not shown) to which a common voltage is applied, thereby creating a liquid crystal layer between the two electrodes 190. Rearrange the liquid crystal molecules (not shown).

또한 화소 전극(190)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며 이를 유지 축전기(storage electrode)라 한다. 유지 축전기는 화소 전극(190) 및 이와 이웃하는 게이트선(121)[이를 전단 게이트선(previous gate line)이라 함]의 중첩 등으로 만들어지며, 유지 축전기의 정전 용량, 즉 유지 용량을 늘이기 위하여 게이트선(121)을 확장한 돌출부(127)를 두어 중첩 면적을 크게 하는 한편, 화소 전극(190)과 연결되고 돌출부(127)와 중첩되는 유지 축전기용 도전체(177)를 보호막(180) 아래에 두어 둘 사이의 거리를 가깝게 한다. 이와는 달리, 유지 축전기는 공통 전압 따위의 정해진 전압이 인가되는 별개 의 신호선과 화소 전극(190)이 중첩되어 이루어질 수 있다.In addition, the pixel electrode 190 and the common electrode form a capacitor (hereinafter, referred to as a "liquid crystal capacitor") to maintain an applied voltage even after the thin film transistor is turned off. There is another capacitor connected in parallel with it, which is called the storage electrode. The storage capacitor is formed by overlapping the pixel electrode 190 and the neighboring gate line 121 (which is called a prior gate line), and the like to increase the capacitance of the storage capacitor, that is, the storage capacitance. A protrusion 127 extending the line 121 is provided to increase the overlapped area, while a conductive capacitor conductor 177 connected to the pixel electrode 190 and overlapping the protrusion 127 is disposed under the passivation layer 180. Keep the distance between the two close. In contrast, the storage capacitor may be formed by overlapping the pixel electrode 190 with a separate signal line to which a predetermined voltage such as a common voltage is applied.

화소 전극(190)은 또한 이웃하는 게이트선(121) 및 데이터선(171)과 중첩되어 개구율(aperture ratio)을 높이고 있으나, 중첩되지 않을 수도 있다.The pixel electrode 190 also overlaps the neighboring gate line 121 and the data line 171 to increase the aperture ratio, but may not overlap.

접촉 보조 부재(81, 82)는 접촉 구멍(181, 182)을 통하여 게이트선의 끝 부분(129) 및 데이터선의 끝 부분(179)과 각각 연결된다. 접촉 보조 부재(81, 82)는 게이트선(121) 및 데이터선(171)의 각 끝 부분(129, 179)과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 한다. 게이트선(121)에 게이트 신호를 인가하는 게이트 구동부(도시하지 않음)가 표시판 위에 집적된 경우 접촉 부재(81)는 게이트선(121)의 끝 부분(129)과 게이트 구동부를 연결하는 연결 부재의 역할을 할 수 있으며 때에 따라 생략될 수도 있다.The contact auxiliary members 81 and 82 are connected to the end portion 129 of the gate line and the end portion 179 of the data line, respectively, through the contact holes 181 and 182. The contact auxiliary members 81 and 82 complement the adhesion between the end portions 129 and 179 of the gate line 121 and the data line 171 and the external device, and serve to protect them. When a gate driver (not shown) for applying a gate signal to the gate line 121 is integrated on the display panel, the contact member 81 may be formed of a connection member connecting the end portion 129 of the gate line 121 to the gate driver. It can play a role and sometimes it can be omitted.

본 발명의 다른 실시예에 따르면 화소 전극(190)의 재료로 투명한 도전성 폴리머(polymer) 등을 사용하며, 반사형(reflective) 액정 표시 장치의 경우 불투명한 반사성 금속을 사용하여도 무방하다. 이때, 접촉 보조 부재(81, 82)는 화소 전극(190)과 다른 물질, 특히 ITO 또는 IZO로 만들어질 수 있다.According to another embodiment of the present invention, a transparent conductive polymer may be used as the material of the pixel electrode 190, and in the case of a reflective liquid crystal display, an opaque reflective metal may be used. In this case, the contact assistants 81 and 82 may be made of a material different from the pixel electrode 190, in particular, ITO or IZO.

그러면, 도 1 및 도 2에 도시한 액정 표시 장치용 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 3 내지 도 10과 도 1 및 도 2를 참고로 하여 상세히 설명한다.Next, a method of manufacturing the thin film transistor array panel for the liquid crystal display device illustrated in FIGS. 1 and 2 according to an embodiment of the present invention will be described in detail with reference to FIGS. 3 to 10, and FIGS. 1 and 2.

도 3, 도 5, 도 7 및 도 9는 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 박막 트랜지스터 표시판의 배치도로서 그 순서에 따라 나열한 것이고, 도 4, 도 6, 도 8 및 도 10은 각각 도 3, 도 5, 도 7 및 도 9에 도시한 박막 트랜지스터 표시판을 IV-IV', VI-VI', VIII-VIII' 및 X-X' 선을 따라 자른 단면도이다. 3, 5, 7 and 9 are layout views of the thin film transistor array panel at an intermediate stage of the method for manufacturing the thin film transistor array panel shown in FIGS. 1 and 2 according to an embodiment of the present invention. 4, 6, 8, and 10 show IV-IV ', VI-VI', VIII-VIII ', and XX of the thin film transistor array panel shown in FIGS. 3, 5, 7, and 9, respectively. '' It is a cross section taken along the line.

먼저, 도 3 및 도 4를 참고하면, 투명한 유리 따위로 만들어진 절연 기판(110) 위에 두 층의 금속막, 즉 하부 금속막과 상부 금속막을 스퍼터링(sputtering) 따위로 차례로 적층하고 감광막 패턴을 이용한 사진 식각 공정으로 상부 금속막과 하부 금속막을 차례로 패터닝하여 복수의 게이트 전극(124)과 복수의 돌출부(127)를 포함하는 게이트선(121)을 형성한다. 상부 금속막은 IZO 또는 ITO와의 접촉 특성이 우수한 금속, 예를 들면 크롬 합금, 몰리브덴, 몰리브덴 합금 등으로 이루어지며 500Å 정도의 두께를 가지는 것이 바람직하다. 하부 금속막은 크롬 계열 금속으로 이루어지며, 2,500Å 정도의 두께를 가지는 것이 바람직하다. First, referring to FIGS. 3 and 4, two layers of metal layers, that is, a lower metal layer and an upper metal layer, are sequentially stacked by sputtering on an insulating substrate 110 made of transparent glass, and the photo using a photoresist pattern. In the etching process, the upper metal layer and the lower metal layer are sequentially patterned to form the gate line 121 including the plurality of gate electrodes 124 and the plurality of protrusions 127. The upper metal film is made of a metal having excellent contact properties with IZO or ITO, for example, chromium alloy, molybdenum, molybdenum alloy, and the like, and preferably has a thickness of about 500 GPa. The lower metal film is made of a chromium-based metal, and preferably has a thickness of about 2,500 Å.

이어 게이트 절연막(140), 진성 비정질 규소층(intrinsic amorphous silicon)(150), 불순물 비정질 규소층(extrinsic amorphous silicon)(160)의 삼층막을 화학 기상 증착 등으로 연속하여 적층한다. Subsequently, a three-layer film of the gate insulating layer 140, the intrinsic amorphous silicon layer 150, and the impurity amorphous silicon layer 160 is successively stacked by chemical vapor deposition.

다음으로, 도 5 및 도 6에 것처럼, 불순물 비정질 규소층과 진성 비정질 규소층을 사진식각하여 복수의 선형 불순물 반도체(164)와 복수의 돌출부(154)를 각각 포함하는 선형 진성 반도체(151)를 형성한다. 게이트 절연막(140)의 재료로는 질화규소가 좋으며 적층 온도는 250~500℃, 두께는 2,000∼5,000Å 정도인 것이 바람직하다.Next, as shown in FIGS. 5 and 6, the linear intrinsic semiconductor 151 including the plurality of linear impurity semiconductors 164 and the plurality of protrusions 154 is photo-etched by the impurity amorphous silicon layer and the intrinsic amorphous silicon layer. Form. As the material of the gate insulating layer 140, silicon nitride is preferable, and the lamination temperature is preferably 250 to 500 占 폚 and a thickness of about 2,000 to 5,000 Pa.

이어, 도 7 및 도 8에 것처럼, 크롬 또는 크롬 합금을 포함하는 도전막을 적층하고 그 상부에 감광막(52)을 형성하고 이를 식각 마스크로 도전막을 패터닝하여 복수의 소스 전극(173)을 각각 포함하는 복수의 데이터선(171), 복수의 드레인 전극(175) 및 복수의 유지 축전기용 도전체(177)를 형성한다. Subsequently, as shown in FIGS. 7 and 8, a conductive film including chromium or a chromium alloy is stacked, and a photoresist film 52 is formed on the upper portion, and the conductive film is patterned using an etch mask to include a plurality of source electrodes 173, respectively. The plurality of data lines 171, the plurality of drain electrodes 175, and the plurality of storage capacitor conductors 177 are formed.

이어, 데이터선(171) 및 드레인 전극(175) 상부의 감광막(52)을 그대로 둔 상태에서, 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)로 덮이지 않고 노출된 불순물 반도체(164) 부분을 제거함으로써 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉 부재(161)와 복수의 섬형 저항성 접촉 부재(165)를 완성하는 한편, 그 아래의 진성 반도체(151) 부분을 노출시킨다. Subsequently, the data line 171 and the photoresist film 52 on the drain electrode 175 are left as they are, and are not covered with the data line 171, the drain electrode 175, and the storage capacitor conductor 177. By removing the portion of the impurity semiconductor 164, the plurality of linear resistive contact members 161 and the plurality of island resistive contact members 165 each including the plurality of protrusions 163 are completed, while the intrinsic semiconductor ( 151) expose the part.

이때, 감광막을 제거한 다음 데이터선(171) 및 드레인 전극(175)을 식각 마스크로 사용하여 노출된 불순물 반도체(164)를 제거할 때에는, 데이터선(171) 및 드레인 전극(175)을 이루는 크롬 계열의 도전막의 접촉 저항이 증가한다. 이는 불순물 반도체(164) 부분을 식각할 때 크롬 계열의 데이터선(171) 및 드레인 전극(175)이 식각 기체에 노출되면서 손상을 입기 때문이다. 본 발명의 실시예에서는 감광막(52)을 그대로 둔 채 불순물 반도체(164) 부분을 식각하므로 도전막이 식각 기체에 노출되는 것을 방지하여 접촉 저항이 증가하는 것을 방지할 수 있다.In this case, when the exposed impurity semiconductor 164 is removed using the data line 171 and the drain electrode 175 as an etch mask after removing the photoresist layer, the chromium series constituting the data line 171 and the drain electrode 175 is formed. The contact resistance of the conductive film increases. This is because the chromium-based data line 171 and the drain electrode 175 are damaged while being exposed to the etching gas when the impurity semiconductor 164 is etched. In the exemplary embodiment of the present invention, since the impurity semiconductor 164 is etched while the photoresist layer 52 is left as it is, it is possible to prevent the conductive film from being exposed to the etching gas, thereby preventing an increase in contact resistance.

이어, 진성 반도체(151) 부분의 표면을 안정화시키고 불순물 등을 제거하기 위하여 산소 플라스마를 뒤이어 실시한다. Subsequently, in order to stabilize the surface of the portion of the intrinsic semiconductor 151 and to remove impurities and the like, oxygen plasma is subsequently performed.

다음으로, 도 9 및 도 10에서 보는 바와 같이, 보호막(180)을 적층하고 감광막 패턴을 형성한 후 사진 식각 공정으로 게이트 절연막(140)과 함께 건식 식각하여 복수의 접촉 구멍(181, 185, 187, 182)을 형성한다. 접촉 구멍(182, 185, 187, 181)은 게이트선(121)의 끝 부분(129)의 하부막(291), 드레인 전극(175), 유지 축 전기용 도전체(177) 및 데이터선(171)의 끝 부분(179)을 드러낸다.Next, as shown in FIGS. 9 and 10, after the protective layer 180 is stacked and the photoresist pattern is formed, the plurality of contact holes 181, 185, and 187 are dry-etched together with the gate insulating layer 140 by a photolithography process. , 182). The contact holes 182, 185, 187, and 181 may include a lower layer 291, a drain electrode 175, a storage capacitor conductor 177, and a data line 171 of the end portion 129 of the gate line 121. ) Reveals the end 179.

이때, 사진 식각 공정 이후에 별도의 후처리 공정은 행하지 않으며, 대신 산소 혼합 기체, 예를 들어 산소와 염화수소(HCl) 또는 산소와 질소 기체를 사용하여 애싱 처리한다. 이렇게 하면, 후처리 공정으로 인한 공정 시간을 단축시킬 수 있으며, 산소와 함께 염화수소나 질소 기체를 사용함으로써 접촉 저항을 안정화시켜 저항을 낮출 수 있다. 이러한 본 발명의 한 실시예에 따라 제조한 결과, 접촉 저항이 20㏀ 이하로 감소한 것을 확인할 수 있었다.At this time, a separate post-treatment process is not performed after the photolithography process, and instead, ashing is performed using an oxygen mixed gas such as oxygen and hydrogen chloride (HCl) or oxygen and nitrogen gas. In this way, the process time due to the post-treatment process can be shortened, and the resistance can be lowered by stabilizing contact resistance by using hydrogen chloride or nitrogen gas together with oxygen. As a result of manufacturing according to one embodiment of the present invention, it was confirmed that the contact resistance decreased to 20 kΩ or less.

다음, 마지막으로 도 1 및 에 도시한 바와 같이, IZO 또는 ITO막을 스퍼터링으로 적층하고 사진 식각하여 복수의 화소 전극(190)과 복수의 접촉 보조 부재(81, 82)를 형성한다.Next, as shown in FIG. 1 and FIG. 1, the IZO or ITO films are laminated by sputtering and photo-etched to form the plurality of pixel electrodes 190 and the plurality of contact assistants 81 and 82.

앞서 설명한 바와 같이, 감광막을 그대로 둔 채 불순물 반도체를 식각하여 도전막이 식각 기체에 노출되어 발생하는 접촉 저항의 증가를 방지하고, O2+HCl 또는 O2+N2 기체를 사용하여 보호막을 애싱 처리함으로써 접촉 저항을 더욱 안정화시킬 수 있다.As described above, the impurity semiconductor is etched with the photoresist layer intact to prevent an increase in contact resistance caused by exposure of the conductive film to the etching gas, and ashing of the protective film using O 2 + HCl or O 2 + N 2 gas. As a result, the contact resistance can be further stabilized.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

Claims (5)

기판 위에 게이트선을 형성하는 단계, Forming a gate line on the substrate, 상기 게이트선 위에 게이트 절연막과 반도체층을 형성하는 단계,Forming a gate insulating film and a semiconductor layer on the gate line; 도전막을 적층하는 단계, Laminating the conductive film, 상기 도전막 위에 감광막을 형성하는 단계, Forming a photoresist film on the conductive film, 상기 감광막을 마스크로 하여 상기 도전막과 상기 반도체층을 식각하여 소스 전극, 드레인 전극 및 저항성 접촉 부재를 형성하는 단계, Etching the conductive layer and the semiconductor layer using the photosensitive layer as a mask to form a source electrode, a drain electrode, and an ohmic contact; 상기 감광막을 제거하는 단계,Removing the photosensitive film; 보호막을 적층하는 단계, Laminating a protective film, 상기 보호막을 식각하여 접촉 구멍을 형성하는 단계, 그리고Etching the passivation layer to form a contact hole; and 산소와 염화수소(HCl) 또는 산소와 질소 혼합 기체를 사용하여 애싱 처리하는 단계Ashing using oxygen and hydrogen chloride (HCl) or oxygen and nitrogen gas mixture 를 포함하는 박막 트랜지스터 표시판의 제조 방법.Method of manufacturing a thin film transistor array panel comprising a. 제1항에서, In claim 1, 상기 반도체층은 진성 반도체층 및 불순물 반도체층을 포함하는 박막 트랜지스터 표시판의 제조 방법.The semiconductor layer may include an intrinsic semiconductor layer and an impurity semiconductor layer. 제2항에서,In claim 2, 상기 소스 전극, 드레인 전극 및 저항성 접촉 부재를 형성하는 단계는 상기 소스 전극 및 드레인 전극과 드러난 진성 반도체층을 산소 플라스마 분위기기에 노출시키는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.The forming of the source electrode, the drain electrode, and the ohmic contact member includes exposing the source electrode and the drain electrode and the exposed intrinsic semiconductor layer to an oxygen plasma atmosphere. 제1항에서,In claim 1, 상기 도전막은 크롬으로 이루어지는 박막 트랜지스터 표시판의 제조 방법.And the conductive film is made of chromium. 제1항에서,In claim 1, 상기 게이트선은 크롬으로 이루어지는 하부막과 크롬 합금으로 이루어지는 상부막을 포함하는 박막 트랜지스터 표시판의 제조 방법.The gate line may include a lower layer made of chromium and an upper layer made of chromium alloy.
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