KR20060012764A - Thin film panel and manufacturing method thereof - Google Patents

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이영욱
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최희환
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Abstract

본 발명은 박막 표시판 및 그 제조 방법에 관한 것이다.The present invention relates to a thin film display panel and a method of manufacturing the same.

절연 기판 위에 제1 배선을 형성하는 단계, 제1 절연막, 반도체층, 제1 도전막을 적층하는 단계, 상기 제1 도전막 및 상기 반도체층을 차례로 식각하는 단계, 제2 도전막을 적층하는 단계, 그리고 상기 제1 및 제2 도전막을 식각하여 제2 배선을 형성하는 단계를 포함한다.Forming a first wiring on an insulating substrate, laminating a first insulating film, a semiconductor layer, a first conductive film, etching sequentially the first conductive film and the semiconductor layer, laminating a second conductive film, and Etching the first and second conductive layers to form a second wiring.

이러한 방식으로, 신호선을 다층 구조로 형성할 때 하부막과 중간막을 함께 패터닝하고 상부막은 별도의 사진 식각 공정으로 패터닝함으로써 신호선의 가장자리에서 언더 컷이 발생하는 것을 방지할 수 있다. 또한, 상부막의 프로파일을 부드럽게 하여 접촉 특성을 향상시킬 수 있고, 데이터선의 폭만을 고려하여 설계하면 되므로 데이터선의 폭을 더욱 정확하게 만들 수 있는 한편 그만큼 설계 마진을 확보할 수 있다.In this manner, when the signal lines are formed in a multi-layer structure, the lower layer and the intermediate layer are patterned together, and the upper layer is patterned by a separate photolithography process, thereby preventing undercuts from occurring at the edges of the signal lines. In addition, it is possible to improve the contact characteristics by softening the profile of the upper layer, and designing only considering the width of the data line can make the width of the data line more accurate and secure the design margin accordingly.

박막표시판, 프로파일, 다층구조, 마스크, 감광막, 식각, 패터닝Thin film panel, profile, multilayer structure, mask, photoresist, etching, patterning

Description

박막 표시판 및 그 제조 방법 {THIN FILM PANEL AND MANUFACTURING METHOD THEREOF}Thin film display panel and manufacturing method thereof {THIN FILM PANEL AND MANUFACTURING METHOD THEREOF}

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이다.1 is a layout view of a thin film transistor array panel for a liquid crystal display according to an exemplary embodiment of the present invention.

도 2a 및 도 2b는 도 1에 도시한 박막 트랜지스터 표시판을 각각 IIa-IIa' 및 IIb-IIb' 선을 따라 잘라 도시한 단면도이다.2A and 2B are cross-sectional views of the thin film transistor array panel illustrated in FIG. 1 taken along lines IIa-IIa 'and IIb-IIb', respectively.

도 3은 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 첫 단계에서의 배치도이다.3 is a layout view at the first stage of a method of manufacturing the thin film transistor array panel shown in FIGS. 1 and 2 according to one embodiment of the present invention.

도 4a 및 도 4b는 도 3에 도시한 박막 트랜지스터 표시판을 각각 IVa-IVa' 및 IVb-IVb' 선을 따라 잘라 도시한 단면도이다.4A and 4B are cross-sectional views of the thin film transistor array panel illustrated in FIG. 3 taken along lines IVa-IVa 'and IVb-IVb', respectively.

도 5는 도 3의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이다.FIG. 5 is a layout view of a thin film transistor array panel in the next step of FIG. 3.

도 6a 및 도 6b는 도 5에 도시한 박막 트랜지스터 표시판을 각각 VIa-VIa' 및 VIb-VIb' 선을 따라 잘라 도시한 단면도이다.6A and 6B are cross-sectional views of the thin film transistor array panel illustrated in FIG. 5 taken along lines VIa-VIa 'and VIb-VIb', respectively.

도 7은 도 5의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이다.FIG. 7 is a layout view of a thin film transistor array panel in the next step of FIG. 5.

도 8a 및 도 8b는 도 7에 도시한 박막 트랜지스터 표시판을 각각 VIIIa-VIIIa' 및 VIIIb-VIIIb' 선을 잘라 도시한 단면도이다.8A and 8B are cross-sectional views of the thin film transistor array panel illustrated in FIG. 7 taken along the lines VIIIa-VIIIa 'and VIIIb-VIIIb', respectively.

도 9는 도 7의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이다. FIG. 9 is a layout view of a thin film transistor array panel in the next step of FIG. 7.                 

도 10a 및 도 10b는 도 9에 도시한 박막 트랜지스터 표시판을 각각 Xa-Xa' 및 Xb-Xb' 선을 따라 잘라 도시한 단면도이다.10A and 10B are cross-sectional views of the thin film transistor array panel illustrated in FIG. 9 taken along the lines Xa-Xa 'and Xb-Xb', respectively.

도 11은 도 9의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이다.FIG. 11 is a layout view of a thin film transistor array panel in the next step of FIG. 9.

도 12a 및 도 12b는 도 11에 도시한 박막 트랜지스터 표시판을 XIIa-XIIa' 및 XIIb-XIIb' 선을 따라 잘라 도시한 단면도이다.12A and 12B are cross-sectional views of the thin film transistor array panel illustrated in FIG. 11 taken along lines XIIa-XIIa 'and XIIb-XIIb'.

본 발명은 박막 표시판 및 그 제조 방법에 관한 것이다.The present invention relates to a thin film display panel and a method of manufacturing the same.

박막 표시판은 액정 표시 장치와 유기 발광 표시 장치(organic light emitting display, OLED)와 같은 평판 표시 장치의 경량화 및 박형화를 이루기 위한 것으로서 현재 널리 사용되고 있다.The thin film display panel is currently widely used to reduce the weight and thickness of flat panel displays such as liquid crystal displays and organic light emitting displays (OLEDs).

이러한 박막 표시판은 복수의 화소 전극이 행렬의 형태로 배열되어 있고 각 화소 전극에 별도의 전압을 인가함으로써 화상을 표시한다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트선과 화소 전극에 인가될 전압을 전달하는 데이터선을 표시판에 설치한다.In such a thin film display panel, a plurality of pixel electrodes are arranged in a matrix form and an image is displayed by applying a separate voltage to each pixel electrode. To this end, a thin film transistor, which is a three-terminal element for switching a voltage applied to a pixel electrode, is connected to each pixel electrode, and a gate line for transmitting a signal for controlling the thin film transistor and a data line for transmitting a voltage to be applied to the pixel electrode are provided. Install on the display panel.

이 때, 유기 발광 표시 장치는 화소 전극에 위치한 유기 발광 다이오드에 흐르는 전류의 양을 조절하여 화상을 표시하고, 액정 표시 장치는 또 다른 표시판에 공통 전극을 전면에 배치하고 두 표시판 사이에 위치한 액정층의 액정 분자들을 재 배열시킴으로써 액정층을 통과하는 빛의 투과율을 조절하여 화상을 표시한다.In this case, the organic light emitting diode display displays an image by adjusting an amount of current flowing through the organic light emitting diode positioned in the pixel electrode, and the liquid crystal display places a common electrode on another display panel and the liquid crystal layer disposed between the two display panels. By rearranging the liquid crystal molecules, the transmittance of light passing through the liquid crystal layer is adjusted to display an image.

이러한 박막 표시판에서, 신호 지연을 방지하기 위하여 영상 신호를 전달하는 데이터선 또는 게이트선은 알루미늄(Al) 또는 알루미늄 합금(Al alloy) 등과 같이 비저항이 낮은 물질을 사용하는 것이 일반적이다. 이때, 게이트선 및 데이터선은 다른 도전막 또는 외부의 구동 회로와 전기적으로 연결하기 위한 접촉부를 가지는데, 알루미늄은 물리적 또는 화학적 특성이 약하기 때문에 접촉 특성이 우수한 다른 금속을 게재하여 알루미늄 또는 알루미늄 합금과 함께 이중막 또는 삼중막으로 게이트선 및 데이터선을 형성하는 것이 바람직하다. 하지만, 이중막 또는 삼중막으로 형성하는 경우에는 조건이 다른 식각 공정을 여러 번 실시해야 하므로 제조 공정이 복잡하고, 다층 구조에서 하부 도전막이 상부 도전막의 아래까지 식각되어 언더 컷(under-cut)이 발생할 수 있다. 또한, 이러한 언더 컷으로 인하여 식각 프로파일을 부드럽게 제어하기 어려운 문제가 있다.In such a thin film panel, in order to prevent signal delay, a data line or a gate line transferring an image signal generally uses a material having a low resistivity, such as aluminum (Al) or aluminum alloy. In this case, the gate line and the data line have a contact portion for electrically connecting with another conductive layer or an external driving circuit. Since aluminum has a weak physical or chemical property, the gate line and the data line have other metals having excellent contact properties, so that It is preferable to form a gate line and a data line together with a double film or a triple film together. However, in the case of forming a double film or a triple film, an etching process having different conditions must be performed several times, and thus, the manufacturing process is complicated. In a multilayer structure, the lower conductive film is etched to the bottom of the upper conductive film, so that the under-cut May occur. In addition, the undercut has a problem that it is difficult to control the etching profile smoothly.

본 발명이 이루고자 하는 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것이다.The technical problem to be achieved by the present invention is to solve this conventional problem.

본 발명의 한 특징에 따른 박막 표시판의 제조 방법은, 절연 기판 위에 제1 배선을 형성하는 단계, 제1 절연막, 반도체층, 제1 도전막을 적층하는 단계, 상기 제1 도전막 및 상기 반도체층을 차례로 식각하는 단계, 제2 도전막을 적층하는 단계, 그리고 상기 제1 및 제2 도전막을 식각하여 제2 배선을 형성하는 단계를 포함 한다. 여기서, 상기 제1 도전막 및 상기 반도체층을 차례로 식각하는 단계는, 상기 제1 도전막 위에 감광막을 형성하는 단계, 상기 감광막을 마스크로 하여 상기 제1 도전막 및 상기 반도체층을 차례로 식각하는 단계, 그리고 상기 감광막을 제거하는 단계를 포함할 수 있다.According to one or more exemplary embodiments, a method of manufacturing a thin film display panel includes forming a first wiring on an insulating substrate, stacking a first insulating film, a semiconductor layer, and a first conductive film, and forming the first conductive film and the semiconductor layer. Etching sequentially, stacking a second conductive layer, and etching the first and second conductive layers to form a second wiring. The etching of the first conductive film and the semiconductor layer in sequence may include forming a photosensitive film on the first conductive film, and sequentially etching the first conductive film and the semiconductor layer using the photosensitive film as a mask. And, it may include the step of removing the photosensitive film.

이 때, 상기 제2 배선은 서로 분리되어 있는 데이터선과 드레인 전극을 포함하고, 상기 제2 도전막은 상기 데이터선과 상기 드레인 전극 사이를 제외하고 상기 제1 도전막과 상기 반도체층을 완전히 덮고 있는 것이 바람직하다. 또한, 상기 반도체층의 경계선은 상기 제1 도전막의 경계선 바깥쪽에 위치할 수 있다.In this case, it is preferable that the second wiring includes a data line and a drain electrode separated from each other, and the second conductive film completely covers the first conductive film and the semiconductor layer except between the data line and the drain electrode. Do. In addition, the boundary line of the semiconductor layer may be located outside the boundary line of the first conductive layer.

한편, 상기 제1 도전막은 제1층과 그 위의 제2층을 포함할 수 있는데, 상기 제1 도전막의 제1층과 상기 제2 도전막은 몰리브덴 또는 몰리브덴 합금으로 이루어질 수 있고, 상기 제1 도전막의 제2층은 알루미늄 또는 알루미늄 합금으로 이루어질수 있다.The first conductive layer may include a first layer and a second layer thereon, wherein the first layer and the second conductive layer of the first conductive layer may be made of molybdenum or molybdenum alloy, and the first conductive layer may be formed of the first conductive layer. The second layer of the membrane may consist of aluminum or an aluminum alloy.

상기 제1 도전막의 식각은 습식 식각이 바람직하고, 상기 반도체층의 식각은 건식 식각이 바람직하다.The etching of the first conductive layer is preferably wet etching, and the etching of the semiconductor layer is preferably dry etching.

본 발명의 한 특징에 따른 박막 표시판의 제조 방법은, 제2 절연막을 형성하는 단계, 그리고 상기 제2 절연막 위에 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함한다.A method of manufacturing a thin film display panel according to an aspect of the present invention further includes forming a second insulating film, and forming a pixel electrode connected to the drain electrode on the second insulating film.

또한, 상기 반도체층은 진성 반도체층과 불순물 반도체층으로 이루어질 수 있다.In addition, the semiconductor layer may include an intrinsic semiconductor layer and an impurity semiconductor layer.

본 발명의 한 특징에 따른 박막 표시판은, 절연 기판 위에 형성되어 있는 제 1 배선, 상기 제1 배선 위에 형성되어 있는 제1 절연막, 상기 제1 절연막 위에 형성되어 있는 반도체층, 상기 반도체층 위에 형성되어 있고 차례로 적층되어 있는 제1 내지 제3 도전막을 포함하며 상기 제1 배선과 교차하는 제2 배선, 상기 제2 배선 위에 형성되어 있는 보호막, 그리고 상기 제2 배선 중 일부와 연결되어 있는 화소 전극을 포함하며, 상기 제1 및 제2 도전막의 경계선 중 적어도 일부는 상기 반도체층의 경계선 안쪽에 위치하거나 상기 반도체층의 경계선과 일치하고, 상기 제3 도전막의 경계선 중 적어도 일부는 상기 반도체층의 경계선 바깥쪽에 위치한다.A thin film display panel according to an aspect of the present invention includes a first wiring formed on an insulating substrate, a first insulating film formed on the first wiring, a semiconductor layer formed on the first insulating film, and formed on the semiconductor layer. A second wiring intersecting the first wiring, a protective film formed on the second wiring, and a pixel electrode connected to a part of the second wiring; And at least some of the boundary lines of the first and second conductive layers are located inside or coincide with the boundary lines of the semiconductor layer, and at least some of the boundary lines of the third conductive layer are outside the boundary lines of the semiconductor layer. Located.

여기서, 상기 반도체층은 진성 반도체층과 불순물 반도체층을 포함하는 것이 바람직하다.Here, the semiconductor layer preferably includes an intrinsic semiconductor layer and an impurity semiconductor layer.

이 때, 상기 제2 배선은 서로 분리되어 있는 데이터선과 드레인 전극을 포함하며, 상기 제3 도전막은 상기 데이터선과 상기 드레인 전극 사이를 제외하고 상기 제1 및 제2 도전막과 상기 반도체층을 완전히 덮고 있는 것이 바람직하다.In this case, the second wiring includes a data line and a drain electrode separated from each other, and the third conductive layer completely covers the first and second conductive layers and the semiconductor layer except between the data line and the drain electrode. It is desirable to have.

또한, 상기 제1 및 제3 도전막은 몰리브덴 또는 몰리브덴 합금으로 이루어질 수 있고, 상기 제2 도전막은 알루미늄 또는 알루미늄 합금으로 이루어질 수 있다.In addition, the first and third conductive films may be made of molybdenum or molybdenum alloy, and the second conductive film may be made of aluminum or aluminum alloy.

그러면, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙 였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a part of a layer, film, region, plate, etc. is said to be "on" another part, this includes not only the other part being "right over" but also another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.

이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.A method of manufacturing a thin film transistor array panel according to an exemplary embodiment of the present invention will now be described in detail with reference to the accompanying drawings.

먼저, 도 1 내지 도 2b를 참고로 하여 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판에 대하여 상세히 설명한다.First, a thin film transistor array panel for a liquid crystal display according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 1 to 2B.

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 2a 및 도 2b는 도 1에 도시한 박막 트랜지스터 표시판을 각각 IIa-IIa' 및 IIb-IIb' 선을 따라 잘라 도시한 단면도이다.1 is a layout view of a thin film transistor array panel for a liquid crystal display according to an exemplary embodiment of the present invention, and FIGS. 2A and 2B are along the lines IIa-IIa 'and IIb-IIb' of the thin film transistor array panel shown in FIG. 1, respectively. It is sectional drawing cut out.

절연 기판(110) 위에 게이트 신호를 전달하는 복수의 게이트선(gate line)(121)이 형성되어 있다. 게이트선(121)은 주로 가로 방향으로 뻗어 있으며, 각 게이트선(121)의 일부는 복수의 게이트 전극(gate electrode)(124)을 이룬다. 또한 각 게이트선(121)의 다른 일부는 아래 방향으로 돌출하여 복수의 돌출부(projection)(127)를 이루며, 게이트선(121)의 한 끝 부분(129)은 다른 층 또는 외부 장치와의 접속을 위하여 폭이 확장되어 있다.A plurality of gate lines 121 are formed on the insulating substrate 110 to transfer gate signals. The gate line 121 mainly extends in the horizontal direction, and a part of each gate line 121 forms a plurality of gate electrodes 124. In addition, another portion of each gate line 121 protrudes downward to form a plurality of projections 127, and one end portion 129 of the gate line 121 is connected to another layer or an external device. The width is extended.

게이트선(121)은 물리적 성질이 다른 두 개의 막, 즉 하부막(121p)과 그 위의 상부막(121q)을 포함한다. 하부막(121p)은 게이트선(121)의 신호 지연이나 전압 강하를 줄일 수 있도록 비저항(resistivity)이 낮은 금속, 예를 들면 알루미늄 (Al)이나 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)이나 은 합금 등 은 계열의 금속, 구리(Cu)나 구리 합금 등 구리 계열의 금속으로 이루어질 수 있다. 이와는 달리, 상부막(121q)은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 크롬, 몰리브덴(Mo), 몰리브덴 합금, 탄탈륨(Ta), 또는 티타늄(Ti) 등으로 이루어질 수 있다. 하부막(121p)과 상부막(121q)의 조합의 좋은 예로는 알루미늄-네오디뮴(Nd) 합금/몰리브덴을 들 수 있다. 그러나 이와는 달리 게이트선(121)은 단일막 또는 삼층막으로 이루어질 수 있다. 도 1에서 게이트 전극(124)의 하부막과 상부막은 각각 도면 부호 124p, 124q로, 확장부(127)의 하부막과 상부막은 각각 도면 부호 127p, 127q로 표시되어 있다. The gate line 121 includes two layers having different physical properties, that is, a lower layer 121p and an upper layer 121q thereon. The lower layer 121p may be formed of a metal having low resistivity, such as aluminum (Al) or an aluminum alloy, such as aluminum (Ag), to reduce signal delay or voltage drop of the gate line 121. It may be made of a silver-based metal such as silver alloy, or a copper-based metal such as copper (Cu) or copper alloy. In contrast, the top film 121q is a material having excellent contact properties with other materials, particularly indium tin oxide (ITO) and indium zinc oxide (IZO), such as chromium, molybdenum (Mo), molybdenum alloy, tantalum (Ta), or Titanium (Ti) or the like. A good example of the combination of the lower film 121p and the upper film 121q is aluminum-neodymium (Nd) alloy / molybdenum. However, the gate line 121 may be formed of a single layer or a three layer layer. In FIG. 1, lower and upper layers of the gate electrode 124 are denoted by reference numerals 124p and 124q, and lower and upper layers of the expansion unit 127 are denoted by reference numerals 127p and 127q, respectively.

하부막(121p)과 상부막(121q)의 측면은 각각 경사져 있으며 그 경사각은 기판(110)의 표면에 대하여 약 30-80°이다.Side surfaces of the lower layer 121p and the upper layer 121q are inclined, respectively, and the inclination angle thereof is about 30 to 80 ° with respect to the surface of the substrate 110.

게이트선(121) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있으며, 게이트 절연막(140)은 게이트선(121)의 끝 부분(129)을 드러내는 복수의 접촉 구멍(181)을 가지고 있다.A gate insulating layer 140 made of silicon nitride (SiN x ) is formed on the gate line 121, and the gate insulating layer 140 includes a plurality of gate portions 121 that expose end portions 129 of the gate line 121. It has a contact hole 181.

게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 또는 다결정 규소 등으로 이루어진 복수의 선형 반도체(151) 및 섬형 반도체(157)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(projection)(154)가 게이 트 전극(124)을 향하여 뻗어 나와 있다. 섬형 반도체(157)는 주로 돌출부(127) 위에 위치한다.A plurality of linear semiconductors 151 and island semiconductors 157 made of hydrogenated amorphous silicon (amorphous silicon is abbreviated a-Si), polycrystalline silicon, or the like are formed on the gate insulating layer 140. The linear semiconductor 151 extends mainly in the longitudinal direction from which a plurality of projections 154 extend toward the gate electrode 124. The island semiconductor 157 is mainly located above the protrusion 127.

반도체(151, 157)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165, 167)가 형성되어 있다. 선형 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 위치한다. On top of the semiconductors 151, 157 a plurality of linear and island ohmic contacts 161, 165, 167 made of a material such as n + hydrogenated amorphous silicon doped with a high concentration of silicide or n-type impurities. ) Is formed. The linear contact member 161 has a plurality of protrusions 163, and the protrusions 163 and the island contact members 165 are paired and positioned on the protrusions 154 of the semiconductor 151.

반도체(151, 157)와 저항성 접촉 부재(161, 165, 167)의 측면 역시 기판(110)의 표면에 대하여 경사져 있으며 경사각은 30-80°이다.Side surfaces of the semiconductors 151 and 157 and the ohmic contacts 161, 165 and 167 are also inclined with respect to the surface of the substrate 110 and the inclination angle is 30-80 °.

저항 접촉 부재(161, 165, 167) 및 게이트 절연막(140) 위에는 각각 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175) 및 복수의 유지 축전기용 도전체(storage capacitor conductor)(177)가 형성되어 있다.The plurality of data lines 171, the plurality of drain electrodes 175, and the plurality of conductive capacitors may be formed on the resistance contact members 161, 165, 167, and the gate insulating layer 140, respectively. storage capacitor conductor 177 is formed.

데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)을 전달한다. 각 데이터선(171)에서 드레인 전극(175)을 향하여 뻗은 복수의 돌출부가 소스 전극(source electrode)(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(124)에 대하여 서로 반대쪽에 위치한다. 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다. The data line 171 mainly extends in the vertical direction to cross the gate line 121 and transmit a data voltage. A plurality of protrusions extending from each data line 171 toward the drain electrode 175 forms a source electrode 173. The pair of source electrode 173 and the drain electrode 175 are separated from each other and positioned opposite to the gate electrode 124. The gate electrode 124, the source electrode 173, and the drain electrode 175 form a thin film transistor (TFT) together with the protrusion 154 of the semiconductor 151, and the channel of the thin film transistor is a source. A protrusion 154 is formed between the electrode 173 and the drain electrode 175.                     

유지 축전기용 도전체(177)는 게이트선(121)의 돌출부(127)와 중첩되어 있고, 각 데이터선(171)의 끝 부분(179)은 다른 층 또는 외부 장치와의 접속을 위하여 폭이 확장되어 있다.The conductor 177 for the storage capacitor overlaps the protrusion 127 of the gate line 121, and the end portion 179 of each data line 171 extends in width for connection with another layer or an external device. It is.

이때, 데이터선(171)은 다른 물질, 특히 IZO(indium zinc oxide) 또는 ITO(indium tin oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질 , 이를테면 몰리브덴(Mo), 몰리브덴 합금[보기: 몰리브덴-텅스텐(MoW) 합금], 크롬(Cr) 등으로 이루어진 상부막(171r)과 데이터 신호의 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속으로 이루어진 중간막(171q)과 알루미늄 계열의 금속이 반도체(151) 또는 저항성 접촉 부재(161, 165)로 확산되는 것을 방지하기 위한 금속, 이를테면 몰리브덴(Mo), 몰리브덴 합금[보기: 몰리브덴-텅스텐(MoW) 합금], 크롬(Cr) 등으로 이루어진 하부막(171p)을 포함한다. 도 2a 및 도 2b에서 소스 전극(173), 드레인 전극(175) 및 유지 축전기용 도전체(177)와 데이트선(171)의 끝 부분(179)의 하부막, 중간막 및 상부막은 각각 도면 부호 173p, 173q, 173r, 175p, 175q, 175r 및 177p, 177q, 177r, 그리고 179p, 179q, 179r로 표시되어 있다. In this case, the data line 171 may be a material having excellent physical, chemical, and electrical contact properties with other materials, in particular, indium zinc oxide (IZO) or indium tin oxide (ITO), such as molybdenum (Mo), and molybdenum alloy. Tungsten (MoW) alloy], a top resistive film 171r made of chromium (Cr) or the like and a low resistivity metal such as aluminum (Al) or aluminum alloy to reduce delay or voltage drop of the data signal. An interlayer film 171q made of an aluminum-based metal and a metal for preventing diffusion of the aluminum-based metal into the semiconductor 151 or the ohmic contacts 161 and 165, such as molybdenum (Mo) and molybdenum alloys [Example: molybdenum Tungsten (MoW) alloy], a lower film 171p made of chromium (Cr) and the like. 2A and 2B, the lower layer, the intermediate layer, and the upper layer of the source electrode 173, the drain electrode 175, and the conductive capacitor 177 for the storage capacitor and the end portion 179 of the data line 171 are denoted by reference numeral 173p, respectively. , 173q, 173r, 175p, 175q, 175r and 177p, 177q, 177r, and 179p, 179q, 179r.

하부막(171p, 173p, 175p, 177p, 179p)과 중간막(171q, 173q, 175q, 177q, 179q)의 경계선은 실질적으로 일치하고, 하부막(171p, 173p, 175p, 177p, 179p)과 상부막(171r, 173r, 175r, 177r, 179r)의 경계선은 소스 전극(173)과 드레인 전극(175) 사이를 제외하고 반도체(151, 157)를 중심으로 안쪽과 바깥쪽에 각각 위치한다. 그러나, 중간막(171q, 173q, 175q, 177q, 179q) 및 하부막(171p, 173p, 175p, 177p, 179p)의 경계선이 반도체(151, 157)의 경계선과 일치할 수 있다.The boundary between the lower layer 171p, 173p, 175p, 177p, and 179p and the intermediate layer 171q, 173q, 175q, 177q, and 179q substantially matches, and the lower layer (171p, 173p, 175p, 177p, 179p) and the upper layer The boundary lines of 171r, 173r, 175r, 177r, and 179r are positioned inside and outside the semiconductors 151 and 157 except for the source electrode 173 and the drain electrode 175, respectively. However, the boundary lines of the intermediate layers 171q, 173q, 175q, 177q, and 179q and the lower layers 171p, 173p, 175p, 177p, and 179p may coincide with the boundaries of the semiconductors 151 and 157.

데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)도 게이트선(121)과 마찬가지로 그 측면이 약 30-80°의 각도로 각각 경사져 있다.The data line 171, the drain electrode 175, and the conductor 177 for the storage capacitor are also inclined at an angle of about 30 to 80 °, similarly to the gate line 121.

저항성 접촉 부재(161, 165)는 그 하부의 반도체(151)와 그 상부의 데이터선(171) 및 드레인 전극(175) 사이에 대부분 존재하며 접촉 저항을 낮추어 주는 역할을 한다. 또한, 저항성 접촉 부재(167)는 그 하부의 반도체(157)와 그 상부의 유지 축전기용 도전체(177) 사이에 대부분 존재한다. 선형 반도체(151) 및 섬형 반도체(157)는 대부분이 저항성 접촉 부재(161, 167)로 가려 있으나 소스 전극(173)과 드레인 전극(175) 사이에는 노출된 부분을 가지고 있다.The ohmic contacts 161 and 165 are mostly present between the semiconductor 151 in the lower portion thereof, the data line 171 and the drain electrode 175 in the upper portion thereof, and serve to lower the contact resistance. Further, the ohmic contact 167 is mostly present between the semiconductor 157 thereunder and the conductor 177 for a storage capacitor thereon. Most of the linear semiconductor 151 and the island-like semiconductor 157 are covered by the ohmic contacts 161 and 167 but have exposed portions between the source electrode 173 and the drain electrode 175.

데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177) 위에는 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등 유전율 4.0 이하의 저유전율 절연 물질, 또는 무기 물질인 질화규소 따위로 이루어진 보호막(passivation layer)(180)이 형성되어 있다. 이와는 달리 보호막(180)은 유기물과 질화규소의 이중층으로 이루어질 수 있다.On the data line 171, the drain electrode 175, and the conductive capacitor conductor 177, an organic material having excellent planarization characteristics and photosensitivity, and plasma enhanced chemical vapor deposition (PECVD), is formed. A passivation layer 180 made of a low dielectric constant insulating material having a dielectric constant of 4.0 or less, such as a-Si: C: O, a-Si: O: F, or silicon nitride, which is an inorganic material, is formed. Alternatively, the passivation layer 180 may be formed of a double layer of organic material and silicon nitride.

보호막(180)에는 데이터선(171)의 끝 부분(179), 드레인 전극(175) 및 유지 축전기용 도전체(177)를 각각 드러내는 복수의 접촉 구멍(contact hole)(182, 185, 187)이 형성되어 있으며, 게이트선(121)의 끝 부분(129)을 노출시키는 복수의 접촉 구멍(181)이 또한 형성되어 있다.The passivation layer 180 includes a plurality of contact holes 182, 185, and 187 exposing the end portion 179 of the data line 171, the drain electrode 175, and the conductive capacitor conductor 177, respectively. And a plurality of contact holes 181 for exposing the end portion 129 of the gate line 121 are also formed.

보호막(180) 위에는 ITO 또는 IZO로 이루어진 복수의 화소 전극(pixel electrode)(190) 및 복수의 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있다.A plurality of pixel electrodes 190 and a plurality of contact assistants 81 and 82 made of ITO or IZO are formed on the passivation layer 180.

화소 전극(190)은 접촉 구멍(185, 187)을 통하여 드레인 전극(175) 및 유지 축전기용 도전체(177)와 각각 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받고 도전체(177)에 데이터 전압을 전달한다.The pixel electrode 190 is physically and electrically connected to the drain electrode 175 and the storage capacitor conductor 177 through the contact holes 185 and 187, respectively, to receive a data voltage from the drain electrode 175, and to connect the conductor. Transfer data voltage to 177.

데이터 전압이 인가된 화소 전극(190)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극(190) 사이의 액정층(도시하지 않음)의 액정 분자들을 재배열시킨다.The pixel electrode 190 to which the data voltage is applied generates a electric field together with a common electrode (not shown) of another display panel (not shown) to which a common voltage is applied, thereby creating a liquid crystal layer between the two electrodes 190. Rearrange the liquid crystal molecules (not shown).

또한 화소 전극(190)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며 이를 유지 축전기(storage electrode)라 한다. 유지 축전기는 화소 전극(190) 및 이와 이웃하는 게이트선(121)[이를 전단 게이트선(previous gate line)이라 함]의 중첩 등으로 만들어지며, 유지 축전기의 정전 용량, 즉 유지 용량을 늘이기 위하여 게이트선(121)을 확장한 돌출부(127)를 두어 중첩 면적을 크게 하는 한편, 화소 전극(190)과 연결되고 돌출부(127)와 중첩되는 유지 축전기용 도전체(177)를 보호막(180) 아래에 두어 둘 사이의 거리를 가깝게 한다. 이와는 달리, 유지 축전기는 공통 전압 따위의 정해진 전압이 인가되는 별개의 신호선과 화소 전극(190)이 중첩되어 이루어질 수 있다. In addition, the pixel electrode 190 and the common electrode form a capacitor (hereinafter, referred to as a "liquid crystal capacitor") to maintain an applied voltage even after the thin film transistor is turned off. There is another capacitor connected in parallel with it, which is called the storage electrode. The storage capacitor is formed by overlapping the pixel electrode 190 and the neighboring gate line 121 (which is called a prior gate line), and the like to increase the capacitance of the storage capacitor, that is, the storage capacitance. A protrusion 127 extending the line 121 is provided to increase the overlapped area, while a conductive capacitor conductor 177 connected to the pixel electrode 190 and overlapping the protrusion 127 is disposed under the passivation layer 180. Keep the distance between the two close. Alternatively, the storage capacitor may be formed by overlapping the pixel electrode 190 with a separate signal line to which a predetermined voltage such as a common voltage is applied.                     

화소 전극(190)은 또한 이웃하는 게이트선(121) 및 데이터선(171)과 중첩되어 개구율(aperture ratio)을 높이고 있으나, 중첩되지 않을 수도 있다.The pixel electrode 190 also overlaps the neighboring gate line 121 and the data line 171 to increase the aperture ratio, but may not overlap.

접촉 보조 부재(81, 82)는 접촉 구멍(181, 182)을 통하여 게이트선의 끝 부분(129) 및 데이터선의 끝 부분(179)과 각각 연결된다. 접촉 보조 부재(81, 82)는 게이트선(121) 및 데이터선(171)의 각 끝 부분(129, 179)과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 한다. 게이트선(121)에 게이트 신호를 인가하는 게이트 구동부(도시하지 않음)가 표시판 위에 집적된 경우 접촉 부재(81)는 게이트선(121)의 끝 부분(129)과 게이트 구동부를 연결하는 연결 부재의 역할을 할 수 있으며 때에 따라 생략될 수도 있다.The contact auxiliary members 81 and 82 are connected to the end portion 129 of the gate line and the end portion 179 of the data line, respectively, through the contact holes 181 and 182. The contact auxiliary members 81 and 82 complement the adhesion between the end portions 129 and 179 of the gate line 121 and the data line 171 and the external device, and serve to protect them. When a gate driver (not shown) for applying a gate signal to the gate line 121 is integrated on the display panel, the contact member 81 may be formed of a connection member connecting the end portion 129 of the gate line 121 to the gate driver. It can play a role and sometimes it can be omitted.

본 발명의 다른 실시예에 따르면 화소 전극(190)의 재료로 투명한 도전성 폴리머(polymer) 등을 사용하며, 반사형(reflective) 액정 표시 장치의 경우 불투명한 반사성 금속을 사용하여도 무방하다. 이때, 접촉 보조 부재(81, 82)는 화소 전극(190)과 다른 물질, 특히 ITO 또는 IZO로 만들어질 수 있다.According to another embodiment of the present invention, a transparent conductive polymer may be used as the material of the pixel electrode 190, and in the case of a reflective liquid crystal display, an opaque reflective metal may be used. In this case, the contact assistants 81 and 82 may be made of a material different from the pixel electrode 190, in particular, ITO or IZO.

그러면, 도 1 및 도 2에 도시한 액정 표시 장치용 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 3 내지 도 12b 및 도 1 내지 도 2b를 참고로 하여 상세히 설명한다.Next, a method of manufacturing the thin film transistor array panel for the liquid crystal display device illustrated in FIGS. 1 and 2 will be described in detail with reference to FIGS. 3 to 12B and FIGS. 1 to 2B.

도 3, 도 5, 도 7, 도 9 및 도 11은 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 박막 트랜지스터 표시판의 배치도로서 그 순서에 따라 나열한 것이고, 도 4a 및 도 4b, 도 6a 및 도 6b, 도 8a 및 도 8b, 도 10a 및 도 10b와 도 12a 및 도 12b는 각각 도 3, 도 5, 도 7, 도 9 및 도 11에 도시한 박막 트랜지스터 표시판을 IVa-IVa' 및 IVb-IVb' 선, VIa-VIa' 및 VIb-VIb' 선, VIIIa-VIIIa' 및 VIIIb-VIIIb' 선, Xa-Xa' 및 Xb-Xb'와 XIIa-XIIa' 및 XIIb-XIIb' 선을 따라 절단한 단면도이다. 3, 5, 7, 9 and 11 are layout views of the thin film transistor array panel at an intermediate stage of the method for manufacturing the thin film transistor array panel shown in FIGS. 1 to 2B according to an embodiment of the present invention. 4A and 4B, 6A and 6B, 8A and 8B, 10A and 10B, and 12A and 12B are shown in order, respectively. The thin film transistor array panel shown in Fig. 11 is divided into IVa-IVa 'and IVb-IVb' lines, VIa-VIa 'and VIb-VIb' lines, VIIIa-VIIIa 'and VIIIb-VIIIb' lines, Xa-Xa 'and Xb-Xb' lines. And cross-sectional views taken along lines XIIa-XIIa 'and XIIb-XIIb'.

먼저, 도 3 내지 도 4b를 참고하면, 투명한 유리 따위로 만들어진 절연 기판(110) 위에 두 층의 금속막, 즉 하부 금속막과 상부 금속막을 스퍼터링(sputtering) 따위로 차례로 적층하고 감광막 패턴을 이용한 사진 식각 공정으로 상부 금속막과 하부 금속막을 차례로 패터닝하여 복수의 게이트 전극(124)과 복수의 돌출부(127)를 포함하는 게이트선(121)을 형성한다. 상부 금속막은 IZO 또는 ITO와의 접촉 특성이 우수한 금속, 예를 들면 몰리브덴, 몰리브덴 합금 또는 크롬 등으로 이루어지며 500Å 정도의 두께를 가지는 것이 바람직하다. 하부 금속막은 알루미늄 계열 금속으로 이루어지며, 2,500Å 정도의 두께를 가지는 것이 바람직하다. First, referring to FIGS. 3 to 4B, two layers of the metal film, that is, the lower metal film and the upper metal film are sequentially stacked by sputtering on an insulating substrate 110 made of transparent glass, and the photo using the photosensitive film pattern. In the etching process, the upper metal layer and the lower metal layer are sequentially patterned to form the gate line 121 including the plurality of gate electrodes 124 and the plurality of protrusions 127. The upper metal film is made of a metal having excellent contact properties with IZO or ITO, for example, molybdenum, molybdenum alloy or chromium, and preferably has a thickness of about 500 kPa. The lower metal film is made of an aluminum-based metal, and preferably has a thickness of about 2,500 Å.

몰리브덴 계열 금속인 상부막(121q)과 알루미늄 계열 금속인 하부막(121p)은 동일한 식각액을 사용하여 측면 경사를 주면서 식각할 수 있다. The upper layer 121q, which is a molybdenum-based metal, and the lower layer 121p, which is an aluminum-based metal, may be etched while giving a side slope using the same etchant.

이어, 도 5 내지 도 6b에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(intrinsic amorphous silicon)(150), 불순물 비정질 규소층(extrinsic amorphous silicon)(160)의 삼층막을 화학 기상 증착 등으로 연속하여 적층한다. 이 때, 게이트 절연막(140)의 재료로는 질화 규소가 좋으며 적층 온도는 250~500℃, 두께는 2,000∼5,000Å 정도인 것이 바람직하다. Subsequently, as shown in FIGS. 5 to 6B, three-layer films of the gate insulating layer 140, the intrinsic amorphous silicon layer 150, and the impurity amorphous silicon layer 160 are chemical vapor deposited. Lamination is successively carried out. At this time, the material of the gate insulating film 140 is preferably silicon nitride, the lamination temperature is 250 to 500 ℃, the thickness is preferably 2,000 to 5,000 Pa.

이어 불순물 비정질 규소층(160) 위에 몰리브덴 또는 몰리브덴 합금의 하부 금속막과 알루미늄 또는 알루미늄 합금의 중간 금속막을 스퍼터링 등으로 연속하여 적층하고, 그 위에 감광막(50)을 형성한 후, 중간 및 하부 금속막을 습식 식각하여 중간 도전체(174q) 및 하부 도전체(174p)와 유지 축전기용 도전체(177)의 및 중간막(177q) 및 하부막(177p)을 형성한다. 이 때, 습식 식각은 등방성 식각이므로 중간 및 하부 도전체(174q, 177q, 174p, 177p)는 측면이 식각되어 감광막(50)보다 폭이 작아진다. 한편, 하부 도전체(174p)와 중간 도전체(174q)는 동일한 식각액, 예를 들면 CH3COOH(8-15%)/HNO3(5-8%)/H3PO4(50-60%)/H2O(나머지)로 동시에 식각될 수 있는데, 하부 도전체(174q)의 재료인 몰리브덴은 중간 도전체(174q)의 재료인 알루미늄에 비하여 식각비가 작으므로 계단형의 측면 프로파일이 만들어질 수 있다.Subsequently, the lower metal film of molybdenum or molybdenum alloy and the intermediate metal film of aluminum or aluminum alloy are successively laminated on the impurity amorphous silicon layer 160 by sputtering, and the photosensitive film 50 is formed thereon, and then the intermediate and lower metal films are formed. The wet etching is performed to form the intermediate conductor 174q and the lower conductor 174p and the storage capacitor conductor 177 and the intermediate layer 177q and the lower layer 177p. At this time, since the wet etching is isotropic etching, the intermediate and lower conductors (174q, 177q, 174p, 177p) are etched on the side thereof to have a width smaller than that of the photoresist film 50. On the other hand, the lower conductor 174p and the intermediate conductor 174q are the same etchant, for example, CH 3 COOH (8-15%) / HNO 3 (5-8%) / H 3 PO 4 (50-60%) / H 2 O (rest). At the same time, molybdenum, which is the material of the lower conductor 174q, has a smaller etch ratio than aluminum, which is the material of the intermediate conductor 174q, so that a stepped side profile can be made.

다음으로, 도 7 내지 도 8b에 도시한 것처럼, 불순물 비정질 규소층(160) 및 진성 비정질 규소층(150)을 건식 식각하여 복수의 선형 및 섬형 불순물 반도체(164, 167)와 선형 및 섬형 진성 반도체(151, 157)를 형성한다. 이 때, 건식 식각은 이방성 식각이므로 반도체(151, 157)는 감광막(50)과 실질적으로 동일한 폭을 갖는다. 그러면, 도전체(174p, 177p)의 경계선은 반도체(151, 157)의 안쪽에 위치한다.Next, as shown in FIGS. 7 through 8B, the impurity amorphous silicon layer 160 and the intrinsic amorphous silicon layer 150 are dry-etched to form the plurality of linear and island type impurity semiconductors 164 and 167 and the linear and island type intrinsic semiconductors. 151 and 157 are formed. At this time, since the dry etching is anisotropic etching, the semiconductors 151 and 157 have substantially the same width as the photosensitive film 50. Then, the boundary lines of the conductors 174p and 177p are located inside the semiconductors 151 and 157.

이어, 도 9 내지 도 10b에 도시한 것처럼, 상부 금속막을 스퍼터링(sputtering) 따위로 적층하고 패터닝하여 소스 전극(173)을 포함하는 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)의 상부막(171r, 173r, 175r, 177r)을 형성하는 한편, 소스 전극(173)의 상부막(173r)과 드레인 전극(175) 의 상부막(175r) 사이의 중간 도전체(174q) 부분을 노출시킨다. 이어 노출된 중간 도전체(174q) 부분과 그 아래의 하부 도전체(174p) 부분을 식각하여 데이터선(171) 및 드레인 전극(175)의 중간막(171q, 175q) 및 하부막(171p, 175p)을 완성한다. Subsequently, as illustrated in FIGS. 9 to 10B, the upper metal layer is sputtered and patterned to form a data line 171 including the source electrode 173, a drain electrode 175, and a conductor for a storage capacitor. An intermediate conductor 174q between the top film 173r of the source electrode 173 and the top film 175r of the drain electrode 175 while forming the top films 171r, 173r, 175r, and 177r of 177. ) To expose the part. Subsequently, the exposed portion of the intermediate conductor 174q and the portion of the lower conductor 174p below are etched to etch the intermediate layers 171q and 175q and the lower layers 171p and 175p of the data line 171 and the drain electrode 175. To complete.

이렇게 하면, 데이터선(171), 데이터선의 끝 부분(179)과 드레인 전극(175), 그리고 유지 축전기용 도전체(127)의 상부막(171r, 179r, 175r, 177r)과 하부막(171p, 179p, 175p, 177p)의 경계선은 도 9에 도시한 것처럼 반도체(151, 154, 157)의 바깥쪽과 안쪽에 각각 위치한다. 단, 소스 전극(173)과 드레인 전극(175) 사이 부분의 경계선은 상부막(173r, 175r), 중간막(173q, 175q), 하부막(173p, 175p)이 거의 일치한다.In this way, the top line 171r, 179r, 175r, and 177r and the bottom layer 171p of the data line 171, the end portion 179 of the data line, the drain electrode 175, and the conductor 127 for the storage capacitor. The boundary lines of 179p, 175p, and 177p are located outside and inside the semiconductors 151, 154, and 157, respectively, as shown in FIG. However, the boundary line between the portion between the source electrode 173 and the drain electrode 175 substantially matches the upper films 173r and 175r, the intermediate films 173q and 175q, and the lower films 173p and 175p.

이와 같이, 상부막(171r, 173r, 175r, 177r)이 반도체(151, 154, 157)와 하부막(171p, 173p, 175p, 177p)을 완전히 덮도록 함으로써 반도체(151, 154, 157)의 돌출로 인한 누설 전류를 줄일 수 있다. As such, the upper layers 171r, 173r, 175r, and 177r completely cover the semiconductors 151, 154, and 157 and the lower layers 171p, 173p, 175p, and 177p to protrude the semiconductors 151, 154, and 157. Can reduce leakage current.

다음으로, 질화 규소와 같은 무기 절연막 또는 낮은 유전율을 가지는 유기 절연막을 적층하여 보호막(180)을 형성하고, 그 상부에 감광막을 스핀 코팅 방법으로 도포한 다음, 그 후, 마스크를 이용한 사진 식각 공정으로 보호막(180) 또는 게이트 절연막(140)을 패터닝하여 게이트선의 끝 부분(129), 데이터선의 끝 부분(179), 드레인 전극(175) 및 유지 축전기용 도전체(177)를 드러내는 접촉 구멍(181, 182, 185, 187)을 형성하면 도 11 내지 도 12b에 도시한 바와 같은 형태가 만들어진다.Next, a protective film 180 is formed by stacking an inorganic insulating film such as silicon nitride or an organic insulating film having a low dielectric constant, applying a photoresist film thereon by a spin coating method, and then performing a photolithography process using a mask. The contact hole 181 patterning the passivation layer 180 or the gate insulating layer 140 to expose the end portion 129 of the gate line, the end portion 179 of the data line, the drain electrode 175, and the conductor 177 for the storage capacitor. 182, 185, and 187 form the shape as shown in Figs. 11-12B.

이어, 마지막으로 도 1 내지 2b에 도시한 바와 같이, ITO 또는 IZO막을 스퍼 터링 따위로 적층하고 패터닝하여 복수의 화소 전극(190)과 복수의 접촉 보조 부재(82)를 형성한다. 이때, IZO 또는 ITO의 스퍼터링 온도는 250℃ 이하인 것이 접촉 저항을 최소화하기 위해 바람직하다.Next, as shown in FIGS. 1 and 2B, an ITO or IZO film is stacked and patterned by sputtering to form a plurality of pixel electrodes 190 and a plurality of contact assistants 82. At this time, the sputtering temperature of IZO or ITO is preferably 250 ° C or less in order to minimize contact resistance.

이러한 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에서는 데이터선(171)을 삼층의 도전막(171p, 171q, 171r)으로 형성할 때, 중간막(171q)과 하부막(171p)을 먼저 형성하고 별개의 패터닝으로 상부막(171r)을 형성하는 한편, 중간막(171q) 및 하부막(171p)을 완전히 덮도록 형성한다. 이에 따라 데이터선(171)의 측벽에서는 언더 컷이 발생하지 않으며, 이를 통하여 다층막의 데이터선을 안정적인 구조로 형성할 수 있다. 이로 인해, 프로파일, 특히 드레인 전극(175)의 프로파일을 부드럽게 형성함으로써 화소 전극(190)과의 접촉 특성을 향상시킬 수 있다.In the method of manufacturing the thin film transistor array panel according to the exemplary embodiment of the present invention, when the data line 171 is formed of three conductive layers 171p, 171q, and 171r, the intermediate layer 171q and the lower layer 171p are first formed. The upper film 171r is formed by separate patterning, while the upper film 171r and the lower film 171p are completely covered. As a result, undercuts do not occur on the sidewalls of the data lines 171, and thus the data lines of the multilayer may be formed in a stable structure. For this reason, the contact characteristic with the pixel electrode 190 can be improved by smoothly forming a profile, especially a profile of the drain electrode 175.

또한, 반도체가 데이터선의 바깥으로 노출될 경우 주어진 데이터선의 폭에 노출된 반도체의 폭까지 고려하여 설계하여야 하지만, 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법에서는 데이터선의 폭만을 고려하면 된다. 따라서, 요구되는 데이터선(171)의 폭을 더욱 정확하게 만들 수 있는 한편 그만큼 설계 마진을 확보할 수 있다.In addition, when the semiconductor is exposed to the outside of the data line, the width of the semiconductor exposed to the width of the given data line should be considered. However, in the manufacturing method of the thin film transistor array panel according to the present invention, only the width of the data line needs to be considered. Therefore, the width of the required data line 171 can be made more accurate, and the design margin can be secured accordingly.

이와 같이, 본 실시예에 따른 박막 표시판 및 그 제조 방법에서는 신호선을 다층 구조로 형성할 때 하부막과 중간막을 함께 패터닝하고 상부막은 별도의 사진 식각 공정으로 패터닝함으로써 신호선의 가장자리에서 언더 컷이 발생하는 것을 방 지할 수 있다. 또한, 상부막의 프로파일을 부드럽게 하여 접촉 특성을 향상시킬 수 있고, 데이터선의 폭만을 고려하여 설계하면 되므로 데이터선의 폭을 더욱 정확하게 만들 수 있는 한편 그만큼 설계 마진을 확보할 수 있다.As described above, in the thin film display panel and the manufacturing method according to the present exemplary embodiment, when the signal lines are formed in a multi-layered structure, undercuts are generated at the edges of the signal lines by patterning the lower layer and the intermediate layer together and patterning the upper layer by a separate photolithography process. You can prevent that. In addition, it is possible to improve the contact characteristics by softening the profile of the upper layer, and designing only considering the width of the data line can make the width of the data line more accurate and secure the design margin accordingly.

Claims (16)

절연 기판 위에 제1 배선을 형성하는 단계,Forming a first wiring on the insulating substrate, 제1 절연막, 반도체층, 제1 도전막을 적층하는 단계, Stacking a first insulating film, a semiconductor layer, and a first conductive film, 상기 제1 도전막 및 상기 반도체층을 차례로 식각하는 단계, Etching the first conductive layer and the semiconductor layer in sequence; 제2 도전막을 적층하는 단계, 그리고Stacking a second conductive film, and 상기 제1 및 제2 도전막을 식각하여 제2 배선을 형성하는 단계Etching the first and second conductive layers to form a second wiring; 를 포함하는 박막 표시판의 제조 방법.Method of manufacturing a thin film display panel comprising a. 제1항에서, In claim 1, 상기 제1 도전막 및 상기 반도체층을 차례로 식각하는 단계는Etching the first conductive layer and the semiconductor layer in sequence 상기 제1 도전막 위에 감광막을 형성하는 단계, Forming a photoresist film on the first conductive film, 상기 감광막을 마스크로 하여 상기 제1 도전막 및 상기 반도체층을 차례로 식각하는 단계, 그리고Etching the first conductive film and the semiconductor layer in sequence using the photosensitive film as a mask, and 상기 감광막을 제거하는 단계Removing the photoresist 를 포함하는 Containing 박막 표시판의 제조 방법.Method of manufacturing a thin film display panel. 제1항에서,In claim 1, 상기 제2 배선은 서로 분리되어 있는 데이터선과 드레인 전극을 포함하고, The second wiring includes a data line and a drain electrode separated from each other; 상기 제2 도전막은 상기 데이터선과 상기 드레인 전극 사이를 제외하고 상기 제1 도전막과 상기 반도체층을 완전히 덮고 있는The second conductive film completely covers the first conductive film and the semiconductor layer except between the data line and the drain electrode. 박막 표시판의 제조 방법. Method of manufacturing a thin film display panel. 제3항에서,In claim 3, 상기 반도체층의 경계선은 상기 제1 도전막의 경계선 바깥쪽에 위치하는 박막 표시판의 제조 방법.The boundary line of the semiconductor layer is disposed outside the boundary line of the first conductive layer. 제1항에서,In claim 1, 상기 제1 도전막은 제1층과 그 위의 제2층을 포함하는 박막 표시판의 제조 방법.The first conductive film includes a first layer and a second layer thereon. 제5항에서,In claim 5, 상기 제1 도전막의 제1층과 상기 제2 도전막은 몰리브덴 또는 몰리브덴 합금으로 이루어진 박막 표시판의 제조 방법.The first layer and the second conductive layer of the first conductive film is a manufacturing method of a thin film display panel made of molybdenum or molybdenum alloy. 제6항에서,In claim 6, 상기 제1 도전막의 제2층은 알루미늄 또는 알루미늄 합금으로 이루어진 박막 표시판의 제조 방법.The second layer of the first conductive film is a manufacturing method of a thin film display panel made of aluminum or aluminum alloy. 제1항에서,In claim 1, 상기 제1 도전막의 식각은 습식 식각인 박막 표시판의 제조 방법.The etching of the first conductive layer is a wet etching method of manufacturing a thin film display panel. 제8항에서,In claim 8, 상기 반도체층의 식각은 건식 식각인 박막 표시판의 제조 방법.The etching of the semiconductor layer is a dry etching method of manufacturing a thin film display panel. 제1항에서,In claim 1, 제2 절연막을 형성하는 단계, 그리고Forming a second insulating film, and 상기 제2 절연막 위에 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계Forming a pixel electrode connected to the drain electrode on the second insulating layer 를 더 포함하는 박막 표시판의 제조 방법.Method of manufacturing a thin film display panel further comprising. 제1항에서,In claim 1, 상기 반도체층은 진성 반도체층과 불순물 반도체층으로 이루어진 박막 표시판의 제조 방법.The semiconductor layer is a method of manufacturing a thin film panel comprising an intrinsic semiconductor layer and an impurity semiconductor layer. 절연 기판 위에 형성되어 있는 제1 배선,A first wiring formed on the insulating substrate, 상기 제1 배선 위에 형성되어 있는 제1 절연막,A first insulating film formed on the first wiring, 상기 제1 절연막 위에 형성되어 있는 반도체층,A semiconductor layer formed on the first insulating film, 상기 반도체층 위에 형성되어 있고 차례로 적층되어 있는 제1 내지 제3 도전 막을 포함하며 상기 제1 배선과 교차하는 제2 배선,Second wirings formed on the semiconductor layer and sequentially stacked, the second wirings intersecting the first wirings; 상기 제2 배선 위에 형성되어 있는 보호막, 그리고 A protective film formed on said second wiring, and 상기 제2 배선 중 일부와 연결되어 있는 화소 전극A pixel electrode connected to part of the second wiring 을 포함하며,Including; 상기 제1 및 제2 도전막의 경계선 중 적어도 일부는 상기 반도체층의 경계선 안쪽에 위치하거나 상기 반도체층의 경계선과 일치하고, 상기 제3 도전막의 경계선 중 적어도 일부는 상기 반도체층의 경계선 바깥쪽에 위치하는At least some of the boundary lines of the first and second conductive layers may be located inside or coincide with the boundary lines of the semiconductor layer, and at least some of the boundary lines of the third conductive layer may be located outside the boundary lines of the semiconductor layer. 박막 표시판.Thin film display panel. 제12항에서,In claim 12, 상기 반도체층은 진성 반도체층과 불순물 반도체층을 포함하는 박막 표시판. The semiconductor layer may include an intrinsic semiconductor layer and an impurity semiconductor layer. 제13항에서,In claim 13, 상기 제2 배선은 서로 분리되어 있는 데이터선과 드레인 전극을 포함하며, The second wiring includes a data line and a drain electrode separated from each other. 상기 제3 도전막은 상기 데이터선과 상기 드레인 전극 사이를 제외하고 상기 제1 및 제2 도전막과 상기 반도체층을 완전히 덮고 있는The third conductive film completely covers the first and second conductive films and the semiconductor layer except between the data line and the drain electrode. 박막 표시판. Thin film display panel. 제14항에서,The method of claim 14, 상기 제1 및 제3 도전막은 몰리브덴 또는 몰리브덴 합금으로 이루어진 박막 표시판.The first and third conductive layers may be formed of molybdenum or molybdenum alloy. 제15항에서,The method of claim 15, 상기 제2 도전막은 알루미늄 또는 알루미늄 합금으로 이루어진 박막 표시판.The second conductive layer is a thin film display panel made of aluminum or an aluminum alloy.
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