KR20060050623A - 램프 신호 교정을 위한 방법 및 장치 - Google Patents

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Abstract

오실레이팅 램프 신호를 가변 DC 기준 신호에 교정하기 위한 회로에 있어서,충전 캐패시터가 충전할 수 있는 동안에 소정의 시간 주기를 설정하고, 이에 따라 램프 오실레이터 주파수를 결정하기 위한 회로와; 충전 전류를 상기 충전 캐패시터에 제공하기 위한 가변 전류원과; 상기 가변 전류원에 의해 상기 충전 캐패시터에 공급될 상기 충전 전류를 선택하기 위한 회로와; 그리고 상기 오실레이팅 램프 신호를 상기 가변 DC 기준 신호와 비교하기 위한, 상기 충전 캐패시터에 공급될 전류량을 제어하기 위해 신호를 상기 선택 회로로 제공하여, 이에 따라 상기 소정의 시간 주기의 종단에서 상기 캐패시터 양단의 충전 전압을 결정하기 위한 회로를 포함한다.
램프 신호, 충전 캐패시터.

Description

램프 신호 교정을 위한 방법 및 장치{METHOD AND APPARATUS FOR CALIBRATING A RAMP SIGNAL}
본 발명은 이제 하기의 상세한 설명에서 더욱 상세히 설명될 것이다.
도 1은 램프 파형 및 보상 신호의 예 및 이들의 바람직한 관계를 도시한다.
도 2는 본 발명을 이용한, 내부에 집적회로를 구비한 역률 보정 회로의 예를 도시한다.
도 3은 도 1의 집적회로 제어기의 블록도를 도시한다.
도 4는 램프 충전 전류를 제어하기 위한 회로의 일 실시예의 블록도를 도시한다.
도 5는 도 4의 회로의 파형을 도시한다.
도 6a 및 6b 모두는 도 4의 회로의 대안 실시예를 도시한다.
도 7은 도 6의 회로의 파형을 도시한다.
관련출원
본 출원은 IR1150 램프 사이클 교정 방식(RAMP CYCLE-BY-CYCLE CALIBRATION SCHEME)이란 명칭으로 2004년 8월 24일 출원된 미국 가출원 제 60/604,176호의 이익 및 우선권을 주장하며,이들의 전체 개시가 본원에서 참조로서 병합되어 있다.
본 발명은 제 1 및 제 2 신호를 상호 교정하는 것이며, 특히 램프 신호를 보상 신호 레벨에 교정함으로써 램프 신호를 보상하기 위한 시스템에 관한 것이다. 특히, 보상 신호는 DC 대 DC 변환기의 역률 보정 단의 전압 피드백 신호와 기준 신호 간의 차이에 비례하는 신호를 발생하는 에러 증폭기의 출력일 수 있다. 램프 신호는 예를 들어, 역률 보정(PFC) 출력단 또는 DC 대 DC 변환기의 스위치나 스위치들인 제어되는 출력 스위치의 펄스 폭 변조를 제어하는데 사용된다. 전형적인 응용에서, 램프 신호가 PWM 비교기의 한 입력에 제공되며, 비교기의 다른 입력에 에러 증폭기의 출력이 제공되는데, 여기서 PWM 비교기의 출력은 듀티 사이클이 출력단의 스위칭을 제어하는 펄스 폭 변조된 신호를 포함한다.
고성능 PFC를 달성하기 위하여, 램프 신호를 예를 들어, 에러 증폭기의 출력인 보상 신호에 교정하는 것이 바람직하다.
단일 사이클 PFC 제어기에서 거의 이상적인 역률 보정(PFC)을 달성함에 있어서 사이클 기반으로 에러 전압(COMP)의 수학적 적분을 나타내는 펄스 폭 변조(PWM) 램프 파형을 확립하는 것이 강하게 요구된다. 이 적분은 전체 사이클에 걸쳐 계속되며, 각 스위칭 클록 사이클의 초기에 영으로 리셋된다. 일 스위칭 사이클 구간은 제어기 스위칭 주파수에 의해 결정된다. 고정된 COMP 에러 전압에 대하여, PWM 램프 파형은 각 스위칭 사이클의 초기에 영 볼트로 시작될 것이며, 주기 동안 선형으로 증가하며, 이 후에 각 사이클이 완료될 때에 COMP 전압에서 종단될 것이다.
동작 중에, COMP 전압은 최상의 PFC 특성을 제공하도록 입력 선형 주파수에 따라 연속적으로 이동한다. COMP 전압의 변동이 제어기 스위칭 주파수에 비해 더 느린 주파수에서 일어나기 때문에, COMP 전압을 "고정된"으로 가정하는 것이 유효하다. 하기에서, 도 1은 두 개의 다른 COMP 전압(VCOMP1 및 VCOMP2)에 대해 바람직한 RAMP 파형을 그래프로 도시한다. 각 경우에 있어서, 사이클의 종료시에, 램프는 보상 전압 레벨에서 종단되는 것이 바람직하다.
문제점은, op-amp 오프셋과 같은 비-이상적 회로 파라메터, 회로 응답 시간, 패키지 스트레스 변화, 온도 및 프로세스 변화가 램프 기울기에 에러를 도입하기 시작할 때에 발생한다. 더욱이, 단일 사이클 제어기(예를 들어, IR1150)의 램프 에러에 크게 기여하는 것으로서, 사용자는 50㎑ 내지 200㎑의 스위칭 주파수를 프로그래밍할 수 있으며, 이는 램프 기울기가 4X의 주파수 변화를 추적할 필요가 있음을 의미한다. 매우 정확한 요구사항을 구현하기는 어려운데, 이는 오실레이터와 램프 캐패시터, 충전 전류, 회로 지연, 및 문턱 전압 간의 부정합에 의한 것이다.
본 발명의 목적은, 스위칭 사이클이 종료될 때에( 예를 들어, 내부 오실레이터 파형이 최대 피크 전압에 도달할 때에) 펄스 폭 변조기에 의해 사용되는 램프 파형을 가변 DC 기준 전압(보상 전압)에서 종단되게 하는 것이다. 이 피크 전압은 오실레이터 최대 듀티 사이클과 일치한다. 이 최대 듀티 사이클은 전형적으로 펄스에 의해 식별된다. 따라서, 보상 신호(예를 들어, 에러 증폭기의 출력)가 램프 파형의 피크 전압을 설정한다. 램프 파형의 주파수가 고정되기 때문에, 이에 따라 램 프 파형의 기울기는 램프의 피크가 보상 전압에 일치하도록 제어된다.
이러한 램프 파형의 보상 신호에의 교정은 단일 사이클 제어 방식에서 동작하는, 본원에서 설명된 타입의 역률 보정 제어기에서 적절한 역률 보정 제어에 필수적인 것이다. 단일 사이클 제어 방식에 의하면, 역률 보정 제어는 두 개의 제어 루프(내부 전류 루프 및 외부 전압 루프)로 동작한다. 내부 전류 루프는 고속이며, 전류 기준을 생성하기 위해 입력 전압의 감지를 요구하지 않는다.
이 내부 전류 루프는 유사한 입력 선형 전류를 결정하기 위해 입력 선형 전압 상의 펄스 폭 변조기 듀티 신호에의 종속에 기초하여 평균 입력 전류의 사인함수의 프로파일을 유지한다. 따라서, 전류 루프는 평균 입력 전류를 입력 전압에 따르도록 제어하기 위해 내장된 입력 전압 신호를 이용한다.
외부 전압 루프는 DC 버스 전압을 제어한다. 이 전압은 적분기 램프의 기울기를 제어하기 위해 전압 에러 증폭기로 공급되며, 평균 입력 전류의 진폭을 설정한다. 두 개의 루프는 진폭 위상 및 입력 전압에 대한 입력 전류의 형태를 제어하도록 결합되며, 이는 거의 단위 역률을 제공한다.
이에 따라, 램프의 기울기는 평균 입력 전류의 진폭을 설정하도록 제어된다. 만일 램프가 보상 전압 이상 또는 이하에서 종단된다면, 결과적으로 증가된 고조파가 부적절하며 허용할 수 없는 레벨의 역률 보정을 야기하는 역률 제어기의 출력에서 나타난다.
본 발명에 의하면, 램프 충전 전류는 능동으로 조절되며, 이에 따라 램프 전압은 오실레이터 최대 듀티 사이클과 일치하는 펄스에서 보상 신호를 초과하게 된 다. 램프 충전 전류는 가변 전류원에 의해 변조된다. 일 실시예에 의하면, 업-다운 카운터가 램프 캐패시터의 충전을 제어하는 복수의 가중된 전류원의 스위칭을 제어하는데 사용되며, 이에 따라 충전 전류를 램프 기울기를 결정하는 캐패시터로 변조하게 된다.
본 발명의 이점은, 이러한 사이클 교정 방식을 사용하여 넓은 주파수 범위에 대해 거의 이상적인 역률 보정이 가능하다는 것이다. 프로세스, 디바이스 부정합 및 온도 변화가 또한 교정된다. 회로에 요구되는 다이 면적은 비교적으로 작으며, 이는 특히 디지털 회로를 구현하는데 효율적이지 않은 바이폴라(bipolar) 프로세스에 대해 더욱 그러하다.
어떤 대안적인 해결책은 웨이퍼 프로브에서의 트리밍을 필요로 할 수 있는 바, 이는 테스트 시간 및 복잡성을 증가시킴은 물론, 트림 패드(trim pad) 및 퓨즈(fuse)를 위한 다이 면적을 추가로 요한다. 또한 이 트리밍은 온도 변화, 오실레이터 주파수의 변화, 또는 패키지 후의 스트레스에 의해 유도되는 시프트 (post-package stress induced shift)를 고려하고 있지 않다.
이제 도면을 참조하면, 도 2는 상술한 단일 사이클 제어 방식으로 동작하는 집적회로(1)를 이용한 역률 보정 제어기를 도시한다. IC(1)은 타입 IR1150일 수 있다. 집적회로(1)의 GATE 출력은 트랜지스터(Q1)의 스위칭 동작을 제어하고, 이에 따라 입력 전류 및 입력 전압이 동상이 되도록(즉, 거의 단위 역률을 갖도록) 하기 위해 출력단 트랜지스터(Q1)의 게이트에 제공된 펄스 폭 변조된 신호이다. 이는 에 너지 요구를 감소시키며, 또한 전고조파 왜곡(THD)을 감소시킨다. 이 회로는 전류 감지를 위한 전류 감지 저항(Rs) 및 출력에서 핀(pin) VFB로의 전압 피드백을 이용한다.
도 3은 IC(1)의 블록도를 도시한다. 관련된 측면에서, 전압(VFB)은 도 2의 회로의 출력 양단에 연결된 저항 분배기에 의해 공급된다. 에러 증폭기(EA)는 피드백 전압(VFB)을 기준 전압(VREF)과 비교하며, 그 차이에 비례하는 에러 신호 출력(VM)을 발생시킨다. 이 에러 신호는 PWM 비교기에 제공되는 램프 신호를 교정하는데 사용되는 보상 전압(COMP)이다. PWM 비교기는 도 3의 PWM에 도시된다. 이는 감지된 인덕터 전류와 연관된 신호로 합성된 에러 증폭기 출력(Vm)을 RAMP 오실레이터 신호(특히, 집적(integrating) 충전 캐패시터(C)의 양단에서 발생되는 램프 신호)와 비교한다. 충전 캐패시터(C)는 시스템 클록(CLOCK)의 각 사이클의 종단에서 회로(FF)에 의해 리셋되며, 이에 따라 램프 신호를 생성시킨다. PWM 비교기의 출력은 스위치(Q1)의 게이트를 제어하기 위해 후속 회로를 통해 공급된다. 회로(50)는 캐패시터(C)의 충전률을 제어하며, 이에 따라 램프 기울기에 영향을 주는데 사용된다.
도 4를 참조하면, 본 도면은 도 3에 도시된 회로(50)를 상세히 도시한다. 도 3에서, 증폭기 단을 포함하는 회로(50)가 도시되며, 이는 캐패시터(C)를 충전하기 위해 전류원을 제어한다. 도 4는 이 회로를 상세하게 도시한다. 도 4에 도시된 바와같이, 회로(50)는 60에 도시된 4 비트 업/다운 카운터의 카운트에 기초하여 선택 될 수 있는 복수의 가중된 전류원(I, 2I, 4I, 8I)을 포함한다. 카운터(Q0,Q1,Q2,Q3)의 출력은 16개의 전류가 0과 15 사이의 카운트에 기초하여 선택되도록 한다. 전류원에서의 전류는 캐패시터를 충전하는 전류를 결정하며, 이에 따라 캐패시터 충전률 및 램프 기울기를 제어하게 된다.
도 3에 도시된 바와같이, 보상 신호는 에러 증폭기의 출력(VM)을 나타낸다. 램프 및 comp 신호가 도 5에 도시된다. 이는 램프 신호를 교정하기 위함이며, 이에 따라 가변 DC COMP 기준에서 종단된다. 오실레이터 신호(COSC)가 또한 도 5에 도시된다. 또한 오실레이터 최대 듀티 사이클 또는 피크 전압이 달성될 때에 생성되는 펄스인 신호 MAXDTC가 도시된다.
도 4에 도시된 바와같이, 신호(COMP) 및 램프 신호가 비교기(55)에 제공된다. 비교기(55)의 출력이 도 5에 도시되며, 신호(A)를 포함한다. 램프가 신호(COMP)를 초과할 때마다, 비교기 출력은 도시된 바와같이 하이(high)가 된다.
도 4의 블록도 및 도 5의 타이밍도를 참조하면, 스위칭 사이클의 종단은 피크 전압에 도달하는 COSC와 일치하는 MAX_DTC에 의해 플래그된다. MAX_DTC 펄스의 상승 에지는 업-다운 카운터(60)에 대해 클록으로서 동작한다. 피크 검출 비교기(55)는 COMP에 대해 RAMP의 순간적인 위치를 나타내는 논리 출력을 제공한다. 만일 RAMP가 COMP를 초과한다면, 피크 검출 비교기는 하이 출력을 발행한다. RAMP의 COMP에 대한 디지털화된 관계는, 바이너리 출력이 바이너리 가중된 조절(adjust) 전류(I, 2I, 4I, 8I)를 제어하는 업-다운 카운터(60)의 카운트 방향을 제어한다. MAX_DTC 플래그가 생성할 때에, RAMP가 COMP를 초과하는 경우에, 피크 검출 비교기의 "하이" 출력이 카운터가 한 비트씩 카운트 다운되도록 한다. RAMP 바이너리 가중된 전류의 결과적인 크기는 감소되며, 다음 사이클의 RAMP 기울기는 이전 사이클보다 작게 된다. 수 번의 클록 사이클 이후에, 이상적인 RAMP 기울기가 달성되며, 업-다운 카운터는 두 개의 가장 근접한 솔루션(solution) 사이를 앞뒤로 토글(toggle)할 것이다. MIN 및 MAX 카운트는 게이트(56 및 58)를 검출하고, 모든 0과 모든 1 사이에서 바이너리 출력을 유지함으로써 업-다운 카운터가 "롤링 오버(rolling over)"되는 것을 방지한다.
최대 카운트 검출기(58)는 카운터(60)의 최대 카운트(모두 1's)가 달성된 때를 모니터링한다. 최소 카운트 검출기(56)는 최소 카운트(모두 0's)가 달성된 때를 모니터링한다. 따라서, 최소 카운트(게이트(56)에 대한 입력에서 모두 0's)가 존재하는 때에, 게이트(56)의 출력은 하이가 된다. 인버터(56AA)에 의한 반전 후에, 그 출력이 로우이면, AND 게이트(59)는 디스에이블되어, 최소 카운트가 존재하는 경우에 더 이상의 카운트 다운을 방지한다. 최대 카운트(모두 1's)인 경우, OR 게이트(61)의 출력이 하이가 되며, 카운트다운을 행하기 때문에, AND 게이트(58)는 카운트 다운을 행하게 한다.
따라서, 카운터(60)는 캐패시터(C)의 충전율을 선택하는데, 이는 충전율이 각 클록 주기의 종단에서 COMP 신호와 램프 신호 사이의 차이가 최소로 될 때까지 각 부하 클록 주기의 1 비트(업 또는 다운) 변경을 허용한다.
도 6은 대안적인 실시예를 도시한다. 도 6에서, 스위칭 전류(I, 2I, 4I 및 8I)는 합산되어 상기 전류 분배기로 인한 캐패시터(C) 충전 전류를 역으로 제어하는 IDIV를 생성하는데, 즉 IRAMP = V(COMP)/R1 x IOSC/IDIV이고, 여기서 도시되지 않는 R1은 내부 저항이고, IOSC는 오실레이터 캐패시터 충전 전류와 일치하며, IVDIV는 바람직한 램프 진폭을 얻기 위해 전류원(I, 2I, 4I 및 8I)의 선택에 의해 얻어지는 전류이다.
도 6의 카운트 제어 로직은 캐패시터 충전 전류 상의 스위칭 전류의 반전 효과에 대한 설명과는 반대된다. 도 4에서, 반대로, 피크 검출 비교기(55)의 하이 출력은 캐패시터 충전 전류를 감소시켜 램프 기울기를 감소시키도록 카운트 다운 명령을 발행한다. 도 6에서, 유사하게 구성된 피크 검출 비교기(55A)는 램프 피크가 COMP를 초과할 때, 동일한 하이 출력을 발행한다. 그러나, 상기 하이 제어 신호는 캐패시터 충전 전류(IDIV)의 연산자를 증가시켜 램프 기울기를 감소시키도록 카운트 업 명령을 발행한다. 카운트 제어 로직은 반대로 되기 때문에, 최소-최대 카운트 검출기도 또한 반대되고, 로직 회로(58AA, 59A 및 61A)는 예시된 실시예에 도시된 바와 같다.
도 7은 도 6의 회로의 파형을 도시한다.
따라서, 4비트 업-다운 카운터(60)는 램프 기울기를 제어하고 선택하는데 사용된다. 4비트 출력은 전류 변조기(50)의 바이너리 가중 전류와 일치한다. 램프 신호의 디폴트 충전 전류는, 이상적인 조건 하에서 4비트 업-다운 카운터가 그 카운트, 즉 대략 7 내지 8에 중심을 두도록 선택된다. 램프가 최대 DTC 클록에서 COMP를 초과하면, 카운트는 1만큼 증가되어 도 6의 회로에서의 IDIV를 증가시키고, 이 에 따라 램프 기울기는 감소된다. 도 4의 회로에서, 카운트는 감소되고, 따라서 충전 전류가 감소된다. 램프가 최대 DTC에서 COMP 전압 이하이면, 카운트는 도 6의 회로에서 1만큼 감소되고, 이에 따라 램프 기울기를 증가시킨다. 도 4의 회로에서, 램프가 COMP 이하일 때, 카운터는 기울기를 증가시키도록 카운트 업을 행한다. 시스템이 일단 안정되면, 램프는 기울기에 있어 하나의 LSB(최하위 비트)만큼 토글링한다.
최대 및 최소 카운터에 의해 각 회로(도 4 및 도 6)에서의 카운터 롤오버(counter rollover)는 방지되는데, 즉, 카운터는 0 이하로 카운팅할 수 없고 15를 초과하여 카운팅할 수 없다.
도 6의 회로에서, I(RAMP) = V(COMP)/R1*IOSC/IDIV로부터, IDIV의 증가에 의해 더 낮은 RAMP 기울기가 발생한다. 따라서, RAMP가 COMP를 초과하면, COUNT-UP 신호가 발행되어 바이너리 가중 전류를 증가시키고, 그에 의해 다음 스위칭 사이클 상의 기울기가 감소된다. 이는 전류원이 직접 캐패시터를 충전하는 도 4의 회로와 반대되고, 따라서, RAMP가 COMP를 초과하면, 카운트 다운 신호가 발행되어 RAMP 기울기를 감소시킨다.
따라서, 본 발명의 회로는 도 5 및 도 7의 타이밍도에 의해 도시된 바와 같이, 사이클 단위에 기초하여 RAMP 신호(도 3의 캐패시터 양단의 전압)가 스스로 COMP 신호에 교정하게 한다. 상기 전류원 회로(50)를 변조함으로써, 타이밍 캐패시터(C)에 공급되는 전류량은 램프 신호에 대한 COMP 신호의 관계에 따라 변경된다. 램프 신호의 기울기는 램프 신호가 COMP 신호를 초과할 때 종료되도록 변조된다.
본 발명은 그의 특정 실시예에 관하여 설명되었지만, 많은 다른 변경과 변형 및 다른 용도가 생성될 수 있음을 당업자는 이해할 것이다. 따라서, 본 발명은 본원의 특정 개시에 의해 제한되어서는 아니되며, 첨부한 청구범위에 의해서만 제한되어야 한다.

Claims (21)

  1. 오실레이팅 램프 신호를 가변 DC 기준 신호에 교정하기 위한 회로에 있어서,
    충전 캐패시터가 충전할 수 있는 동안에 소정의 시간 주기를 설정하고, 이에 따라 램프 오실레이터 주파수를 결정하기 위한 회로와;
    충전 전류를 상기 충전 캐패시터에 제공하기 위한 가변 전류원과;
    상기 가변 전류원에 의해 상기 충전 캐패시터에 공급될 상기 충전 전류를 선택하기 위한 회로와; 그리고
    상기 오실레이팅 램프 신호를 상기 가변 DC 기준 신호와 비교하기 위한, 상기 충전 캐패시터에 공급될 전류량을 제어하기 위해 신호를 상기 선택 회로로 제공하며, 이에 따라 상기 소정의 시간 주기의 종단에서 상기 캐패시터 양단의 충전 전압을 결정하기 위한 회로를 포함하는 것을 특징으로 하는 오실레이팅 램프 신호를 가변 DC 기준 신호에 교정하기 위한 회로.
  2. 제 1항에 있어서, 상기 비교하기 위한 회로는;
    상기 오실레이팅 램프 신호를 상기 가변 DC 기준 신호와 비교하기 위한, 상기 오실레이팅 램프 신호와 상기 가변 DC 기준 신호 간에 소정의 관계가 존재할 때에 출력을 발생하기 위한 비교기를 포함하는 것을 특징으로 하는 오실레이팅 램프 신호를 가변 DC 기준 신호에 교정하기 위한 회로.
  3. 제 2항에 있어서, 상기 가변 DC 기준 신호는 조정기 출력 전압과 기준 레벨 사이의 차이를 감지하는 에러 증폭기의 출력을 포함하는 것을 특징으로 하는 오실레이팅 램프 신호를 가변 DC 기준 신호에 교정하기 위한 회로.
  4. 제 2항에 있어서, 상기 선택 회로는 상기 소정의 시간 주기를 설정하기 위한 회로에 의해 확립된 상기 소정의 시간 주기 동안에 카운팅하기 위한 디지털 업/다운 카운터를 포함하는 것을 특징으로 하는 오실레이팅 램프 신호를 가변 DC 기준 신호에 교정하기 위한 회로.
  5. 제 4항에 있어서, 상기 카운터는 상기 소정의 시간 주기 동안에 업 또는 다운으로 카운트하는 것을 특징으로 하는 오실레이팅 램프 신호를 가변 DC 기준 신호에 교정하기 위한 회로.
  6. 제 4항에 있어서, 상기 가변 전류원은 상기 업/다운 카운터에 의해 선택되는 복수의 선택가능한 전류원을 포함하며, 여기서 상기 복수의 선택가능한 전류원은 상기 충전 캐패시터로의 충전 전류를 결정하며, 이에 따라 상기 캐패시터 양단에 전개된 상기 오실레이팅 램프 신호의 기울기에 영향을 주는 것을 특징으로 하는 오실레이팅 램프 신호를 가변 DC 기준 신호에 교정하기 위한 회로.
  7. 제 6항에 있어서, 상기 가변 전류원은 상기 업/다운 카운터에 의해 선택될 복수의 선택가능한 전류원을 포함하고, 상기 복수의 선택가능한 전류원은 충전 전류를 상기 충전 캐패시터에 제공하는 추가의 전류원의 전류를 변조하며, 이에 따라 상기 캐패시터에 인가될 상기 충전 전류를 결정하여 상기 캐패시터 양단에 전개된 상기 오실레이팅 램프 신호의 기울기에 영향을 주는 것을 특징으로 하는 오실레이팅 램프 신호를 가변 DC 기준 신호에 교정하기 위한 회로.
  8. 제 7항에 있어서, 상기 복수의 선택가능한 전류원 및 상기 추가의 전류원은 상기 추가의 전류원에 의해 제공될 전류를 결정하는 전류 분배기를 포함하는 것을 특징으로 하는 오실레이팅 램프 신호를 가변 DC 기준 신호에 교정하기 위한 회로.
  9. 제 4항에 있어서, 상기 업/다운 카운터가 최소 카운트 이하로 카운팅되거나 최대 카운트 이상으로 카운팅되는 것을 방지하기 위한 회로를 더 포함하는 것을 특징으로 하는 오실레이팅 램프 신호를 가변 DC 기준 신호에 교정하기 위한 회로.
  10. 제 5항에 있어서, 상기 카운터는 상기 소정의 시간 주기를 갖는 신호에 의해 결정된 시간에 상기 비교기의 출력 상태에 따라 한 비트만큼 업 또는 다운으로 카운팅하는 것을 특징으로 하는 오실레이팅 램프 신호를 가변 DC 기준 신호에 교정하기 위한 회로.
  11. 제 10항에 있어서, 소정의 시간 주기를 갖는 상기 신호는 상기 소정의 시간 주기의 종단을 식별하는 펄스 신호를 포함하며, 상기 소정의 시간 주기는 시스템 클록에 의해 설정되는 것을 특징으로 하는 오실레이팅 램프 신호를 가변 DC 기준 신호에 교정하기 위한 회로.
  12. 오실레이팅 램프 신호를 가변 DC 기준 신호에 교정하기 위한 방법에 있어서,
    충전 캐패시터가 충전할 수 있는 동안에 소정의 시간 주기를 설정하고, 이에 따라 램프 오실레이터 주파수를 결정하는 단계와;
    선택가능한 충전 전류를 상기 충전 캐패시터에 제공하는 단계와;
    상기 전류원에 의해 상기 충전 캐패시터에 공급될 상기 충전 전류를 선택하는 단계와; 그리고
    상기 오실레이팅 램프 신호를 상기 가변 DC 기준 신호와 비교하고, 상기 충전 캐패시터에 공급될 전류량을 제어하는 신호를 제공하며, 이에 따라 상기 소정의 시간 주기의 종단에서 상기 캐패시터 양단의 충전 전압을 결정하는 단계를 포함하는 것을 특징으로 하는 오실레이팅 램프 신호를 가변 DC 기준 신호에 교정하기 위한 방법.
  13. 제 12항에 있어서, 상기 비교하는 단계는;
    상기 오실레이팅 램프 신호를 상기 가변 DC 기준 신호와 비교하며, 상기 오실레이팅 램프 신호와 상기 가변 DC 기준 신호 간에 소정의 관계가 존재할 때에 출력을 발생하는 단계를 포함하는 것을 특징으로 하는 오실레이팅 램프 신호를 가변 DC 기준 신호에 교정하기 위한 방법.
  14. 제 13항에 있어서, 상기 가변 DC 기준 신호는 조정기 출력 전압과 기준 레벨 사이의 차이를 감지하는 에러 증폭기의 출력을 포함하는 것을 특징으로 하는 오실레이팅 램프 신호를 가변 DC 기준 신호에 교정하기 위한 방법.
  15. 제 13항에 있어서, 상기 선택하는 단계는 상기 소정의 시간 주기 동안에 카운팅하기 위한 단계를 포함하는 것을 특징으로 하는 오실레이팅 램프 신호를 가변 DC 기준 신호에 교정하기 위한 방법.
  16. 제 15항에 있어서, 상기 카운팅하는 단계는 상기 소정의 시간 주기 동안에 한 비트만큼 업 또는 다운으로 카운팅하는 단계를 포함하는 것을 특징으로 하는 오실레이팅 램프 신호를 가변 DC 기준 신호에 교정하기 위한 방법.
  17. 제 15항에 있어서, 상기 선택가능한 충전 전류를 제공하는 단계는 복수의 선택가능한 전류원을 제공하는 단계를 포함하며, 상기 충전 캐패시터로의 상기 충전 전류를 결정하며, 이에 따라 상기 캐패시터의 양단에 전개된 상기 오실레이팅 램프 신호의 기울기에 영향을 주기 위해 상기 복수의 선택가능한 전류원 중 일부를 선택하는 단계를 더 포함하는 것을 특징으로 하는 오실레이팅 램프 신호를 가변 DC 기준 신호에 교정하기 위한 방법.
  18. 제 17항에 있어서, 상기 선택가능한 충전 전류를 제공하는 단계는 복수의 선택가능한 전류원을 제공하고, 충전 전류를 상기 충전 캐패시터에 제공하는 추가의 전류원의 전류를 변조하며, 이에 따라 상기 캐패시터에 인가될 상기 충전 전류를 결정하여 상기 캐패시터 양단에 전개된 상기 오실레이팅 램프 신호의 기울기에 영향을 주기 위해 상기 복수의 선택가능한 전류원 중 일부를 선택하는 단계를 더 포함하는 것을 특징으로 하는 오실레이팅 램프 신호를 가변 DC 기준 신호에 교정하기 위한 방법.
  19. 제 15항에 있어서, 최소 카운트 이하로 카운팅되거나 최대 카운트 이상으로 카운팅되는 것을 방지하는 단계를 더 포함하는 것을 특징으로 하는 오실레이팅 램프 신호를 가변 DC 기준 신호에 교정하기 위한 방법.
  20. 제 16항에 있어서, 상기 카운팅하는 단계는 상기 소정의 시간 주기를 갖는 신호에 의해 결정된 시간에 상기 비교하는 단계의 결과에 따라 한 비트만큼 업 또는 다운으로 카운팅하는 단계를 포함하는 것을 특징으로 하는 오실레이팅 램프 신호를 가변 DC 기준 신호에 교정하기 위한 방법.
  21. 제 20항에 있어서, 소정의 시간 주기를 갖는 상기 신호는 상기 소정의 시간 주기의 종단을 식별하는 펄스 신호를 포함하며, 상기 소정의 시간 주기는 시스템 클록에 의해 설정되는 것을 특징으로 하는 오실레이팅 램프 신호를 가변 DC 기준 신호에 교정하기 위한 방법.
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