KR20090025778A - 반도체 소자의 콘택홀 형성 방법 - Google Patents

반도체 소자의 콘택홀 형성 방법 Download PDF

Info

Publication number
KR20090025778A
KR20090025778A KR1020070090893A KR20070090893A KR20090025778A KR 20090025778 A KR20090025778 A KR 20090025778A KR 1020070090893 A KR1020070090893 A KR 1020070090893A KR 20070090893 A KR20070090893 A KR 20070090893A KR 20090025778 A KR20090025778 A KR 20090025778A
Authority
KR
South Korea
Prior art keywords
contact hole
forming
semiconductor device
gate
film
Prior art date
Application number
KR1020070090893A
Other languages
English (en)
Inventor
최윤제
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070090893A priority Critical patent/KR20090025778A/ko
Priority to US12/163,851 priority patent/US20090068833A1/en
Publication of KR20090025778A publication Critical patent/KR20090025778A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 콘택홀 형성 방법에 관한 것으로, 게이트와 접합 영역이 형성된 반도체 기판이 제공되는 단계; 상기 게이트 표면을 따라 SAC(Self Align Contact) 질화막을 형성하는 단계; 상기 SAC 질화막 상에 층간 절연막을 형성하는 단계; 상기 게이트 사이에 상기 접합 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀의 측벽에 보호막(passivation layer)을 형성하는 단계; 및 상기 콘택홀을 채우는 콘택 플러그를 형성하는 단계를 포함하여 이루어진다.
SAC 페일, 콘택홀, 보호막

Description

반도체 소자의 콘택홀 형성 방법{Method of forming a contact hole in semiconductor device}
본 발명은 반도체 소자의 콘택홀 형성 방법에 관한 것으로, SAC 공정을 이용한 콘택홀 형성 시 SAC 페일(Fail)을 방지할 수 있는 반도체 소자의 콘택홀 형성 방법에 관한 것이다.
일반적으로, 반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어지는데, 반도체 소자가 고집적화됨에 따라 디자인 룰(Design rule)이 감소되어 셀의 내부에 형성되는 반도체 소자들의 크기가 점차 작아지고 있다. 따라서, 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.
한편, 반도체 소자의 고집적화가 가속화됨에 따라 반도체 소자를 이루는 여러 요소들은 적층 구조를 이루게 되었고, 이에 따라 도입된 것이 콘택 플러그(또는 패드) 개념이다. 이러한 콘택 형성을 위해서는 고종횡비를 갖는 구조물 사이를 식각해야 하는 어려움이 있어 이를 해결하기 위해 두 물질 예컨대, 산화막과 질화막 간의 식각 선택비를 이용하여 식각 프로파일을 얻는 자기 정렬 콘택(Self Align Contact; 이하 'SAC'이라 칭함) 공정이 도입되었다. 이러한 SAC 공정을 위해서는 하부의 게이트에 대한 어택을 방지하기 위해 질화막 등을 이용한 SAC 질화막과 스페이서 등이 필요하다.
일반적인 SAC 공정을 이용한 반도체 소자의 콘택 플러그 형성 공정을 간략히 설명한다. 우선, 게이트 및 접합 영역이 형성된 반도체 기판 상에 절연막을 증착한 후 스페이서 식각 공정을 실시하여 게이트의 양측벽에 스페이서를 형성한다. 이후, 스페이서를 포함한 반도체 기판 상에 SAC 질화막 및 층간 절연막을 순차적으로 형성한 다음 반도체 기판에 형성된 접합 영역 상부의 층간 절연막 및 SAC 질화막을 식각하여 접합 영역을 노출시키는 콘택홀을 형성한다. 그런 다음, 콘택홀을 포함한 층간 절연막 상에 폴리실리콘막을 증착한 후 이를 평탄화하여 콘택홀을 채우는 콘택 플러그를 형성한다.
상기와 같은 방법으로 콘택홀을 형성할 경우 좁아진 게이트 간 간격으로 인해 게이트 상부 측벽의 SAC 질화막이 어택(attack)되는 문제점이 발생한다. 그러나, 오픈되는 콘택 사이즈까지 같이 줄이면 공통 소스를 사용하는 낸드 플래시 소자의 경우 소오스 저항 값이 증가하여 소자 동작 시 언더 프로그램 에러(under program error)를 야기하기 때문에 오픈되는 콘택 사이즈를 줄이는데는 한계가 있다. 또한, 미스 얼라인(misalign)이 발생하면 SAC 질화막에 대한 식각 선택비가 높은 식각 레시피를 사용하더라도 반도체 기판 상에 형성된 SAC 질화막을 식각해야 하는 공정이 필요하기 때문에 SAC 질화막이 어택되는 문제점이 발생한다.
상기한 바와 같이, SAC 질화막이 어택을 받을 경우 콘택 플러그 형성을 위한 도전막 증착 전 세정(pre cleaning) 공정 시 SAC 페일(Fail)이 발생하거나 스페이 서의 손실(loss)로 인해 게이트와 콘택 플러그 간 브릿지(Bridge)가 발생되어 소자의 신뢰성이 저하된다.
본 발명은 SAC(Self Align Contact) 공정을 이용한 콘택홀 형성 시, 콘택홀을 형성한 후 콘택홀의 측벽에 보호막을 형성함으로써, SAC 페일(Fail) 및 게이트와 콘택 플러그 간 브릿지(Bridge)를 방지할 수 있는 반도체 소자의 콘택홀 형성 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 반도체 소자의 콘택홀 형성 방법은, 게이트와 접합 영역이 형성된 반도체 기판이 제공되는 단계, 게이트 표면을 따라 SAC(Self Align Contact) 질화막을 형성하는 단계, SAC 질화막 상에 층간 절연막을 형성하는 단계, 게이트 사이에 접합 영역을 노출시키는 콘택홀을 형성하는 단계, 콘택홀의 측벽에 보호막(passivation layer)을 형성하는 단계, 및 콘택홀을 채우는 콘택 플러그를 형성하는 단계를 포함한다.
상기에서, 콘택 플러그 형성 전, 전 세정(pre cleaning) 공정을 실시하는 단계를 더욱 수행한다.
보호막은 층간 절연막과 식각 선택비가 서로 다른 물질로 형성되며, 실리콘 산화질화막(SiON)으로 형성된다. 보호막은 50 내지 300Å의 두께로 형성된다. 보호막은 저압화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD) 방법 또는 플라즈마화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 방 법으로 형성된다.
보호막을 형성하는 단계는, 콘택홀을 포함한 층간 절연막 상에 보호막을 증착하는 단계, 및 콘택홀의 측벽에만 보호막이 잔류되도록 보호막 식각 공정을 실시하는 단계를 포함한다.
식각 공정은 에치백(etchback) 공정으로 실시한다. 에치백 공정은 고밀도 플라즈마(High Density Plasma) 식각 장비를 사용하여 실시한다. 고밀도 플라즈마 식각 장비는 플라즈마 소스로 유도결합플라즈마(inductively coupled plasma; ICP) 타입 또는 고주파(High Frequency) RF 파워를 사용한다. 에치백 공정은 0보다 크고 50mT이하의 압력하에서 실시한다. 게이트의 양측벽에 스페이서가 더 형성된다.
상술한 바에 의해 본 발명은 다음과 같은 효과가 있다.
첫째, SAC 공정을 이용한 콘택홀 형성 시, 콘택홀 형성 후 콘택홀의 측벽에 보호막을 형성함으로써, SAC 질화막에 어택이 발생되더라도 SAC 페일(Fail)을 방지할 수 있고, 후속한 콘택 플러그 형성을 위한 도전막 증착 전 세정(pre cleaning) 공정 시 게이트 측벽의 스페이서가 손실되는 것을 방지하여 게이트와 콘택 플러그 간 브릿지(Bridge)를 방지할 수 있다.
둘째, 콘택 플러그 형성이 완료될 때까지 SAC 질화막이 잔류되므로 수소(O2), 불소(F) 및 전하(electric charge) 등으로부터 게이트 절연막을 보호하여 게이트 절연막의 막 특성을 확보할 수 있다.
셋째, SAC 페일 및 게이트와 콘택 플러그 간 브릿지를 방지하고, 게이트 절연막의 막 특성을 확보하여 소자의 신뢰성을 확보할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 소자의 콘택홀 형성 방법을 설명하기 위한 공정단면도이다.
도 1a를 참조하면, 스페이서(112)가 형성된 게이트(102) 및 접합 영역(110) 등 소정의 구조물이 형성된 반도체 기판(100) 상에 SAC 질화막(114) 및 층간 절연막(116)을 형성한다. 게이트(102), 접합 영역(110) 및 스페이서(112)는 통상적인 반도체 제조 공정을 이용하여 형성될 수 있다. 반도체 소자의 경우, 게이트(102)는 게이트 절연막(104), 도전막 패턴(106) 및 하드 마스크 패턴(108)의 적층 구조로 일정 간격 이격되어 형성될 수 있으며, 게이트(102)의 저항을 낮추기 위하여 도전막 패턴(106)에 금속 실리사이드층이 포함될 수 있다. 여기서, 게이트 절연막(104) 은 실리콘 산화막(SiO2)으로 형성될 수 있으며, 이 경우 산화(oxidation) 공정으로 형성될 수 있다. 도전막 패턴(106)은 폴리실리콘막, 금속막, 폴리실리콘막과 금속 실리사이드층의 적층막 또는 금속막과 금속 실리사이드층의 적층막으로 패터닝되어 형성될 수 있다. 이때, 금속 실리사이드층은 텅스텐 실리사이드층(WSix)으로 형성될 수 있다. 플래시 메모리 소자의 경우, 게이트(102)는 셀렉트 트랜지스터의 게이트로 형성될 수 있다. 여기서, 셀렉트 트랜지스터는 소오스 셀렉트 트랜지스터 또는 드레인 셀렉트 트랜지스터일 수 있다.
또한, 게이트(102) 사이의 반도체 기판(100)에는 접합 영역(110)이 형성될 수 있다. 접합 영역(110)은 통상의 불순물을 주입하기 위한 이온 주입 공정으로 형성될 수 있다. 게이트(102) 양측벽에는 절연막으로 이루어진 스페이서(112)가 더 형성될 수 있으며, 바람직하게 스페이서(112)는 산화막으로 형성될 수 있다. 한편, 플래시 메모리 소자의 경우에도 셀렉트 트랜지스터의 게이트 양측벽에 스페이서(112)가 더 형성될 수 있으며, 도시하지는 않았으나 셀렉트 트랜지스터의 게이트와 인접한 메모리 셀의 게이트 사이 및 메모리 셀들의 게이트 사이는 셀렉트 트랜지스터들의 게이트 간 간격보다 좁기 때문에 절연막으로 채워진다.
이어서, 스페이서(112)가 형성된 게이트(102) 및 반도체 기판(100)의 표면을 따라 SAC 질화막(114)을 형성하고, SAC 질화막(114) 상에 층간 절연막(116)을 형성한다. 이때, SAC 질화막(114)은 후속한 공정에서 식각 정지막 역할을 하기 위한 것으로, 라이너(liner) 형태의 실리콘 질화막(Si3N4)으로 형성할 수 있다. 층간 절연 막(116)은 산화막 계열의 물질이면 모두 적용가능하며, 예를들어 SOG(Spin On Glass), BPSG(Boron-Phosphorus Silicate Glass), PETEOS(Plasma Enhanced Tetra Ortho Silicate), USG(Undoped Silicate Glass), PSG(Phosphorus Silicate Glass) 및 IPO(Inter Poly Oxide) 중에서 선택되는 어느 하나로 형성할 수 있다. 층간 절연막(116)은 후속한 콘택홀 형성을 위한 식각 공정이 원활히 진행될 수 있도록 증착, 평탄화 및 증착 과정을 거쳐 형성하는 것이 바람직하다. 이때, 평탄화는 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 실시할 수 있다.
그런 다음, 마스크(미도시)를 이용한 식각 공정으로 접합 영역(110) 상부에 대응되는 층간 절연막(116) 및 SAC 질화막(114)을 식각한다. SAC 질화막(114) 식각 공정 시 층간 절연막(116)보다 SAC 질화막(114)에 대한 식각 선택비가 높은 식각 레시피(recipe)를 이용하거나 층간 절연막(116)보다 SAC 질화막(114)에 대한 식각 선택비가 없는 식각 레시피를 이용해도 무관하다. 후자의 경우, 콘택의 바닥 면적 확보가 가능하여 콘택 저항(Rc) 및 소스 라인 저항(Rs) 개선 차원에서 더 유리하다. 이로써, 게이트(102) 사이의 접합 영역(110)을 노출시키는 콘택홀(118)이 형성된다. 이때, 콘택홀(118) 형성 시 미스 얼라인(misalign) 등으로 인해 게이트(102)의 측벽에서 SAC 질화막(114)이 어택(attack)을 받아 일부가 손실(loss)될 수 있다.
도 1b를 참조하면, 콘택홀(118)을 포함한 층간 절연막(116) 상에 보호막(passivation layer, 120)을 형성한다. 보호막(120)은 게이트 절연막(104)의 막 질에 영향을 주는 수소(O2), 불소(F) 및 전하(electric charge) 등으로부터 게이트 절연막(104)을 보호하는 SAC 질화막(114)을 후속한 콘택 플러그 형성 공정이 완료될 때까지 잔류시키고, 아울러 후속한 콘택 플러그 형성을 위한 도전막 증착 전 세정(pre cleaning) 공정 시 SAC 질화막(114)의 손실로 인해 게이트(102) 양측벽에 형성된 스페이서(110)가 손실되는 것을 방지하기 위하여 형성한다. 따라서, 보호막(120)은 층간 절연막(116)과 식각 선택비가 다른 물질로 형성하며, 바람직하게 실리콘 산화질화막(SiON)으로 형성할 수 있다.
이러한, 보호막(120)은 화학기상증착(Chemical Vapor Deposition; CVD) 방법으로 형성할 수 있으며, 바람직하게 저압화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD) 방법 또는 플라즈마화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 방법을 이용하여 50 내지 300Å의 두께로 형성할 수 있다.
도 1c를 참조하면, 콘택홀(118)의 측벽에만 보호막(120)이 잔류되도록 보호막(120) 식각 공정을 실시한다. 식각 공정은 건식 식각(dry etch) 공정으로 실시할 수 있으며, 바람직하게 에치백(etchback) 공정으로 실시할 수 있다.
에치백 공정은 저밀도(Low Density) 또는 고압력(High Pressure) 조건에서 실시할 경우 SAC 질화막(114)의 측벽에 어택(attack)이 유발되어 보호막으로서의 효과가 없어지므로 고밀도 플라즈마(High Density Plasma) 식각 장비를 사용한다. 이때, 고밀도 플라즈마 식각 장비는 플라즈마 소스로 유도결합플라즈 마(inductively coupled plasma; ICP) 타입 또는 고주파(High Frequency) RF 파워를 사용하여 0보다 크고 50mT이하의 압력하에서 실시한다.
이로써, 에치백 공정을 통해 보호막(120)의 수평부가 제거되고, 수평부에 비해 두껍게 형성된 수직부가 잔류되어 콘택홀(118)의 측벽에만 보호막(120)이 잔류된다. 이처럼, 콘택홀(118)의 측벽에 보호막(120)이 형성될 경우, SAC 질화막(114)에 어택(attack)이 발생되더라도 SAC 페일(Fail)을 방지하여 소자의 신뢰성을 확보할 수 있다.
이어서, 콘택홀(118)의 측벽에 보호막(120) 형성 후 후속한 콘택 플러그 형성을 위한 도전막을 증착하기 전 세정(pre cleaning) 공정을 실시한다. 전 세정 공정은 DHF(Diluted HF) 용액 또는 BOE(Buffered Oxide Etchant)를 이용하여 실시할 수 있다. 이렇듯, 콘택홀(118)의 측벽에 보호막(120)이 형성됨에 따라 기존과 같이 전 세정 공정 후 케미컬(chemical)에 의해 스페이서(112)가 손실되는 것을 방지하여 게이트(102)와 이후에 형성될 콘택 플러그 간에 브릿지(bridge)를 방지할 수 있다.
도 1d를 참조하면, 콘택홀(118)이 채워지도록 보호막(120)을 포함한 층간 절연막(116) 상에 도전 물질을 증착한 후 이를 평탄화하여 콘택홀(118)을 채우는 콘택 플러그(122)를 형성한다.
상기한 바와 같이, 콘택 플러그(122) 형성 후 보호막(120)으로 인해 게이트(102)와 콘택 플러그(122) 간에 브릿지(bridge)가 방지되므로 소자의 신뢰성을 확보할 수 있다. 또한, 콘택 플러그(122) 형성이 완료될 때까지 SAC 질화막(114)을 잔류시켜 수소(O2), 불소(F) 및 전하(electric charge) 등으로부터 게이트 절연막(104)을 보호하여 게이트 절연막(104)의 막 특성을 확보할 수 있다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 소자의 콘택홀 형성 방법을 설명하기 위한 공정단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 게이트
104 : 게이트 절연막 106 : 도전막 패턴
108 : 하드 마스크 패턴 110 : 접합 영역
112 : 스페이서 114 : SAC 질화막
116 : 층간 절연막 118 : 콘택홀
120 : 보호막 122 : 콘택 플러그

Claims (12)

  1. 게이트와 접합 영역이 형성된 반도체 기판이 제공되는 단계;
    상기 게이트 표면을 따라 SAC 질화막을 형성하는 단계;
    상기 SAC 질화막 상에 층간 절연막을 형성하는 단계;
    상기 게이트 사이에 상기 접합 영역을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀의 측벽에 보호막을 형성하는 단계; 및
    상기 콘택홀을 채우는 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택홀 형성 방법.
  2. 제 1 항에 있어서,
    상기 콘택 플러그 형성 전, 전 세정(pre cleaning) 공정을 실시하는 단계를 더욱 수행하는 반도체 소자의 콘택홀 형성 방법.
  3. 제 1 항에 있어서,
    상기 보호막은 상기 층간 절연막과 식각 선택비가 서로 다른 물질로 형성되는 반도체 소자의 콘택홀 형성 방법.
  4. 제 3 항에 있어서,
    상기 보호막은 실리콘 산화질화막(SiON)으로 형성되는 반도체 소자의 콘택홀 형성 방법.
  5. 제 1 항에 있어서,
    상기 보호막은 50 내지 300Å의 두께로 형성되는 반도체 소자의 콘택홀 형성 방법.
  6. 제 1 항에 있어서,
    상기 보호막은 저압화학기상증착 방법 또는 플라즈마화학기상증착 방법으로 형성되는 반도체 소자의 콘택홀 형성 방법.
  7. 제 1 항에 있어서, 상기 보호막을 형성하는 단계는,
    상기 콘택홀을 포함한 상기 층간 절연막 상에 보호막을 증착하는 단계; 및
    상기 콘택홀의 측벽에만 보호막이 잔류되도록 상기 보호막 식각 공정을 실시하는 단계를 포함하는 반도체 소자의 콘택홀 형성 방법.
  8. 제 7 항에 있어서,
    상기 식각 공정은 에치백 공정으로 실시하는 반도체 소자의 콘택홀 형성 방법.
  9. 제 8 항에 있어서,
    상기 에치백 공정은 고밀도 플라즈마 식각 장비를 사용하여 실시하는 반도체 소자의 콘택홀 형성 방법.
  10. 제 9 항에 있어서,
    상기 고밀도 플라즈마 식각 장비는 플라즈마 소스로 유도결합플라즈마(ICP) 타입 또는 고주파 RF 파워를 사용하는 반도체 소자의 콘택홀 형성 방법.
  11. 제 8 항에 있어서,
    상기 에치백 공정은 0보다 크고 50mT이하의 압력하에서 실시하는 반도체 소자의 콘택홀 형성 방법.
  12. 제 1 항에 있어서,
    상기 게이트의 양측벽에 스페이서가 더 형성되는 반도체 소자의 콘택홀 형성 방법.
KR1020070090893A 2007-09-07 2007-09-07 반도체 소자의 콘택홀 형성 방법 KR20090025778A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070090893A KR20090025778A (ko) 2007-09-07 2007-09-07 반도체 소자의 콘택홀 형성 방법
US12/163,851 US20090068833A1 (en) 2007-09-07 2008-06-27 Method of forming contact hole of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070090893A KR20090025778A (ko) 2007-09-07 2007-09-07 반도체 소자의 콘택홀 형성 방법

Publications (1)

Publication Number Publication Date
KR20090025778A true KR20090025778A (ko) 2009-03-11

Family

ID=40432316

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070090893A KR20090025778A (ko) 2007-09-07 2007-09-07 반도체 소자의 콘택홀 형성 방법

Country Status (2)

Country Link
US (1) US20090068833A1 (ko)
KR (1) KR20090025778A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10032845B2 (en) 2016-04-07 2018-07-24 Samsung Display Co., Ltd. Display apparatus
KR20180136571A (ko) * 2009-12-30 2018-12-24 인텔 코포레이션 반도체 장치

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8236702B2 (en) * 2005-10-06 2012-08-07 United Microelectronics Corp. Method of fabricating openings and contact holes
US8164141B2 (en) * 2005-10-06 2012-04-24 United Microelectronics Corp. Opening structure with sidewall of an opening covered with a dielectric thin film
KR102251363B1 (ko) 2014-08-08 2021-05-14 삼성전자주식회사 반도체 소자
CN107993978B (zh) * 2016-10-24 2020-08-28 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6218314B1 (en) * 1999-04-01 2001-04-17 Taiwan Semiconductor Manufacturing Company Silicon dioxide-oxynitride continuity film as a passivation film
US6849546B1 (en) * 2003-11-04 2005-02-01 Taiwan Semiconductor Manufacturing Co. Method for improving interlevel dielectric gap filling over semiconductor structures having high aspect ratios
JP2006041023A (ja) * 2004-07-23 2006-02-09 Toshiba Corp 半導体装置およびその製造方法
US20060223332A1 (en) * 2005-03-30 2006-10-05 Hynix Semiconductor Inc. Method of manufacturing semiconductor device

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180136571A (ko) * 2009-12-30 2018-12-24 인텔 코포레이션 반도체 장치
US10629483B2 (en) 2009-12-30 2020-04-21 Intel Corporation Self-aligned contacts
US10930557B2 (en) 2009-12-30 2021-02-23 Intel Corporation Self-aligned contacts
US11600524B2 (en) 2009-12-30 2023-03-07 Intel Corporation Self-aligned contacts
US11887891B2 (en) 2009-12-30 2024-01-30 Intel Corporation Self-aligned contacts
US10032845B2 (en) 2016-04-07 2018-07-24 Samsung Display Co., Ltd. Display apparatus
US10546910B2 (en) 2016-04-07 2020-01-28 Samsung Display Co., Ltd. Display apparatus
US10978543B2 (en) 2016-04-07 2021-04-13 Samsung Display Co., Ltd. Display apparatus

Also Published As

Publication number Publication date
US20090068833A1 (en) 2009-03-12

Similar Documents

Publication Publication Date Title
US7094672B2 (en) Method for forming self-aligned contact in semiconductor device
US6649490B1 (en) Methods for forming integrated circuit devices through selective etching of an insulation layer to increase the self-aligned contact area adjacent a semiconductor region and integrated circuit devices formed thereby
US8647973B2 (en) Semiconductor device capable of reducing electrical defects and method of fabricating the same
US20070232019A1 (en) Method for forming isolation structure in nonvolatile memory device
KR20090025778A (ko) 반도체 소자의 콘택홀 형성 방법
KR20100008942A (ko) 반도체 소자 및 그 제조 방법
US20080128819A1 (en) Lateral mos transistor and method for manufacturing thereof
KR100435261B1 (ko) 스플릿 게이트형 플래쉬 메모리소자의 제조방법
US7713855B2 (en) Method for forming bit-line contact plug and transistor structure
KR100927777B1 (ko) 메모리 소자의 제조방법
US8129816B2 (en) Semiconductor device and method of manufacturing the same
KR100554835B1 (ko) 플래시 소자의 제조 방법
US7674711B2 (en) Method of fabricating flash memory device by forming a drain contact plug within a contact hole below and ILD interface
US20080029899A1 (en) Method of fabricating a semiconductor device and semiconductor device fabricated thereby
KR100642452B1 (ko) 플래시 메모리 소자의 메모리 셀 및 그 제조방법
KR101161796B1 (ko) 반도체 소자의 제조방법
KR20070002235A (ko) 반도체 소자의 콘택홀 형성 방법
KR20090037165A (ko) 반도체 소자의 제조 방법
KR20090069857A (ko) 반도체 소자의 콘택 플러그 형성방법
KR20100013939A (ko) 플래시 메모리 소자 및 그 제조 방법
KR20070002325A (ko) 반도체 소자 제조방법
KR20060072442A (ko) 반도체 소자의 제조방법
KR20100098793A (ko) 새들핀형 채널을 갖는 반도체 장치 제조방법
KR20080086186A (ko) 반도체 소자의 게이트 형성 방법
KR20080039023A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application