KR20060011612A - 반도체소자의 소자분리 방법 - Google Patents
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Abstract
본 발명은 포토레지스트패턴의 무너짐 현상을 방지하면서도 미세 패턴을 형성할 수 있고, 포토레지스트의 두께를 얇게 하면서도 패드산화막 제거후의 소자분리막의 두께 균일도를 확보할 수 있는 반도체소자의 소자분리 방법을 제공하기 위한 것으로, 본 발명의 소자분리 방법은 제1패드산화막, 패드질화막 및 제2패드산화막의 순서로 적층한 후, 포토레지스트패턴을 이용하여 상기 제2패드산화막, 패드질화막 및 제1패드산화막을 식각하고, 제2패드산화막을 하드마스크로 실리콘기판을 식각하여 트렌치를 형성하므로써, 트렌치 식각시 포토레지스트를 사용하지 않고 하드마스크 역할을 하는 제2패드산화막을 이용하므로 포토레지스트의 높이를 줄일 수 있어 미세패턴 형성시 포토레지스트패턴의 무너짐을 방지할 수 있다.
소자분리, 트렌치, 패드질화막, 무너짐, 포토레지스트, 하드마스크
Description
도 1a 내지 도 1d는 종래기술에 따른 트렌치 소자 분리 방법을 도시한 공정 단면도,
도 2는 종래기술에 따른 포토레지스트패턴의 무너짐 현상을 나타낸 도면,
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체소자의 소자분리 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 실리콘기판 22 : 제1패드산화막
23 : 패드질화막 24 : 제2패드산화막
25 : 포토레지스트패턴 26 : 트렌치
27 : 갭필산화막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 소자분리 방법에 관한 것이다.
일반적으로 반도체 제조 공정시 소자분리(ISO) 공정은 트렌치 소자분리(shallow trench isolation, STI) 공정을 사용하는데, 트렌치 소자분리 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드산화막의 열화와 같은 공정의 불안정 요인과 LOCOS(Local oxidation of Silicon) 공정시의 버즈비크(bird's beak)에 따른 활성영역의 감소와 같은 문제점을 근본적으로 해결할 수 있는 소자분리 공정으로 주목받고 있다.
최근에 반도체 소자의 집적도가 증가함에 따라 패턴크기가 매우 작아지고 있고, 특히 트렌치 소자분리 공정은 소자특성을 만족시키기 위해 패턴크기는 줄어들면서 트렌치의 깊이는 계속 깊어지고 있다. 이와 같이 깊은 트렌치를 형성하기 위해 트렌치 소자분리 공정시 하드마스크(Hard mask)로 실리콘질화막을 사용하고 있다.
트렌치의 깊이가 깊어지면 일반적으로 사용하는 포토레지스트의 사용 가능 두께는 얇아지고, 이와 같은 포토레지스트의 두께가 작아지는 것에 의해 패터닝 공정시에 포토레지스트의 선택비는 줄어든다. 따라서, 트렌치 소자분리 공정시에 하드마스크로 실리콘질화막을 이용하면, 요구되는 깊이의 트렌치를 용이하게 형성할 수 있다.
도 1a 내지 도 1d는 종래기술에 따른 트렌치 소자 분리 방법을 도시한 공정 단면도이고, 도 2는 종래기술에 따른 포토레지스트패턴의 무너짐 현상을 나타낸 도면이다.
도 1a에 도시된 바와 같이, 실리콘기판(11) 상에 패드산화막(12)을 형성하고, 패드산화막(12) 상에 하드마스크 역할을 하는 패드질화막(13)을 형성한다.
다음으로, 패드질화막(13) 상에 소자분리영역을 정의하는 포토레지스트패턴(14)을 형성하고, 포토레지스트패턴(14)을 식각배리어로 패드질화막(13)과 패드산화막(12)을 식각한다.
도 1b에 도시된 바와 같이, 포토레지스트패턴(14)을 남겨둔 상태에서 패드산화막(12) 식각후 노출된 실리콘기판(11)을 소정 깊이로 식각하여 트렌치(15)를 형성한다.
도 1c에 도시된 바와 같이, 포토레지스트패턴(14)을 제거하고, 트렌치(15)를 갭필할때까지 패드질화막(13) 상부에 갭필산화막(16)을 증착한 후, 패드질화막(13)을 연마정지막으로 한 CMP 공정을 진행하여 갭필산화막(16)을 평탄화시킨다.
도 1d에 도시된 바와 같이, 패드질화막(13)과 패드산화막(12)을 선택적으로 제거하여 소자분리 공정을 완료한다. 상기 패드산화막(12) 제거시에 갭필산화막(16)도 일부가 제거되어 실리콘기판(11)의 표면과 단차가 없는 소자분리막(16a)이 형성된다.
상술한 종래기술은 미세 패턴의 트렌치를 형성하기 위해서 포토레지스트패턴(14)의 두께를 매우 두껍게 형성하고 있다.
그러나, 종래기술은 미세 패턴 형성시 포토레지스트패턴(14)만으로 실리콘기 판(11)까지 식각하므로 포토레지스트패턴(14)의 두께가 매우 두꺼워야만 하고, 이렇게 두꺼운 포토레지스트패턴(14)은 높이가 높아 패드질화막(13)을 식각하기 전에 무너지는 현상이 발생한다(도 2 참조).
이와 같이, 포토레지스트패턴이 무너지면 패드질화막(13) 식각은 물론 미세 패턴의 트렌치 형성이 어렵다.
상기한 바와 같은 무너짐 현상을 방지하기 위해 포토레지스트의 두께를 얇게 하고 패드질화막을 두껍게 형성하여, 포토레지스트로는 패드질화막과 패드산화막까지만 식각하고, 패드질화막을 하드마스크로 사용하여 실리콘기판을 식각하는 방법이 제안되었다.
그러나, 이 경우에는 실리콘기판 식각후에 잔류하는 패드질화막의 두께가 웨이퍼의 전영역에 걸쳐서 균일하지 않아, 즉 패드질화막의 식각균일도가 좋지 않아 후속 CMP 공정의 균일도가 나빠지고, 이로써 패드산화막 제거후에 형성되는 소자분리막의 두께 균일도가 저하된다. 이와 같이, 소자분리막의 두께 균일도가 저하되면, 소자분리 공정중에 발생되는 것으로 알려진 모우트(Moat)의 깊이가 웨이퍼의 전영역에 걸쳐서 불균일해져 소자 특성이 나빠지는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 포토레지스트패턴의 무너짐 현상을 방지하면서도 미세 패턴을 형성할 수 있는 반도체소자의 소자분리 방법을 제공하는데 그 목적이 있다.
그리고, 본 발명의 다른 목적은 포토레지스트의 두께를 얇게 하면서도 패드산화막 제거후의 소자분리막의 두께 균일도를 확보할 수 있는 반도체소자의 소자분리 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 소자분리 방법은 실리콘기판 상부에 제1패드산화막, 패드질화막 및 제2패드산화막의 순서로 적층하는 단계, 포토레지스트패턴을 이용하여 상기 제2패드산화막, 패드질화막 및 제1패드산화막을 식각하는 단계, 상기 포토레지스트패턴을 제거하는 단계, 상기 제2패드산화막을 하드마스크로 상기 실리콘기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치를 채울때까지 상기 제2패드산화막 상부에 갭필산화막을 형성하는 단계, 상기 패드질화막이 드러날때까지 상기 갭필산화막을 평탄화시키는 단계, 및 상기 패드질화막과 상기 제1패드산화막을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하며, 상기 제2패드산화막은 SOG로 형성하는 것을 특징으로 하며, 상기 SOG는, 막 밀도 증대를 위해 후속 어닐 공정을 거치는 것을 특징으로 하고, 상기 어닐 공정은, 질소(N2), 산소(O2) 또는 H2O 분위기에서 퍼니스 방식 또는 플라즈마 방식을 이용하여 진행하는 것을 특징으로 한다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기 술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체소자의 소자분리 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 실리콘기판(21) 상에 제1패드산화막(22), 패드질화막(23) 및 제2패드산화막(24)을 적층 형성한다. 여기서, 제1패드산화막(22)은 패드질화막(23) 형성시 실리콘기판(21)이 받는 스트레스를 완충시켜주기 위한 것이고, 패드질화막(23)은 후속 CMP 공정시 연마정지막 역할을 하는 것이며, 제2패드산화막(24)은 후속 트렌치 형성을 위한 식각공정시 하드마스크 역할을 한다.
상기 제1패드산화막(22)은 열산화공정을 통해 형성한 열산화막이고, 패드질화막(23)은 LPCVD(Low Pressure Chemical Vapor Deposition)법으로 증착한 실리콘질화막(Silicon nitride)이며, 제2패드산화막(24)은 증착 균일도가 우수한 SOG(Spin On Glass)이다. 이처럼, 제2패드산화막(24)을 증착균일도가 우수한 SOG로 형성하면, 후속 CMP 공정 및 제1패드산화막 제거후에 잔류하는 갭필산화막의 두께균일도를 확보하는데 유리하다.
그리고, 패드질화막(23)은 트렌치 식각시 하드마스크로 사용하지 않고, 단지 CMP 공정시 연마정지막으로만 사용하므로, 후속 패드질화막 제거후에 잔류하는 갭필산화막의 두께를 고려하여 최소의 두께로 형성한다. 예컨대, 패드질화막(23)은 200Å∼600Å 두께가 바람직하다.
그리고, 제2패드산화막(24)은 후속 트렌치 형성을 위한 하드마스크로 작용하 므로, 200Å∼600Å 두께가 바람직하다.
한편, 제2패드산화막(24)으로 사용되는 SOG는 하드마스크 역할 증대를 위해, 즉 막 밀도 증대를 위해 후속 공정으로 어닐(Annealing) 공정을 진행할 수 있는데, 이때 어닐 공정은 질소(N2), 산소(O2) 또는 H2O 분위기에서 퍼니스 방식 또는 플라즈마 방식을 이용하여 진행하므로써 SOG를 경화(Hardening)시킨다.
도 3b에 도시된 바와 같이, 제2패드산화막(24) 상에 포토레지스트를 도포하고 노광 및 현상으로 패터닝하여 포토레지스트패턴(25)을 형성한다. 이때, 포토레지스트패턴(25)은 패드질화막(23) 위에 하드마스크 역할을 하는 제2패드산화막(24)을 형성해준 상태이므로 도포 두께를 얇게 해도 된다. 즉, 포토레지스트패턴(25)은 제2패드산화막(24), 패드질화막(23), 그리고 패드산화막(22)까지 식각하기 위한 식각배리어 역할을 한다.
예를 들면, 포토레지스트패턴(25)을 이용하여 패드질화막은 물론 트렌치 식각까지 할 경우에 필요한 포토레지스트패턴의 두께가 3000Å이라고 가정하면, 본 발명은 포토레지스트패턴(25)을 이용하여 제2패드산화막(24), 패드질화막(23) 및 패드산화막(22)까지만 식각해도 되므로 1000Å 두께로 형성해도 충분하다.
이어서, 포토레지스트패턴(25)을 식각배리어로 제2패드산화막(24), 패드질화막(23) 및 패드산화막(22)을 순차적으로 식각하여 트렌치가 형성될 실리콘 기판(21) 표면을 노출시킨다.
위와 같이, 제2패드산화막(24), 패드질화막(23) 및 패드산화막(22) 식각시에 포토레지스트패턴(25)은 일부가 소모되어 최초 도포 두께보다 얇은 두께로 잔류한다.
도 3c에 도시된 바와 같이, 얇은 두께로 잔류하는 포토레지스트패턴(25)을 제거한다. 이때, 포토레지스트패턴(25)은 산소 플라즈마(O2 Plasma)를 이용하여 제거한다.
이어서, 제2패드산화막(24)을 하드마스크로 이용하여 노출된 실리콘 기판(21)을 소정 깊이로 식각하여 트렌치(26)를 형성한다.
위와 같이, 트렌치(26) 형성을 위해 실리콘기판(21)을 식각할 때, 하드마스크 역할을 한 제2패드산화막(24)이 소모되어 두께 손실이 발생할 수 있으나, 남아 있는 제2패드산화막(24a)에 의해 패드질화막(23)이 손실되는 것이 방지된다.
따라서, 제2패드산화막(24)은 트렌치(26) 식각시 충분히 하드마스크 역할을 할 수 있는 두께를 가져야 하면서도 트렌치(26) 식각시 패드질화막(23)이 식각으로 손상되는 것을 방지하기 위해 일정 두께로 남아야 하는 두께를 고려해야 한다.
예컨대, 트렌치(26) 형성시 필요한 제2패드산화막(24)의 두께가 200Å∼600Å 이라고 가정하면, 이 200Å∼600Å 두께는 트렌치(26) 형성후에 패드질화막(23) 위에서 잔류하는 제2패드산화막(24)의 두께(적어도 5Å)가 포함된 두께이다.
이와 같이, 패드질화막(23) 상부에 제2패드산화막(24a)을 일정 두께로 남겨두면, 후속 CMP 공정후 잔류하는 갭필산화막의 두께를 웨이퍼의 전영역에 걸쳐서 균일하게 확보할 수 있는 효과를 얻는다. 즉, 트렌치(26) 형성시에 일정 두께로 잔 류시킨 제2패드산화막(24a)으로 인해 패드질화막(23)이 손실되는 것이 방지되고, 이에 따라 웨이퍼의 전영역에 걸쳐 패드질화막(23)을 균일하게 잔류시킬 수 있는 것이다.
도 3d에 도시된 바와 같이, 잔류하는 제2패드산화막(24a)을 포함한 전면에 트렌치(25)를 완전히 채울때까지 갭필산화막(27)을 증착한다. 이때, 갭필산화막(27)은 갭필특성이 우수한 고밀도플라즈마(HDP) 방식의 산화막으로 증착한다.
도 3e에 도시된 바와 같이, 고선택비슬러리(High Selective Slurry; HSS)를 이용한 CMP 공정을 진행하여 갭필산화막(27)을 평탄화시킨다. 이때, 잔류하는 제2패드산화막(24a)도 연마되며 패드질화막(23) 표면이 드러나도록 CMP 공정을 진행한다.
이와 같은 CMP 공정 시에 산화막질인 갭필산화막(27)과 제2패드산화막(24a)만을 선택적으로 연마하는 고선택비 슬러리를 이용하는 것이며, 고선택비 슬러리는 질화막 대 산화막의 연마선택비가 1:40∼1:50 정도인 것을 이용한다. 공지된 바와 같이, 연마선택비는 슬러리 제조 시에 조절 가능하다.
아울러, 패드질화막(23) 위에 제2패드산화막(24a)을 얇게 잔류시켜 패드질화막(23)의 두께 균일도를 확보한 상태에서 CMP 공정을 진행하므로, 비록 CMP 공정시에 패드질화막(23)이 일부 소모될 수 있으나, 웨이퍼의 전영역에 걸쳐서 균일하게 연마가 진행되므로 패드질화막(23)이 균일하게 잔류한다.
도 3f에 도시된 바와 같이, 패드질화막(23)과 제1패드산화막(22)을 선택적으 로 제거하여 소자분리막(27a)을 형성한다. 이때, 패드질화막(23)은 인산(H3PO4) 용액을 이용하여 제거하고, 제1패드산화막(22)은 불산(HF) 용액을 이용하여 제거한다.
이와 같은 일련의 습식공정후에 잔류하는 소자분리막(27a)의 두께는 웨이퍼 전영역에 걸쳐서 균일하다. 즉, 트렌치(25) 형성시 패드질화막(23)의 식각손실이 없기 때문에 CMP 공정후 균일도를 확보하고, 이로써 습식공정후에도 잔류하는 소자분리막(27a)의 두께 균일도를 확보할 수 있는 것이다.
상술한 실시예에서는 제2패드산화막(24)으로 증착균일도가 좋은 SOG를 사용하였으나, 다른 물질로 퍼니스 또는 플라즈마 방식으로 증착한 산화막도 적용 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 패드질화막위에 하드마스크 역할을 하는 제2패드산화막을 형성해주므로써 트렌치 형성시 패드질화막이 손실되는 것을 방지하고, 이로써 후속 CMP 공정 및 패드질화막 스트립후에 잔류하는 갭필산화막의 두께 균일도를 향상시 킬 수 있는 효과가 있다.
또한, 본 발명은 트렌치 식각시 포토레지스트를 사용하지 않고 하드마스크 역할을 하는 제2패드산화막을 이용하므로 포토레지스트의 높이를 줄일 수 있어 미세패턴 형성시 포토레지스트패턴의 무너짐을 방지할 수 있고, 미세패턴 형성에 마진을 확보할 수 있는 효과가 있다.
Claims (7)
- 실리콘기판 상부에 제1패드산화막, 패드질화막 및 제2패드산화막의 순서로 적층하는 단계;포토레지스트패턴을 이용하여 상기 제2패드산화막, 패드질화막 및 제1패드산화막을 식각하는 단계;상기 포토레지스트패턴을 제거하는 단계;상기 제2패드산화막을 하드마스크로 상기 실리콘기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치를 채울때까지 상기 제2패드산화막 상부에 갭필산화막을 형성하는 단계;상기 패드질화막이 드러날때까지 상기 갭필산화막을 평탄화시키는 단계; 및상기 패드질화막과 상기 제1패드산화막을 선택적으로 제거하는 단계를 포함하는 반도체소자의 소자분리 방법.
- 제1항에 있어서,상기 제2패드산화막은,SOG로 형성하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제2항에 있어서,상기 SOG는, 막 밀도 증대를 위해 후속 어닐 공정을 거치는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제3항에 있어서,상기 어닐 공정은, 질소(N2), 산소(O2) 또는 H2O 분위기에서 퍼니스 방식 또는 플라즈마 방식을 이용하여 진행하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제1항에 있어서,상기 제2패드산화막은,상기 트렌치 형성시 하드마스크 역할을 할 수 있는 두께를 가져야 하면서 상기 트렌치 식각시 상기 패드질화막이 식각되는 것을 방지하도록 일정 두께가 잔류하는 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제5항에 있어서,상기 제2패드산화막은, 200Å∼600Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제6항에 있어서,상기 패드질화막은, 200Å∼600Å 두께로 형성하는 것을 특징으로 하는 반도체소자이 소자분리 방법.
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| KR1020040060536A KR20060011612A (ko) | 2004-07-30 | 2004-07-30 | 반도체소자의 소자분리 방법 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100849186B1 (ko) * | 2006-04-28 | 2008-07-30 | 주식회사 하이닉스반도체 | 엘에스오아이 공정을 이용한 반도체소자의 제조 방법 |
| KR101056244B1 (ko) * | 2008-10-29 | 2011-08-11 | 주식회사 동부하이텍 | 반도체 소자의 제조방법 |
-
2004
- 2004-07-30 KR KR1020040060536A patent/KR20060011612A/ko not_active Application Discontinuation
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