KR100942077B1

KR100942077B1 - 반도체 소자의 제조방법

Info

Publication number: KR100942077B1
Application number: KR1020030033091A
Authority: KR
Inventors: 신성훈; 최철찬
Original assignee: 주식회사 하이닉스반도체
Priority date: 2003-05-23
Filing date: 2003-05-23
Publication date: 2010-02-12
Also published as: KR20040100672A

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 메모리 소자에서 더블 스페이싱(Dubble Spacing)을 이용하여 소자분리막을 형성함으로써 노광 장비, 식각 장비 등의 선폭 한계를 해소하여 소자분리의 라인 및 스페이스를 줄이고, 소자의 고집적화를 구현할 수 있는 방법을 제공한다.

낸드(NAND)형 플래시 메모리 소자, 소자분리막, 피치 싸이즈(Pitch Size)

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}

도 1 내지 도 10은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.

<도면의 주요 부분에 부호의 설명>

100: 반도체 기판 102: 제1 트렌치

104: 제1 절연막 106a: 제1 스페이서

108: 실리콘 질화막 110: 제2 절연막

112: 제2 트렌치 114a: 제2 스페이서

116: 제3 트렌치 118: 제3 절연막

본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 소자의 집적화를 구현할 수 있는 반도체 메모리 소자의 제조방법에 관한 것이다.

반도체 소자 제조 공정에서 중요한 공정 중의 하나가 소자분리 마스크를 이용한 소자분리막 형성 공정이다. 이는 소자 자체의 셀(Cell) 크기를 좌우하며, 최종적으로 한 장의 웨이퍼 내에서 구현될 수 있는 칩(Chip)의 수와도 직결된다. 이 는 소자가 고집적화됨에 따라 그 필요성이 증가되고 있는 것이 현실이다.

특히, 낸드 플래시(NAND FLASH) 메모리 제조 공정에 있어서, 소자분리의 라인(Line) 및 스페이스(Space)의 크기를 줄이는 것은 소자의 셀 싸이즈를 감소시키고, 최종적으로 웨이퍼의 순수 칩의 수를 증가시킬 수 있어 소자의 집적화가 가능하다. 그러나, 소자분리의 라인 및 스페이스를 줄이기 위해서는 고가의 ASML PAS/800와 같은 고가의 장비나 그 이상 등급 정도의 ArF 스캐너(Scanner) 등을 사용해야 하는데, 이는 소자의 단가를 높이는 문제점이 있다. 또한, 소자분리막과 소자분리막 사이의 간격이 클 경우에는 비정상적으로 누설 전류(Leakage Current)를 증가시켜 F-N 터널링(Tunneling) 효과를 사용하여 프로그램/소거 동작을 하는 소자의 동작 구조상 상호 셀간의 디스터번스(Disturbance)의 영향 등으로 소자 킬링(Device Killing) 요인으로도 작용하게 된다.

본 발명이 이루고자 하는 기술적 과제는 반도체 메모리 소자의 피치 싸이즈(Pitch Size)를 감안할 때 현재의 노광 장비 및 식각 장비로는 소자의 고집적화를 구현하기 어려웠던 문제점을 보완하여 소자의 고집적화를 구현할 수 있는 반도체 소자의 제조방법을 제공함에 있다.

상기 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판 내에 제1 트렌치를 형성하는 단계와, 상기 제1 트렌치 내에 상기 반도체 기판 표면보다 낮게 제1 절연막을 매립하는 단계와, 상기 제1 트렌치의 상부 측벽에 상기 제1 절연막에 대 하여 식각 선택비를 갖는 절연막으로 이루어진 제1 스페이서를 형성하는 단계와, 상기 제1 스페이서를 식각 마스크로 사용하여 상기 제1 트렌치의 바닥이 노출되도록 상기 제1 절연막을 건식 식각하는 단계와, 상기 제1 트렌치 내에 제2 절연막을 매립하는 단계와, 상기 제2 절연막 및 상기 제1 스페이서를 식각 마스크로 사용하여 상기 반도체 기판을 선택적으로 식각하여 제2 트렌치를 형성하는 단계와, 상기 제2 트렌치의 측벽에 상기 제2 절연막에 대하여 식각 선택비를 갖는 절연막으로 이루어진 제2 스페이서를 형성하는 단계와, 상기 제1 트렌치 내에 매립된 제2 절연막을 제거하는 단계와, 상기 제1 스페이서 및 상기 제2 스페이서를 식각 마스크로 사용하여 상기 반도체 기판을 식각하여 제3 트렌치를 형성하는 단계와, 상기 반도체 기판 상부의 상기 제1 스페이서, 상기 제2 스페이서 및 상기 제1 절연막을 제거하는 단계 및 상기 제3 트렌치 내에 제3 절연막을 매립하여 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법을 제공한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.

본 발명은 반도체 메모리 소자에서 더블 스페이싱(Dubble Spacing)을 이용하 여 소자분리막을 형성함으로써 노광 장비, 식각 장비 등의 선폭 한계를 해소하여 소자분리의 라인 및 스페이스를 줄이고, 소자의 고집적화를 구현할 수 있는 방법을 제공한다.

도 1을 참조하면, 반도체 기판(100) 상에 소자분리를 위해 제1 트렌치(102)를 형성한다. 제1 트렌치(102)는 패드 질화막(미도시)을 형성한 후, 소자분리용 마스크를 이용하여 패터닝하고, 패터닝된 상기 패드 질화막을 식각 마스크로 사용하여 반도체 기판(100)을 식각하여 형성할 수 있다. 이때, 피치 싸이즈(Pitch Size)(라인(L)과 스페이스(S)를 합한 임계치수)는 예컨대, 200nm 정도(라인(L)은 100nm, 스페이스(S)는 100nm 정도)로 할 경우를 예로 들겠다. 제1 트렌치(102)는 반도체 기판(100)의 깊이, 식각 장비, 형성하려는 소자분리막의 깊이 등을 고려하여 적절한 깊이를 갖도록 형성하는데, 본 실시예에서는 5200Å 정도의 깊이로 형성한다. 상기 패드 질화막은 실리콘 질화막으로 형성하며, 1000∼5000Å 정도의 두께로 형성하는 것이 바람직하다. 이어서, 상기 패드 질화막을 제거한 후, 제1 트렌치(102) 내에 제1 절연막(104)을 매립한다. 제1 절연막(104)은 실리콘 질화막에 대하여 식각 선택비를 갖는 물질막, 예컨대 HDP(High Density Plasma)막으로 형성하는 것이 바람직하다. 또한, 제1 절연막(104)은 제1 트렌치(102)를 완전히 매립하지 않을 정도, 예컨대 2000∼4800Å, 바람직하게는 4000Å 정도의 두께를 갖도록 매립한다.

상기 제1 절연막(102)이 매립된 결과물 상에 실리콘 질화막(106)을 형성한 다. 실리콘 질화막(106)은 반도체 기판(100) 상부 표면 위까지 매립될 정도의 두께, 예컨대 1200∼3500Å, 바람직하게는 2400Å 정도의 두께로 형성한다.

도 2를 참조하면, 실리콘 질화막(106)을 화학 기계적 연마하여 평탄화한다. 상기 화학 기계적 연마는 반도체 기판(100)이 노출될 때까지 실시하는 것이 바람직하다. 이어서, 실리콘 질화막(106)을 이방성 식각하여 제1 트렌치(102)의 측벽에 제1 스페이서(Spacer)(106a)를 형성한다.

제1 스페이서(106a)를 식각 마스크로 사용하여 제1 절연막(104)을 선택적으로 건식 식각한다. 상기 건식 식각은 제1 절연막(104)과 제1 스페이서(106a)의 선택적 식각 특성을 이용하여 제1 트렌치(102)의 바닥이 노출될 때까지 실시한다. 상기 식각은 건식 식각 방식으로 30 내지 100초 동안 실시하되, 식각 가스는 CHF₃ 가스 및 CF₄ 가스로 하고, 압력은 40 내지 100mT로 하며, 고주파 파워(RF power)는 300 내지 900W로 유지하여 실시하는 것이 바람직하다. 이때, CHF₃ 가스의 유량은 10 내지 30sccm으로 하고, CF₄ 가스의 유량은 10 내지 30sccm으로 하는 것이 바람직하다.

도 3을 참조하면, 후속 공정에서 제1 절연막(104a)이 식각되는 것을 방지하기 위하여 실리콘 질화막(108)을 얇게, 예컨대 100Å 정도의 두께로 증착한다. 이어서, 화학 기계적 연마하여 반도체 기판(100) 상부에 증착된 실리콘 질화막(108)을 제거한다.

도 4를 참조하면, 제1 트렌치(102) 내에 제2 절연막(110)을 매립한다. 제2 절연막(110)은 제1 절연막(104) 및 실리콘 질화막(108)에 대하여 식각 선택비를 갖는 물질막, 예컨대 SOG(Spin On Glass)막으로 형성한다. 제2 절연막(110)은 6000Å∼10000Å 정도의 두께를 갖도록 형성하는 것이 바람직하다. 이어서, 반도체 기판(100) 상부의 제2 절연막(110)을 식각하여 제거한다. 상기 제2 절연막(110)의 식각은 에치백(Etchback) 공정을 이용하는 것이 바람직하다. 상기 식각은 건식 식각 방식으로 30 내지 100초 동안 실시하되, 식각 가스는 CHF₃ 가스 및 CF₄ 가스로 하고, 압력은 40 내지 100mT로 하며, 고주파 파워(RF power)는 300 내지 900W로 유지하여 실시하는 것이 바람직하다. 이때, CHF₃ 가스의 유량은 10 내지 30sccm으로 하고, CF₄ 가스의 유량은 10 내지 30sccm으로 하는 것이 바람직하다.

도 5를 참조하면, 반도체 기판(100)을 선택적으로 건식 식각하여 제2 트렌치(112)를 형성한다. 상기 제2 트렌치(112) 형성을 위한 반도체 기판(100)의 식각은 제1 트렌치(102)와 동일한 깊이로 식각되도록 조절하여 제2 트렌치(112)의 바닥이 제1 트렌치(102)의 바닥과 동일한 레벨을 갖도록 하는 것이 바람직하다. 이때, 제1 트렌치(102) 내에 형성된 제1 스페이서(106a) 및 제2 절연막(1110)은 식각 마스크의 역할을 하게 된다.

도 6을 참조하면, 제2 트렌치(112)가 형성된 반도체 기판(100) 상에 실리콘 질화막(114)을 증착한다. 이때, 증착되는 실리콘 질화막(114)의 두께는 식각된 반도체 기판(100)의 깊이, 즉 제2 트렌치(112)의 깊이 보다는 크도록 하는 것이 바람직하다. 본 실시예에서는 실리콘 질화막(112)을 5000Å∼10000Å 정도의 두께로 증 착한다. 이어서, 화학 기계적 연마하여 제2 절연막(110) 상부의 실리콘 질화막(114)을 제거한다.

도 7을 참조하면, 실리콘 질화막(114)을 이방성 건식 식각하여 제2 트렌치(112)의 측벽에 제2 스페이서(114a)를 형성한다. 상기 제2 스페이서(114a) 형성을 위한 식각은 제2 절연막(110)과 실리콘 질화막(114)이 식각 선택비를 갖는 조건으로 실시한다.

이어서, 제2 절연막(110)을 선택적으로 식각하여 제거한다. 제2 절연막(110)의 식각은 에치백 공정을 이용하여 실시하는 것이 바람직하다. 상기 식각은 건식 식각 방식으로 30 내지 100초 동안 실시하되, 식각 가스는 CHF₃ 가스 및 CF₄ 가스로 하고, 압력은 40 내지 100mT로 하며, 고주파 파워(RF power)는 300 내지 900W로 유지하여 실시하는 것이 바람직하다. 이때, CHF₃ 가스의 유량은 10 내지 30sccm으로 하고, CF₄ 가스의 유량은 10 내지 30sccm으로 하는 것이 바람직하다. 다음에, 반도체 기판(100) 상부에 얇게 잔류하는 실리콘 질화막(114, 108)을 제거하기 위한 식각 공정을 실시한다. 반도체 기판(100) 상부에 잔류하는 실리콘 질화막(114, 108)의 제거 공정은 제2 절연막(110)의 제거를 위한 식각 공정에서 식각 선택비를 고려하여 제2 절연막(110)을 과도 식각(Over Etch)함으로써 수행될 수도 있다.

도 8을 참조하면, 제1 스페이서(106a) 및 제2 스페이서(114a)를 식각 마스크로 사용하여 반도체 기판(100)을 식각하여 소자분리막 형성을 위한 제3 트렌치(116)를 형성한다.

도 9를 참조하면, 반도체 기판(100) 상부의 제1 스페이서(106a), 제2 스페이서(114a), 실리콘 질화막(108) 및 제1 절연막(104a)을 제거한다. 상기 제거 공정은 화학 기계적 연막 공정을 이용하여 제거할 수도 있으며, 습식 식각 공정을 이용하여 제거할 수도 있음은 물론이다. 이때, 습식 식각 공정을 이용하는 경우, 제1 절연막(104a)은 DHF 용액(Diluted HF; 예를 들면, 물과 HF가 50:1 정도의 비율로 희석된 HF 용액) 또는 BOE 용액(Buffer Oxide Etchant; 예를 들면, HF와 NH₄F가 100:1 또는 300:1 정도로 혼합된 용액)을 사용하여 제거할 수 있고, 제1 스페이서(106a), 제2 스페이서(114a) 및 실리콘 질화막(108)은 스트립(strip) 공정을 이용하여 예컨대, 인산(H₃PO₄) 용액을 사용하여 제거할 수 있다. 이어서, 실리콘 질화막 또는 HDP(High Density Plasma)막이 잔류하는 경우에는 클리닝 공정을 실시하여 이를 제거한다.

도 10을 참조하면, 얕은 트렌치 소자분리(Shallow Trench Isolatin) 공정을 이용하여 제3 트렌치(116) 내에 제3 절연막(118)을 매립하여 소자분리막을 형성한다. 이때, 형성되는 소자분리막(118)은 피치 사이즈가 100nm 정도(라인(L)은 40nm, 스페이스(S)는 60nm)가 되어 종래의 소자분리막에 비하여 현저하게 피치 사이즈를 줄일 수 있다. 본 발명은 종래의 노광 장비, 식각 장비 등을 그대로 이용하더라도 피치 사이즈를 현저하게 줄일 수 있으므로 소자의 고집적화를 가능하게 한다.

본 발명에 의한 반도체 소자의 제조방법에 의하면, 낸드형 플래시 메모리 소 자의 피치 싸이즈를 감안할 때 종래의 노광 장비 및 식각 장비로는 소자의 선폭을 줄이는데는 한계가 있었으며, 소자의 고집적화를 위해서는 제조 장비를 새롭게 구매해야 하는 등의 문제가 있었으나, 본 발명에 의하면 종래의 장비를 사용하여 소자의 고집적화를 구현할 수 있고, 이러한 장비의 한계를 해결하여 패터닝의 어려움을 극복할 수 있다.

이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims

반도체 기판 내에 제1 트렌치를 형성하는 단계;

상기 제1 트렌치 내에 상기 반도체 기판 표면보다 낮게 제1 절연막을 매립하는 단계;

상기 제1 트렌치의 상부 측벽에 상기 제1 절연막에 대하여 식각 선택비를 갖는 절연막으로 이루어진 제1 스페이서를 형성하는 단계;

상기 제1 스페이서를 식각 마스크로 사용하여 상기 제1 트렌치의 바닥이 노출되도록 상기 제1 절연막을 건식 식각하는 단계;

상기 제1 트렌치 내에 제2 절연막을 매립하는 단계;

상기 제2 절연막 및 상기 제1 스페이서를 식각 마스크로 사용하여 상기 반도체 기판을 선택적으로 식각하여 제2 트렌치를 형성하는 단계;

상기 제2 트렌치의 측벽에 상기 제2 절연막에 대하여 식각 선택비를 갖는 절연막으로 이루어진 제2 스페이서를 형성하는 단계;

상기 제1 트렌치 내에 매립된 제2 절연막을 제거하는 단계;

상기 제1 스페이서 및 상기 제2 스페이서를 식각 마스크로 사용하여 상기 반도체 기판을 식각하여 제3 트렌치를 형성하는 단계;

상기 반도체 기판 상부의 상기 제1 스페이서, 상기 제2 스페이서 및 상기 제1 절연막을 제거하는 단계; 및

상기 제3 트렌치 내에 제3 절연막을 매립하여 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
제1항에 있어서, 상기 제2 트렌치는 상기 제1 트렌치와 동일한 깊이를 갖도록 형성하는 것을 특징으로 반도체 소자의 제조방법.
제1항에 있어서, 상기 제1 스페이서 및 상기 제2 스페이서는 실리콘 질화막으로 형성하는 것을 특징으로 반도체 소자의 제조방법.
제3항에 있어서, 상기 제1 절연막에 대하여 식각 선택비를 갖는 절연막은 실리콘 질화막이고, 상기 제1 스페이서를 형성하는 단계는,

상기 반도체 기판의 표면 상부까지 매립될 정도의 두께로 상기 실리콘 질화막을 증착하는 단계;

상기 반도체 기판 표면 상부에 증착된 상기 실리콘 질화막을 화학 기계적 연마하여 평탄화하는 단계; 및

상기 실리콘 질화막을 이방성 건식 식각하여 상기 제1 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
제3항에 있어서, 상기 제2 절연막에 대하여 식각 선택비를 갖는 절연막은 실리콘 질화막이고, 상기 제2 스페이서를 형성하는 단계는,

상기 반도체 기판의 표면 상부까지 매립될 정도의 두께로 상기 실리콘 질화 막을 증착하는 단계;

상기 반도체 기판 표면 상부에 증착된 상기 실리콘 질화막을 화학 기계적 연마하여 평탄화하는 단계; 및

상기 실리콘 질화막을 이방성 건식 식각하여 상기 제2 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
제1항에 있어서, 상기 제1 트렌치 내에 매립된 제2 절연막은 에치백(etchback) 공정을 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
제1항에 있어서, 상기 제1 절연막을 건식 식각하는 단계 후, 상기 제1 트렌치 내에 제2 절연막을 매립하는 단계 전에,

상기 반도체 기판 상에 후속 단계에서 상기 제1 절연막이 식각되는 것을 억제할 수 있는 정도의 얇은 두께로 상기 제1 스페이서를 이루는 절연막과 동일한 물질막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.