KR100761381B1 - 비트라인 센스앰프 미스매치판단이 가능한 메모리장치. - Google Patents

비트라인 센스앰프 미스매치판단이 가능한 메모리장치. Download PDF

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Abstract

본 발명의 비트라인 센스앰프 미스매치 판단이 가능한 메모리장치는, 외부에서 인가되는 센싱 테스트 신호에 따라 풀업구동전압 혹은 풀다운구동전압을 선택적으로 비트라인 센스앰프에 공급하는 센스앰프구동부를 포함한다.
비트라인 센스앰프, 비트라인 미스매치, 오프셋

Description

비트라인 센스앰프 미스매치판단이 가능한 메모리장치.{Memory device that can detect Bit Line Sense Amp mismatch}
도 1은 셀어레이와 비트라인 센스앰프의 개념도
도 2는 종래의 비트라인 센스앰프와 센스앰프구동부의 구성도
도 3은 종래의 센스앰프제어부의 상세 구성도
도 4는 종래의 센스앰프드라이버의 상세 구성도
도 5는 본 발명 비트라인 센스앰프 미스매치판단이 가능한 메모리장치의 일실시예 구성도
도 6은 도 5의 센스앰프제어부의 일실시예 구성도
도 7은 종료신호 입력부의 일실시예 구성도
도 8 내지 도 11은 본 발명의 효과를 설명하기 위한 도면
*도면의 주요한 부분에 대한 부호의 설명
510: 센스앰프구동부 520: 비트라인 센스앰프
530: 센스앰프제어부 540: 센스앰프드라이버
본 발명은 메모리장치에 관한 것으로, 더욱 자세하게는 비트라인쌍의 전압차를 증폭하는 비트라인 센스앰프의 미스매치(mismatch) 판단이 가능한 메모리장치에 관한 것이다.
메모리장치는 외부에서 필요로하는 데이터(Data)를 읽고(Read), 쓰는(Write) 동작을 기본으로 한다. 데이터를 보관하는 기본단위를 셀(Cell)이라고 하는데, 메모리장치는 하나의 데이터를 저장하기 위하여 하나의 캐패시터(Capacitor)를 구비한다. 캐패시터에 저장되어 있는 데이터를 읽어내고 이를 정확히 외부에 전달하기 위해서는 셀에 저장되어 있는 데이터의 극성을 정확히 판단해야 한다. 메모리장치에서는 데이터를 판단/증폭시키는 장치로서 비트라인 센스앰프(Bit Line Sense Amp)를 구비하고 있다.
도 1은 셀어레이와 비트라인 센스앰프의 개념도이다.
평상시 비트라인 센스앰프에 연결되어 있는 비트라인쌍(BL, /BL)은 동일한 전위로 프리차지(precharge) 되어있다. 그러다가 워드라인1(WL1)이 인에이블되면 워드라인1(WL)에 연결되어 있는 셀트랜지스터(101)가 턴온되고 이 셀트랜지스터(101)의 채널을 통해 캐패시터(102)에 있는 데이터가 비트라인(BL)으로 흘러들어가게 된다.(charge sharing) 이때 부비트라인(/BL)은 프리차지전압(VBLP) 레벨을 유지하고 비트라인(BL)만이 차지쉐어링(charge sharing)을 통해 전위가 변하게 된 다.
이 비트라인(BL)과 부비트라인(/BL) 양단간의 전위차를 인식하여 전위가 높은 곳은 더욱 높게(fully high) 전위가 낮은 곳은 더욱 낮게(fully low) 증폭(센싱: sensing 이라고도 함)시켜주는 역할을 하는 것이 바로 비트라인 센스앰프(103)이다.
이상적으로 비트라인 센스앰프(103)는 비트라인쌍(BL, /BL)양단의 전위차가 조금이라도 있으면 이를 정확히 센싱하여 증폭할 수 있어야 하나 현실적으로는 그렇지 못하다. 비트라인쌍(BL, /BL) 양단의 전위차(dV)가 어느 정도 이상이 되어 센싱동작을 수행할 수 있는 정도의 전위차를 비트라인 센스앰프의 오프셋(BLSA offset) 전압이라 부른다. 비트라인쌍(BL, /BL)양단의 전위차가 오프셋전압 이상 확보되지 못하면 비트라인 센스앰프(103)는 정확한 센싱동작을 보증하지 못하게 되는데, 이러한 오프셋 전압이 생기게 되는 인자로는 비트라인 센스앰프(103)의 미스매치(mismatch)를 들 수 있다. 센싱을 담당하는 비트라인 센스앰프(103) 내의 래치(latch) PMOS쌍과 래치 NMOS쌍이 동일하게 제작되어야 하나, 현실에서는 구조적으로 레이아웃(layout)이 정확히 대칭적으로 그려지지 못하는 문제와 대칭적으로 그렸어도 패턴이 동일하게 형성되지 못하는 문제, 콘택(contact)이 동일하게 정의(define)되지 못하는 문제 등으로 비트라인 센스앰프(103)의 미스매치는 언제나 존재할 수밖에 없다.
도 2는 종래의 비트라인 센스앰프와 센스앰프구동부의 구성도이다.
센스앰프구동부(210)는 비트라인 센스앰프(220)가 외부 명령에 의해 센싱을 시작하고 중지하도록 제어하는 역할을 하는데, 이는 센스앰프제어부(230)와 센스앰프드라이버(240)로 나누어 볼 수 있다.
도 3은 종래의 센스앰프제어부(230)의 상세 구성도이다.
센스앰프제어부(230)는 외부에서 인가되는 신호들에 따라 센스앰프 드라이버(240)에 풀업구동신호(RTOEN) 및 풀다운구동신호(SBEN)를 인가하는 역할을 하는 부분인데, 도 3을 참조하여 그 동작을 설명한다.
엑티브(Active) 명령이 입력되어 엑티브 펄스(ACTP)가 '하이'로 뜨면 인버터I1에 의해 반전되어 트랜지스터P1의 게이트에 '로우'전압이 인가되고 트랜지스터P1이 턴온되어 노드a는 '하이' 상태가 된다. 노드a의 '하이' 전압은 입 출력단이 서로 맞물린 인버터I3,I4에 의해 래치 및 반전되며 노드 b의 전압을 '로우' 상태로 만든다. 또한, 노드 b의 전압을 각각 인버터I5,I6에 의해 반전되어 풀업구동신호(RTOEN) 및 풀다운구동신호(SBEN)가 각각 '하이'로 출력된다.
그러다가 프리차지(precharge) 명령이 들어와 프리차지 펄스(PCGP)가 '하이'로 뜨면, 트랜지스터N1을 턴온시켜 a노드를 '로우'상태로 만들고 최종적으로 풀업구동신호(RTOEN) 및 풀다운구동신호(SBEN)는 각각 '로우' 상태가 된다.
도면에서 파워업신호(PWRUP)는 풀업구동신호(RTOEN) 및 풀다운구동신호(SBEN)의 초기값을 '로우'로 잡아주기 위한 신호이며, 딜레이단들(301, 302)과 이에 딸린 스위치들은 풀업구동신호(RTOEN) 및 풀다운구동신호(SBEN)의 시작시간(start time)을 조절해주기 위한 것인데 본 발명과는 관련이 없다.
도 4는 종래의 센스앰프드라이버(240)의 상세 구성도이다.
센스앰프드라이버(240)는 센스앰프제어부(230)로부터 풀업구동신호(RTOEN) 및 풀다운구동신호(SBEN)를 인가받아 비트라인 센스앰프(220)에 풀업(RTO) 및 풀다운구동전압(SB)을 공급하는 역할을 하는데, 도 4를 참조하여 그 동작을 설명한다.
프리차지(precharge) 동작시에는 BLEQ신호(비트라인 이퀄라이징 신호)가 '하이'가 되어 RTO 및 SB노드를 비트라인프리차지 전압(VBLP)으로 만들어준다. 하지만 액티브 명령이 들어오면 BLEQ는 '로우'로 되기 때문에 RTO 및 SB노드는 서로 분리되게 되고 센스앰프드라이버(240)로부터 풀업구동신호 및 풀다운구동신호가 입력되면 각각 트랜지스터T1 및 T2를 턴온하여 RTO노드는 코어전압(VCORE), SB노드는 접지전압이 되어 비트라인센스앰프(220)를 구동하게 된다.
상술한 바와 같은, 종래의 센스앰프구동부(210)는 액티브 동작시 비트라인 센스앰프(220)에 풀업구동전압(RTO) 및 풀다운구동전압(SB)을 동시에 공급하기 때문에 비트라인 센스앰프(220)내의 NMOS트랜지스터쌍 및 PMOS트랜지스터쌍에 의한 센싱동작이 동시에 일어난다. 따라서 리드(read) 동작시 불량이 나온다면 그 불량이 NMOS트랜지스터의 미스매치(mismatch)에 의한 것인지 혹은 PMOS트랜지스터의 미스매치에 의한 것인지를 알아내기가 어렵다는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 메모리장치의 리드 동작시 불량이 발생했을 때, 그 불량이 비트라인 센스앰프부 내의 NMOS트랜지스터의 미스매치에 의한 것인지 PMOS트랜지스터의 미스매치에 의한 것인 지를 판단하는 것이 가능한 메모리장치를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명 비트라인 센스앰프 미스매치 판단이 가능한 메모리장치는, 외부에서 인가되는 센싱 테스트 신호에 따라 풀업구동전압 혹은 풀다운구동전압을 비트라인 센스앰프에 선택적으로 공급하는 센스앰프구동부를 포함하여 비트라인 센스앰프의 미스매치 판단이 가능하게 한다.
바람직하게는, 상기 메모리장치는, 센싱 테스트 신호중 하나인 풀업센싱 신호가 인가되면 풀다운구동전압을, 센싱 테스트 신호중 하나인 풀다운센싱 신호가 인가되면 풀업구동전압을 공급하지 않는 상기 센스앰프구동부; 및 상기 센스앰프구동부로부터 구동전압을 공급받아 비트라인쌍의 전위차를 증폭하는 비트라인 센스앰프를 포함할 수 있다.
바람직하게는, 상기 센스앰프구동부는, 상기 풀업센싱 신호가 인가되면 풀다운구동 신호를, 상기 풀다운센싱 신호가 인가되면 풀업구동 신호를 출력하지 않는 센스앰프제어부; 및 상기 풀업구동 신호 인가시 상기 풀업구동 전압을, 상기 풀다운구동 신호 인가시 상기 풀다운구동 전압을 공급하는 센스앰프드라이버를 포함할 수 있다.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 5는 본 발명 비트라인 센스앰프 미스매치판단이 가능한 메모리장치의 일실시예 구성도이다.
본 발명 비트라인 센스앰프 미스매치판단이 가능한 메모리장치는, 센스앰프구동부(510)가 외부에서 인가되는 센싱 테스트 신호에 따라 풀업구동전압(RTO) 혹은 풀다운구동전압(SB)을 비트라인 센스앰프에 선택적으로 공급하는 것을 특징으로 하며, 상세하게는 풀업센싱 신호(RTO_SENSING)가 인가되면 풀다운구동전압(SB)을, 풀다운센싱 신호(SB_SENSING)가 인가되면 풀업구동전압(RTO)을 공급하지 않는 센스앰프구동부(510); 및 센스앰프구동부(510)로부터 구동전압을 공급받아 비트라인쌍의 전위차를 증폭하는 비트라인 센스앰프(520)를 포함할 수 있다.
또한, 상세하게는 센스앰프구동부(510)는 센스앰프제어부(530)와 센스앰프드라이버(540)를 포함하여 실시될 수 있다. 이 중에서 센스앰프드라이버(540)는 도 4에서 상술한 종래의 센스앰프드라이버와 그 구성이 동일하고 종래와 동일하게 풀업 및 풀다운 구동신호(RTOEN, SBEN) 인가시 각각 풀업구동전압(RTO) 및 풀다운구동전압(SB)을 비트라인센스앰프(520)에 공급하는 역할을 한다. 센스앰프제어부(530)는 그 구성이 일부 바뀌어 풀업센싱 신호(RTO_SENSING)가 인가되면 풀다운구동 신호(SBEN)를, 풀다운센싱 신호(SB_SENSING)가 인가되면 풀업구동 신호(RTOEN)를 출력하지 않는 것을 특징으로 한다.
도 6은 도 5의 센스앰프제어부(530)의 일실시예 구성도이다.
도 6에 도시된 센스앰프제어부는 도 3에 도시된 종래의 센스앰프제어부에 사용되던 신호에서 풀업센싱 신호(RTO_SENSING), 풀다운센싱 신호(SB_SENSING) 및 종 료신호(TERM)의 3가지 신호가 더 추가되었으며, 그 구성도 종래의 구성과 상이하다.
도면에 도시된 바와 같이, 본 발명 비트라인 센스앰프 미스매치판단이 가능한 메모리장치의 센스앰프제어부는, 도 3에 도시된 종래의 센스앰프제어부에서, 기존의 풀업구동 신호 공급라인(노드c) 및 풀다운센싱신호(SB_SENSING)를 입력받는 노아(NOR)게이트1(601), 기존의 풀다운구동 신호 공급라인(노드d) 및 풀업센싱신호(RTO_SENSING)를 입력받는 노아게이트2(602), 노아게이트1(601)의 출력 및 종료신호(TERM)를 입력받는 노아게이트3(603), 노아게이트2(602)의 출력 및 종료신호(TERM)를 입력받는 노아게이트4를 더 포함한다.
그 동작을 보면, 풀업센싱 신호(RTO_SENSING), 풀다운센싱 신호(SB_SENSING), 종료신호(TERM) 모두가 '로우' 상태일 때 즉 노멀(normal)동작 상태일 때에는 종래와 동일하게 동작한다.
종료신호(TERM)가 입력되지 아니하고('로우'), 풀다운구동전압(SB)의 공급을 억제하는 신호인 풀업센싱 신호(RTO_SENSING)가 '하이'로 활성화되면, 노아게이트2(602)의 출력은 '로우'가 노아게이트4(604)의 출력은 '하이'가 되고 이는 인버터I6에 의해서 반전되어 풀다운구동 신호(SBEN)는 '로우'로 되어 결국 비트라인 센스앰프(520)에 풀다운구동전압(SB)은 공급되지 않게 된다.(SB=VSS가 되지 않는다는 의미이다.)
종료신호(TERM)가 입력되지 아니하고('로우'), 풀업구동전압(RTO)의 공급을 억제하는 신호인 풀다운센싱(SB_SENSING) 신호가 '하이'로 활성화되면, 노아게이트 1(601)의 출력은 '로우'가 노아게이트3(603)의 출력은 '하이'가 되고 이는 인버터I5에 의해서 반전되어 풀업구동 신호(SBEN)는 '로우'로 되어 결국 비트라인 센스앰프(520)에 풀업구동전압(RTO)은 공급되지 않게 된다.(RTO=VCORE가 되지 않는다는 의미이다.)
종료신호(TERM)가 입력된 경우에는('하이'), 풀업센싱 신호(RTO_SENSING) 및 풀다운센싱 신호(SB_SENSING)의 활성화 여부에 관계없이 노아게이트3,4(603, 604)의 출력은 '로우'가 되고 따라서 풀업구동 신호(RTOEN) 및 풀다운구동 신호(SBEN)는 모두 '하이'로 출력된다. 즉, 풀업센싱 신호(RTO_SENSING) 혹은 풀다운센싱 신호(SB_SENSING)를 입력하여 비트라인 센스앰프(520)에 풀업구동전압(RTO) 혹은 풀다운구동전압(SB)만을 공급하다가 종료신호(TERM)를 입력하면 풀업구동전압(RTO) 및 풀다운구동전압(SB) 모두를 공급하는 동작이 가능해진다.
종료신호(TERM)는 테스트모드(testmode) 신호를 따로 배정하여 입력받을 수도 있지만, 본 발명과 관계되는 동작시 관여하지 않는 특정 패드(PAD)의 입력으로 종료신호를 입력받는 것도 가능하다.
도 7은 본 발명과 관계되는 동작시 관여하지 않는 특정 패드의 입력으로 종료신호(TERM)를 입력받고자 할 경우 사용되는 종료신호 입력부의 일실시예 구성도이다.
도면에 도시된 바와 같이, 종료신호 입력부는 풀다운센싱 신호(SB_SENSING) 또는 풀업센싱 신호(RTO_SENSING)를 입력받는 노아게이트(701), 입력패드(702)로 입력되던 본래의 신호가 전달되는 경로를 차단/도통하며 노아게이트(701)의 출력이 '하이'이면 도통 되는 패스게이트1(PG1) 및 입력패드(702)로 입력되는 종료신호가 센스앰프구동부(510)로 전달되는 경로를 차단/도통하며 노아게이트(701)의 출력이 '로우'이면 도통 되는 패스게이트2(PG2)를 포함하여 구성될 수 있다.
동작을 살펴보면, 풀업센싱 신호(RTO_SENSING) 혹은 풀다운센싱 신호(SB_SENSING) 중 하나라도 '하이'로 입력되면 노아게이트(701)의 출력은 '로우'가 된다. 따라서 패스게이트1(PG1)은 오프 시키고 패스게이트2(PG2)는 온 시켜 입력패드(702)로 입력되는 신호는 본래의 경로가 아닌 종료신호가 입력되는 경로로 입력되는 것이 가능하다. 따라서 이 경우 입력패드(702)로 '하이' 신호를 입력하면 종료신호(TERM)가 '하이'로 입력된다.
반면에 풀업센싱 신호(RTO_SENSING) 및 풀다운센싱 신호(SB_SENSING)가 모두 '로우'이면 노아게이트(701)의 출력은 '하이'가 된다. 따라서 패스게이트1(PG1)은 온 패스게이트2(PG2)는 오프 되기 때문에 입력패드(702)로 입력되는 신호는 본래의 경로로 입력된다.
이제, 본 발명 비트라인 센스앰프 미스매치판단이 가능한 메모리장치를 상술한 바와 같이 구성하였을 때의 효과를 도 8 내지 도 11을 참조하여 설명하기로 한다.
메모리장치의 리드(read) 동작시 반대의 데이터(data)가 출력되어 불량을 일으킨다면, 많은 원인이 있겠지만 차지쉐어링(charge sharing)한 결과 비트라인쌍 양단(BL, /BL)의 전위차(dV)가 비트라인 센스앰프의 오프셋전압(offset voltage)보다 작은 경우를 생각할 수 있다. 이러한 경우 비트라인 센스앰프는 도 9와 같이 반 대의 데이터로 센싱을 하게 되고 그 결과 리드 불량이 발생한다.
도 8에 도시된 비트라인 센스앰프의 상호 교차된 래치부(cross coupled latch)를 참조하며 자세히 설명한다. 도 9의 경우와 같이 리드 불량이 발생한 후, 다시 센싱을 할 때 풀업센싱 신호(RTO_SENSING)를 가하면 풀업구동전압(RTO)은 코어전압(VCORE)으로 올라가지만 풀다운구동전압(SB)은 프리차지전압(VBLP)을 유지하기 때문에 도 8의 PM1,2트랜지스터에 의한 센싱(이하, PMOS센싱)만이 이루어지고, NM1,2트랜지스터에 의한 센싱(이하, NMOS센싱)은 이루어지지 못한다.(VGS가 0에 가깝기 때문이다.) 이렇게 PMOS센싱을 하다가 충분한 dV가 확보되어 종료신호(TERM)를 가하여 모든 트랜지스터(PM1,2, NM1,2)에 의한 센싱(이하, CMOS센싱)을 했을 때 도 10에 도시된 바와 같이 정상적인 센싱동작이 이루어졌다면 종전의 리드불량은 NMOS트랜지스터쌍(NM1,2)의 미스매치에 의한 것이라고 결론 내릴 수 있다.
만약 PMOS센싱 후 CMOS센싱을 했을 때도 불량이 나온다면 이때는 PMOS트랜지스터쌍(PM1,2)의 미스메치에 의한 불량이라고 결론을 내릴 수 있다. 즉, PM1트랜지스터의 문턱전압이 PM2트랜지스터의 문턱전압(Vt, Threshold voltage)보다 높은 PMOS트랜지스터쌍의 미스매치가 있을 경우에는 도 11과 같이 PMOS센싱을 하면 오히려 A,B노드의 전위가 역전될 것이고 후에 CMOS센싱을 하면 역전된 전위차가 더 벌어져 리드불량이 나오게 된다.
상술한 바와 같이, 본 발명은 비트라인 센스앰프의 PMOS트랜지스터쌍(PM1,2) 혹은 NMOS트랜지스터쌍(NM1,2)만에 의한 PMOS센싱, NMOS센싱을 가능하게 하기 때문에 리드 불량이 나오면 풀업센싱 신호(RTO_SENSING), 풀다운센싱 신 호(SB_SENSING), 종료신호(TERM)를 적절히 조합하여 PMOS트랜지스터쌍의 미스매치 인지 NMOS트랜지스터쌍의 미스매치 인지를 판단하는 것이 가능하다.
또한, 본 발명은 USMC 테스트(Unlimited Sensing Margin Control test)의 용도로도 사용될 수 있다. USMC 테스트란 액티브 신호가 들어와 워드라인이 인에이블 되는 시기와 비트라인 센스앰프의 구동시간의 차이를 정상 동작하는 경우보다 크게 하여 데이터가 정상적으로 전달되는지를 검사하는 테스트를 말한다. 따라서 풀업센싱 신호(RTO_SENSING)와 풀다운센싱 신호(SB_SENSING) 모두를 인가하여 풀업구동전압(RTO), 풀다운구동전압(SB) 모두를 인가하지 않다가 일정시간이 흐른 뒤에 종료신호(TERM)를 인가하여 USMC 테스트를 하는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 일실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
상술한 본 발명은, 비트라인 센스앰프에 풀업구동전압(RTO) 혹은 풀다운구동전압(SB)만을 공급하는 것이 가능하기 때문에, 리드 동작시 불량의 원인이 PMOS트랜지스터쌍의 미스매칭에 의한 것인지 아니면 NMOS트랜지스터쌍의 미스매칭에 의한 것인지를 판단할 수 있다는 장점이 있다.
또한, 풀업센싱 신호(RTO_SENSING) 및 풀다운센싱 신호(SB_SENSING) 모두를 인가하다가 일정시간이 지난후 종료신호(TERM)를 인가하는 경우에는 USMC 테스트도 가능하다는 장점이 있다.

Claims (9)

  1. 외부에서 인가되는 센싱 테스트 신호에 따라 풀업구동전압 혹은 풀다운구동전압을 비트라인 센스앰프에 선택적으로 공급하는 센스앰프구동부
    를 포함하는 메모리장치.
  2. 제 1항에 있어서,
    상기 메모리장치는,
    풀업센싱 신호가 인가되면 풀다운구동전압을, 풀다운센싱 신호가 인가되면 풀업구동전압을 공급하지 않는 상기 센스앰프구동부; 및
    상기 센스앰프구동부로부터 구동전압을 공급받아 비트라인쌍의 전위차를 증폭하는 비트라인 센스앰프
    를 포함하는 것을 특징으로 하는 메모리장치.
  3. 제 2항에 있어서,
    상기 센스앰프구동부는,
    상기 풀업센싱 신호가 인가되면 풀다운구동 신호를, 상기 풀다운센싱 신호가 인가되면 풀업구동 신호를 출력하지 않는 센스앰프제어부; 및
    상기 풀업구동 신호 인가시 상기 풀업구동 전압을, 상기 풀다운구동 신호 인가시 상기 풀다운구동 전압을 공급하는 센스앰프드라이버
    를 포함하는 것을 특징으로 하는 메모리장치.
  4. 제 2항 또는 제 3항에 있어서,
    상기 센스앰프구동부는,
    종료신호 인가시 상기 풀업센싱 및 풀다운센싱 신호를 무시하고 상기 비트라인 센스앰프에 상기 풀업 및 풀다운 구동전압을 모두 공급하는 것을 특징으로 하는 메모리장치.
  5. 제 4항에 있어서,
    상기 종료신호는,
    기존의 입력패드를 이용하여 입력받는 것을 특징으로 하는 메모리장치.
  6. 제 5항에 있어서,
    상기 메모리장치는,
    상기 풀다운센싱 신호 또는 상기 풀업센싱 신호가 입력되면 상기 입력패드를 통해 상기 종료신호를 입력받는 종료신호 입력부
    를 더 포함하는 것을 특징으로 하는 메모리장치.
  7. 제 6항에 있어서,
    상기 종료신호 입력부는,
    상기 풀다운센싱 신호 또는 상기 풀업센싱 신호를 입력받는 노아게이트;
    상기 입력패드로 입력되던 본래의 신호가 전달되는 경로를 차단/도통하며 상기 노아게이트의 출력이 '하이'이면 도통되는 패스게이트1; 및
    상기 입력패드로 입력되는 상기 종료신호가 상기 센스앰프구동부로 전달되는 경로를 차단/도통하며 상기 노아게이트의 출력이 '로우'이면 도통되는 패스게이트2
    를 포함하는 것을 특징으로 하는 메모리장치.
  8. 제 3항에 있어서,
    상기 센스앰프제어부는,
    기존의 풀업구동 신호 공급라인 및 상기 풀다운센싱신호를 입력받는 노아게이트1; 및
    기존의 풀다운구동 신호 공급라인 및 상기 풀업센싱신호를 입력받는 노아게이트2
    를 포함하는 것을 특징으로 하는 메모리장치.
  9. 제 8항에 있어서,
    상기 센스앰프제어부는,
    상기 노아게이트1의 출력 및 종료신호-상기 풀업센싱신호와 상기 풀다운센싱신호를 무시하기 위한 신호-를 입력받는 노아게이트3; 및
    상기 노아게이트2의 출력 및 상기 종료신호를 입력받는 노아게이트4
    를 더 포함하는 것을 특징으로 하는 메모리장치.
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