KR20050122632A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 코발트층의 캡핑층으로 제 1 티타늄 나이트라이드층, 티타늄층 및 제 2 티타늄 나이트라이드층의 삼중 구조로 형성하므로, 코발트 샐리사이드 공정시 티타늄층의 Ti 이온이 코발트층 및 실리콘 기판으로 급속 확산 되는 것을 제 1 티타늄 나이트라이드층이 억제하여 조절할 수 있게 하므로, Ti 이온이 코발트 실리사이드층의 그레인 바운더리 내에 포함되어 Ti-Si 결합을 형성하여 후속 열처리 공정에서 그레인 바운더리의 응집이 발생하는 것을 억제시켜 후속 열공정에서도 안정된 면 저항 확보 및 접합부 누설전류 특성 열화를 방지할 수 있는 코발트 실리사이드층을 얻을 수 있다.

Description

반도체 소자의 제조 방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 접합부 누설전류 특성 열화, 그레인 바운더리의 응집(agglomeration) 및 후속 열 공정에 의한 면 저항 열화를 억제할 수 있는 코발트 실리사이드층을 제조하는 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화, 소형화, 고기능화 되어 감에 따라 금속 배선과 접합부와의 사이에 콘택 저항을 낮추고 게이트 전극의 면 저항을 낮추기 위한 방안이 연구되어지고 있다. 현재, 저항을 낮추기 위한 하나의 방안으로 코발트(Co)나 타이타늄(Ti)과 같은 금속을 이용한 샐리사이드(salicide) 공정으로 접합부와 게이트 전극의 표면에 금속 실리사이드층(metal silicide layer)을 형성하고 있다.
도 1a 내지 도 1c는 코발트 샐리사이드 공정이 적용되는 종래 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 실리콘 기판(11)에 소자 분리막(12)을 형성하여 액티브 영역을 정의(define)하고, 액티브 영역의 실리콘 기판(11)에 통상의 공정으로 트랜지스터를 형성한다. 트랜지스터는 게이트 전극(14) 및 소오스/드레인 접합부(16)로 구성되는데, 실리콘 기판(11)과 게이트 전극(14) 사이에는 게이트 산화막(13)이 형성되고, 게이트 전극(14)의 측벽에는 절연막 스페이서(15)가 형성된다. 이전 공정 진행 동안 발생된 손상(damage) 및 오염원을 제거하기 위하여 세정 공정을 실시한 후, 트랜지스터를 포함한 전체 구조 상에 코발트층(17) 및 캡핑층(18)을 형성한다. 캡핑층(18)은 티타늄층(18a) 및 티타늄 나이트라이드층(18b)이 적층되어 형성된다.
도 1b를 참조하면, 캡핑층(18)이 형성된 결과물을 약 500 ℃의 온도에서 제 1 급속 열처리(first RTA)하면, 열처리 과정에서 초기에는 코발트층(17)의 Co가 주 이동자가 되어 Co2Si상이 형성되고, Co2Si상이 형성된 후 실리콘 기판(11) 및 게이트 전극(14)의 Si이 주 이동자가 되어 상전이를 하게되어 CoSi상을 갖는 제 1 코발트 실리사이드층(19)이 소오스/드레인 접합부(16) 및 게이트 전극(14) 각각의 표면에 형성된다.
도 1c를 참조하면, 제 1 급속 열처리 후에 반응하지 않은 코발트층(17)과 캡핑층(18)을 제거한 후, 약 750 ℃의 온도에서 제 2 급속 열처리하면, 열처리 과정에서 CoSi상의 제 1 코발트 실리사이드층(19)의 Co가 주 이동자가 되어 CoSi상이 상전이 되어 CoSi2상을 갖는 제 2 코발트 실리사이드층(190)으로 된다. 게이트 전극(14) 및 소오스/드레인 접합부(16)의 표면에 제 2 코발트 실리사이드층(190)이 형성된 이후의 공정은 통상의 공정에 따라 진행된다.
상기한 종래 방법에서, 제 1 급속 열처리 동안에는 Si가 주 이동자가 되어 CoSi상이 형성되며, 이때까지는 도 1b에 도시된 바와 같이 실리콘 기판(11)과의 인터페이스(100) 거칠기가 적어 소오스/드레인 접합부(16)의 깊이도 접합부 누설전류 특성에 영향을 주지 않을 정도로 유지된다. 그러나 제 2 급속 열처리 동안에는 Co가 주 이동자가 되어 Si과 직접 반응에 참여하여 CoSi2상으로 되지만, 다결정으로 성장되기 때문에 도 1c에 도시된 바와 같이 실리콘 기판(11)과의 인터페이스(100) 거칠기가 매우 크게 되면서 소오스/드레인 접합부(16)의 깊이도 줄어들게 되어 접합부 누설전류 특성 열화를 초래하게 되고, 후속 열 공정에 의한 면 저항 열화를 초래하게 된다. 그리고 후속 열 공정이 많은 경우 코발트 실리사이드층(190)의 그레인 바운더리의 응집(agglomeration)이 발생하여 코발트 실리사이드층(190)의 단락이 관찰되고 있다.
접합부 누설전류 특성 열화, 그레인 바운더리의 응집 및 후속 열 공정에 의한 면 저항 열화를 방지하기 위하여, 캡핑층(18)의 하부층으로 티타늄층(18a)을 적용하고 있는데, 현재까지 밝혀진 사실에 의하면 실재 티타늄층(18a)의 두께가 5 내지 20 Å으로 아주 얇은 경우에는 티타늄층(18a)의 Ti 이온이 제 1 코발트 실리사이드층(19)의 그레인 바운더리 내에 포함되어 Ti-Si 결합을 형성하여 후속 열처리 공정에서 그레인 바운더리의 응집이 발생하는 것을 억제시켜 후속 열공정에서도 안정된 면 저항 확보 및 접합부 누설전류 특성 열화를 방지할 수 있었으나, 5 내지 20 Å의 두께보다 두꺼울 경우에는 도 1c에 도시된 바와 같이 실리콘 기판(11)과의 인터페이스(100) 거칠기가 매우 크게 되어 접합부 누설전류가 다시 증가하게 되고 면 저항이 증가하는 문제가 발생하게 되었다. 티타늄층(18a)을 5 내지 20 Å 두께로 형성하기 위해서는 스퍼터(sputter) 장비에서 1초 이내로 증착 공정을 실시하여야 하는데, 너무 짧은 증착 시간으로 인하여 증착을 위해 사용하는 스퍼터 장비의 일반적인 조건 하에서는 장비의 변동폭을 고려할 때 공정 재현성 확보에 문제가 있다.
따라서, 본 발명은 접합부 누설전류 특성 열화, 그레인 바운더리의 응집 및 후속 열 공정에 의한 면 저항 열화를 억제할 수 있는 코발트 실리사이드층을 제조하는 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 측면에 따른 반도체 소자의 제조 방법은 측벽에 절연막 스페이서가 형성된 게이트 전극 및 소오스/드레인 접합부로 이루어진 트랜지스터가 형성된 실리콘 기판이 제공되는 단계; 전체 구조 상부에 코발트층을 형성하는 단계; 상기 코발트층 상에 제 1 티타늄 나이트라이드층, 티타늄층 및 제 2 티타늄 나이트라이드층이 적층된 캡핑층을 형성하는 단계; 상기 캡핑층이 형성된 결과물을 제 1 급속 열처리하여 상기 소오스/드레인 접합부 및 상기 게이트 전극 각각의 표면에 코발트 실리사이드층을 형성하는 단계; 및 상기 제 1 급속 열처리 후에 반응하지 않은 상기 코발트층과 및 상기 캡핑층을 제거한 후, 제 2 급속 열처리를 실시하는 단계를 포함한다.
상기에서, 상기 제 1 티타늄 나이트라이드층, 상기 티타늄층 및 상기 제 2 티타늄 나이트라이드층은 동일 챔버에서 연속 또는 별도로 증착하여 형성한다.
상기 제 1 티타늄 나이트라이드층은 상기 제 1 급속 열처리시에 상기 티타늄층의 Ti 이온이 하부층으로 확산되는 것을 억제한다.
상기 제 1 티타늄 나이트라이드층은 1 내지 200 Å의 두께로 형성한다.
상기 티타늄층은 5 내지 100 Å의 두께로 형성한다.
상기 제 1 급속 열처리는 N2나 Ar과 같은 불활성 가스 분위기에서 400 내지 600 ℃의 온도로 실시한다.
상기 제 2 급속 열처리는 N2나 Ar과 같은 불활성 가스 분위기에서 600 내지 1000 ℃의 온도로 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다.
도 2a 내지 도 2c는 코발트 샐리사이드 공정이 적용되는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 실리콘 기판(21)에 소자 분리막(22)을 형성하여 액티브 영역을 정의(define)하고, 액티브 영역의 실리콘 기판(21)에 통상의 공정으로 트랜지스터를 형성한다. 트랜지스터는 게이트 전극(24) 및 소오스/드레인 접합부(26)로 구성되는데, 실리콘 기판(21)과 게이트 전극(24) 사이에는 게이트 산화막(23)이 형성되고, 게이트 전극(24)의 측벽에는 절연막 스페이서(25)가 형성된다. 절연막 스페이서(25)가 형성된 전체 구조 상부에 코발트층(27) 및 캡핑층(28)을 형성한다.
상기에서, 캡핑층(28)은 제 1 티타늄 나이트라이드층(28a), 티타늄층(28b) 및 제 2 티타늄 나이트라이드층(28c)이 적층되어 형성되며, 이 층들(28a, 28b 및 28c)은 동일 챔버에서 연속 또는 별도로 증착하여 형성된다. 제 1 티타늄 나이트라이드층(28a)은 후속 제 1 급속 열처리(first RTA)시에 티타늄층(28b)의 Ti 이온이 하부층(21, 24 및 27)으로 확산되는 것을 억제하는 역할을 하기 위하여, 1 내지 200 Å의 두께로 형성한다. 티타늄층(28b)은 하부층(21, 24 및 27)의 Co 이온과 Si 이온과 반응하는데 참여하기 위하여, 5 내지 100 Å의 두께로 형성한다. 제 2 티타늄 나이트라이드층(28c)은 안정된 Ti-N 결합을 유지하여 후속 급속 열처리 동안에 코발트층(27)이 공기중에 있는 O2와 반응하는 것을 방지하는 역할을 하며, 100 내지 300 Å의 두께로 형성한다.
도 2b를 참조하면, 캡핑층(28)이 형성된 결과물을 제 1 급속 열처리(first RTA)하면, 열처리 과정에서 초기에는 코발트층(27)의 Co가 주 이동자가 되어 Co2Si상이 형성되고, Co2Si상이 형성된 후 실리콘 기판(21) 및 게이트 전극(24)의 Si이 주 이동자가 되어 상전이를 하게되어 CoSi상을 갖는 제 1 코발트 실리사이드층(29)이 소오스/드레인 접합부(26) 및 게이트 전극(24) 각각의 표면에 형성된다.
상기에서, 제 1 급속 열처리는 N2나 Ar과 같은 불활성 가스 분위기에서 400 내지 600 ℃의 온도로 10 내지 60초간 실시한다.
한편, 제 1 급속 열처리 과정에서 티타늄층(28b)의 Ti 이온은 하부층(21, 24 및 27)으로 확산이 이루어지는데, Ti-N 결합이 강하게 유지된 제 1 티타늄 나이트라이드층(28a)에 의해 Ti 이온의 이동을 억제하게 된다. 이에 따라, 티타늄층(28b)은 기존의 이중막 대비 티타늄층의 두께인 5 내지 20 Å의 두께보다 더 두껍게 할 수 있는 잇점이 있게되어 수 초의 재현성 있는 스퍼터 증착 시간을 확보할 수 있게 된다.
도 2c를 참조하면, 제 1 급속 열처리 후에 반응하지 않은 코발트층(27)과 캡핑층(28)을 제거한 후, 제 2 급속 열처리하면, 열처리 과정에서 CoSi상의 제 1 코발트 실리사이드층(29)의 Co가 주 이동자가 되어 CoSi상이 상전이 되어 CoSi2상을 갖는 제 2 코발트 실리사이드층(290)으로 된다. 게이트 전극(24) 및 소오스/드레인 접합부(26)의 표면에 제 2 코발트 실리사이드층(290)이 형성된 이후의 공정은 통상의 공정에 따라 진행된다.
상기에서, 제 2 급속 열처리는 N2나 Ar과 같은 불활성 가스 분위기에서 600 내지 1000 ℃의 온도로 10 내지 60초간 실시한다.
한편, 제 1 및 제 2 급속 열처리 동안 티타늄층(28b)으로부터 이동된 Ti 이온은 Co 이온 및 Si 이온과 반응하는데 참여하여 실리콘 기판(21) 및 게이트 전극(24) 각각의 표면에 존재하는 산화막을 환원시켜 도 2b 및 도 2c에 도시된 바와 같이 균일한 코발트 실리사이드층(29 및 290)이 형성되게 하여 실리콘 기판(21)과의 인터페이스(200) 거칠기가 완화되어 소오스/드레인 접합부(26)의 누설전류 특성 열화가 방지되며, 코발트 실리사이드층(29 및 290)의 그레인 바운더리 내에 포함되어 Ti-Si 결합을 형성하여 제 1 및 제 2 급속 열처리 공정에서 그레인 바운더리의 응집이 발생하는 것을 억제시켜 후속 열공정에서도 안정된 면저항을 얻을 수 있는 코발트 실리사이드층(290)이 되게한다.
이와 같이, 안정된 코발트 실리사이드층(290)을 얻기 위해서는 티타늄층(28b)의 Ti 이온이 하부층(21, 24 및 27)으로 확산되는 것을 제 1 티타늄 나이트라이드층(28a)이 적절하게 억제시키는 것이 중요하다. 즉, Ti 이온은 실리콘 기판(21) 표면의 산화막 제거와 그레인 바운더리 내에 위치하여 응집 억제 효과가 있으나, 만약 코발트 실리사이드층(290) 내에 위치하는 Ti 이온의 농도가 높을 경우 도판트 재분포에 문제가 있고, 또한 산화막 및 질화막과 반응하여 화합물(CoxTiySiz) 등의 불순물을 만들어 제 1 급속 열처리 후에 미반응된 코발트층(27) 제거시 제거가 잘되지 않는 문제가 있고, 실리콘 기판(21) 표면에도 화합물(CoxTiySiz)이 만들어져 소자 특성에 좋지 않은 영향을 주게 되기 때문이다.
상술한 바와 같이, 본 발명은 코발트층의 캡핑층으로 제 1 티타늄 나이트라이드층, 티타늄층 및 제 2 티타늄 나이트라이드층의 삼중 구조로 형성하므로, 코발트 샐리사이드 공정시 티타늄층의 Ti 이온이 코발트층 및 실리콘 기판으로 급속 확산 되는 것을 제 1 티타늄 나이트라이드층이 억제하여 조절할 수 있게 하므로, Ti 이온이 코발트 실리사이드층의 그레인 바운더리 내에 포함되어 Ti-Si 결합을 형성하여 후속 열처리 공정에서 그레인 바운더리의 응집이 발생하는 것을 억제시켜 후속 열공정에서도 안정된 면 저항 확보 및 접합부 누설전류 특성 열화를 방지할 수 있어 소자의 수율 및 신뢰성을 향상시킬 수 있다.
도 1a 내지 도 1c는 코발트 샐리사이드 공정이 적용되는 종래 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도; 및
도 2a 내지 도 2c는 코발트 샐리사이드 공정이 적용되는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
11, 21: 실리콘 기판 12, 22: 소자 분리막
13, 23: 게이트 산화막 14, 24: 게이트 전극
15, 25: 절연막 스페이서 16, 26: 소오스/드레인 접합부
17, 27: 코발트층 18, 28: 캡핑층
18a, 28b: 티타늄층 18b, 28a, 28c: 티타늄 나이트라이드층
19, 29: 제 1 코발트 실리사이드층 190, 290: 제 2 코발트 실리사이드층
100, 200: 인터페이스

Claims (7)

  1. 측벽에 절연막 스페이서가 형성된 게이트 전극 및 소오스/드레인 접합부로 이루어진 트랜지스터가 형성된 실리콘 기판이 제공되는 단계;
    전체 구조 상부에 코발트층을 형성하는 단계;
    상기 코발트층 상에 제 1 티타늄 나이트라이드층, 티타늄층 및 제 2 티타늄 나이트라이드층이 적층된 캡핑층을 형성하는 단계;
    상기 캡핑층이 형성된 결과물을 제 1 급속 열처리하여 상기 소오스/드레인 접합부 및 상기 게이트 전극 각각의 표면에 코발트 실리사이드층을 형성하는 단계; 및
    상기 제 1 급속 열처리 후에 반응하지 않은 상기 코발트층과 및 상기 캡핑층을 제거한 후, 제 2 급속 열처리를 실시하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 티타늄 나이트라이드층, 상기 티타늄층 및 상기 제 2 티타늄 나이트라이드층은 동일 챔버에서 연속 또는 별도로 증착하여 형성하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 티타늄 나이트라이드층은 상기 제 1 급속 열처리시에 상기 티타늄층의 Ti 이온이 하부층으로 확산되는 것을 억제하는 반도체 소자의 제조 방법.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 제 1 티타늄 나이트라이드층은 1 내지 200 Å의 두께로 형성하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 티타늄층은 5 내지 100 Å의 두께로 형성하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 1 급속 열처리는 N2나 Ar과 같은 불활성 가스 분위기에서 400 내지 600 ℃의 온도로 실시하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 2 급속 열처리는 N2나 Ar과 같은 불활성 가스 분위기에서 600 내지 1000 ℃의 온도로 실시하는 반도체 소자의 제조 방법.
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