KR100604916B1 - 물리기상증착 코발트 샐리사이드막의 형성방법 및 그형성방법을 이용한 반도체 소자의 제조방법 - Google Patents

물리기상증착 코발트 샐리사이드막의 형성방법 및 그형성방법을 이용한 반도체 소자의 제조방법 Download PDF

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Abstract

PVD 코발트 샐리사이드막의 형성방법 및 이를 이용한 반도체 소자의 제조방법에 대하여 개시한다. 본 발명의 일 실시예에 따른 PVD 코발트 샐리사이드막의 형성방법은 먼저 실리콘 표면이 노출되어 있는 반도체 기판 상에 물리기상증착법을 사용하여 코발트막을 형성한 다음, 진공 파괴 또는 불순물을 포함하는 박막의 증착 공정을 사용하여 코발트막 상에 불순물층을 얇게 형성한다. 그리고, 실리콘 표면과 코발트막이 반응하여 실리콘 표면 상에 CoSi막이 형성되도록 1차로 열처리 한 다음, 제1 열처리 단계에서 반응하지 않은 코발트막을 제거하는 스트립 공정을 실시한다. 그리고, 실리콘 표면과 CoSi막이 반응하여 CoSi2막이 형성되도록 2차로 열처리를 함으로써, 덩어리화 현상이 생기지 않는 PVD 코발트 샐리사이드막을 형성하는 것이 가능하다.
코발트, 샐리사이드, 물리기상증착, 덩어리화(agglomeration)

Description

물리기상증착 코발트 샐리사이드막의 형성방법 및 그 형성방법을 이용한 반도체 소자의 제조방법{Forming method for PVD cobalt salicide layer and manufacturing method for a semiconductor device using the forming method}
도 1은 덩어리화 현상으로 인한 PVD 코발트 샐리사이드 게이트 라인의 단선 현상을 보여주는 SEM사진이다.
도 2a 내지 도 2e는 본 발명의 바람직한 일 실시예에 따른 PVD 코발트 샐리사이드막을 포함하는 반도체 소자의 제조방법을 공정 순서에 따라 개략적으로 도시한 단면도이다.
본 발명은 반도체 장치의 제조방법에 관한 것으로, 보다 구체적으로 물리기상증착 코발트 샐리사이드막(PVD cobalt Self-Aligned Silicide Layer)을 형성하는 방법 및 그 방법을 이용하여 반도체 장치를 제조하는 방법에 관한 것이다.
반도체 장치의 집적도 증가에 대한 요구와 함께, 고속으로 동작하며 전력 소비가 적은 반도체 장치에 대한 요구도 계속 높아지고 있다. 집적도의 증가는 패턴의 크기, 예컨대 게이트 라이의 폭, 소오스/드레인 영역의 정션 깊이 및 콘택의 단 면적 등 반도체 장치를 구성하는 각종 소자의 미세화를 통하여 이루어진다. 그런데, 이러한 패턴의 미세화는 반도체 장치의 저항을 증가시킨다. 저항이 증가하게 되면, 반도체 장치의 동작 속도는 느려지고, 소비 전력이 증가하는 문제가 발생한다.
이러한 문제점을 해결하기 위한 한 가지 방안으로, 기존의 폴리실리콘 배선을 대신하여 금속과 실리콘의 화합물인 금속 실리사이드(metal silicide)를 사용하는 방법이 제안되었다. 현재, 금속 실리사이드로는 텅스텐 실리사이드, 티타늄 실리사이드 및 코발트 실리사이드 등이 연구되어서 사용되고 있다. 이 중에서, 코발트 실리사이드는 비저항이 작을 뿐만이 아니라 열적, 화학적으로 안정된 특성을 보이기 때문에, 고속 동작, 저소비 전력 및/또는 고집적을 요하는 반도체 장치에 널리 사용되고 있다.
코발트 샐리사이드막을 형성하는 방법은 코발트막을 형성하는 방법에 따라서 크게 물리기상증착(PVD) 코발트 샐리사이드막 형성방법과 화학기상증착(CVD) 코발트 샐리사이드막 형성방법으로 나눌 수 있다. 전자의 경우에는 코발트막을 형성할 때 물리기상증착법의 하나인 스퍼터링법을 이용한다.
종래 기술에 따른 PVD 코발트 샐리사이드막 형성방법은 먼저, 반도체 기판의 실리콘 표면 상에 스퍼터링법을 사용하여 코발트막과 질화티타늄막과 같은 캡핑막을 순차적으로 형성한다. 그리고, 상기 결과물을 1차로 열처리하면 코발트와 실리콘이 반응하여 CoSi막이 형성된다. 그리고, 스트립 공정을 실시하여 캡핑막과 미반응 코발트막을 제거한 다음, 2차 열처리 공정을 실시함으로써 비저항이 낮은 CoSi2이 형성되도록 한다. 이러한 PVD 코발트 샐리사이드막 형성방법은 진공 상태에서 코발트로 형성된 타겟을 스퍼터링하여 코발트막을 형성하기 때문에, 증착된 코발트막 내에 불순물이 거의 존재하지 않으며, 질화티타늄막을 인-시츄로 증착하기 때문에 코발트막 상에 계면 산화막 등이 거의 생기지 않은 장점이 있다. 그러므로, PVD 코발트 샐리사이드막은 낮은 비저항을 가지는 장점이 있다.
그런데, 집적도의 증가에 따른 패턴의 미세화로 인하여 종래 기술에 따른 PVD 코발트 샐리사이드막은 심각한 문제점이 나타나게 되었다. 예컨대, 게이트 라인의 폭이 90nm 이하로 작아지게 되면서, 게이트 라인의 상부에 형성된 PVD 코발트 샐리사이드막은 2차 열처리 공정 또는 후속 열처리 단계에서 덩어리화(agglomeration)되는 현상이 발생한다. 덩어리화 현상이 나타나면, PVD 코발트 샐리사이드막의 면저항이 증가하여 고속 동작에 방해가 된다. 또한, 덩어리화 현상이 심하게 되면, PVD 코발트 샐리사이드막의 단선을 유발하기도 한다. 도 1에는 게이트 라인의 폭을 53nm로 형성한 경우에 덩어리화 현상에 의하여 단선이 유발된 PVD 코발트 샐리사이드막을 보여주는 SEM사진이 도시되어 있다.
패턴의 미세화로 인해 나타나는 덩어리화 문제점을 해결하기 위하여 제시된 한 가지 방법은 게이트 라인 상에 PVD 코발트 샐리사이드막 대신에 니켈 샐리사이드(Ni salicide)막 또는 티켈 탄탈륨 샐리사이드(NiTa salicide)막을 형성하는 것이다. 니켈 샐리사이드막 또는 니켈 탄탈륨 샐리사이드막은 비록 폭이 90nm 미만인 게이트 라인 상에 형성하더라도, 후속 열처리 공정에서 덩어리화 현상이 발생하 지 않는 장점이 있다. 그러나, 후속 열처리 공정에서 NiSi막이 NiSi2막으로 상변이가 일어나기 때문에, 오히려 샐리사이드막의 면저항이 증가하는 문제점이 있다. 따라서, 니켈 샐리사이드막 또는 니켈 타탈륨 샐리사이드막을 사용하기 위해서는 후속 열처리 공정에 대한 변화가 수반되어야 한다. 후속 열처리 공정이 변화하게 되면, 생산 설비 등에 대한 재투자가 요구되기 때문에 니켈 샐리사이드막 또는 니켈 탄탈륨 샐리사이드막 형성방법을 양산 공정에 적용하기에는 많은 시간과 비용의 투자가 필요한 실정이다.
본 발명이 이루고자 하는 기술적 과제는 패턴의 미세화에도 불구하고, 게이트 라인 상의 코발트 샐리사이드막이 후속 열처리 공정에서 덩어리화되는 것을 방지할 수 있는 PVD 코발트 샐리사이드막의 형성방법 및 이를 이용한 반도체 장치의 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 제조 공정이 간단하고 기존의 생산 설비를 사용함으로써 설비 투자 비용을 절감할 수 있는 PVD 코발트 샐리사이드막의 형성방법 및 이를 이용한 반도체 장치의 제조방법을 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 코발트 샐리사이드막의 형성방법은 먼저, 실리콘 표면이 노출되어 있는 반도체 기판 상에 물리기상증착법을 사용하여 코발트막을 형성한다. 그리고, 인위적으로 공정 챔버의 진공을 파괴함으로써 산화층 및/또는 오염층을 유도하거나 또는 상기 코발트막 상에 탄소(C) 또는 산소(O)를 포함하는 물질로 박막을 형성함으로써 상기 코발트막 상에 불순물층을 형성한다. 후자의 경우에, 상기 박막은 저유전 상수를 가지는 물질인 SiOC를 포함하는 물질로 형성할 수 있다. 그리고, 임의적인 공정이지만, 상기 코발트층 상에 캡핑층을 더 형성할 수도 있다. 그리고, 상기 실리콘 표면과 상기 코발트막이 반응하여 상기 실리콘 표면 상에 CoSi막이 형성되도록 상기 반도체 기판을 열처리하는 제1 열처리 공정을 수행한 다음에, 상기 제1 열처리 단계에서 반응하지 않은 상기 코발트막을 제거하는 스트립(strip) 공정을 실시한다. 그리고, 상기 실리콘 표면과 상기 CoSi막이 반응하여 CoSi2막이 형성되도록 상기 반도체 기판을 열처리하는 제2 열처리 공정을 수행한다.
상기한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조방법은 먼저, 실리콘 기판 상에 게이트 산화막 패턴, 폴리실리콘막 패턴 및 측벽 스페이서를 포함하는 게이트 전극 구조물을 형성한다. 그리고, 상기 게이트 전극 구조물 양측의 상기 실리콘 기판에 소오스/드레인 영역을 형성한다. 그리고, 상기 실리콘 기판 및 상기 게이트 전극 구조물 상에 물리기상증착법을 사용하여 코발트막을 형성하고, 상기 코발트막 상에 전술한 바와 같은 방식으로 불순물층을 형성한다. 그리고, 상기 폴리실리콘막 패턴 및 상기 소오스/드레인 영역의 실리콘과 상기 코발트막이 반응하여 상기 폴리실리콘막 패턴 및 상기 소오스/드레인 영역 상에 CoSi막이 형성되도록 상기 실리콘 기판을 열처리하는 제1 열처리 공정을 실시한 다음에, 상기 제1 열처리 단계에서 반응하지 않은 상기 코발트막을 제거하는 스트립 공정을 실시한다. 그리고, 상기 폴리실리콘막 패턴 및 상기 소오스/드레인 영역의 실리콘과 상기 CoSi막이 반응하여 CoSi2막이 형성되도록 상기 실리콘 기판을 열처리하는 제2 열처리 공정을 실시한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세하게 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려 여기서 소개되는 실시예들은 본 발명의 기술적 사상이 철저하고 완전하게 개시될 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위하여 예시적으로 제공되어지는 것들이다. 도면에 있어서, 층의 두께 및/또는 영역들의 크기 등은 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조 번호는 동일한 구성요소를 나타낸다.
도 2a 내지 도 2e에는 본 발명의 실시예에 따라서 반도체 소자를 제조하는 방법이 공정 순서에 따라 도시되어 있다. 본 실시예에서는 게이트 라인 패턴 및 소오스/드레인 영역에 코발트 샐리사이드막을 형성하는 공정이 도시되어 있지만, 코발트 샐리사이드막이 포함된 반도체 소자의 다른 구성 요소에도 본 실시예는 동일하게 적용이 가능하다.
도 2a를 참조하면, 먼저 실리콘 기판(100)이 제공된다. 실리콘 기판(100)에는 활성 영역을 한정하는 소자 격리 영역(미도시)이 형성되어 있다. 소자 격리 영역은 예컨대, 얕은 트렌치 격리(Shallow Trench Isolation, STI) 영역일 수 있다.
계속해서, 상기 실리콘 기판(100)에 통상의 MOS 트랜지스터 형성 공정을 사용하여 게이트 전극 구조물(110) 및 소오스/드레인 영역(120)을 포함하는 모스 전계 효과 트랜지스터(MOSFET)를 제조한다. 게이트 전극 구조물(110)은 예컨대, 게이트 산화막 패턴(112), 상기 게이트 산화막 패턴 상에 적층된 폴리실리콘막 패턴(114) 그리고 상기 게이트 산화막 패턴(112)과 폴리실리콘막 패턴(114)의 측벽에 형성된 스페이서(116)를 포함할 수 있다. 경우에 따라서는, 상기 게이트 전극 구조물(110)은 폴리실리콘막 패턴(114)의 상부에 형성되어 있는 하드 마스크막 패턴(미도시)을 더 구비할 수도 있다. 그리고, 상기 소오스/드레인 영역(120)은 도시된 것과 같이 LDD(Lightly Doped Drain) 구조로 형성할 수 있지만, 여기에 한정되는 것은 아니다.
도 2b를 참조하면, 상기 결과물 상에 스퍼터링법을 사용하여 PVD 코발트막(130)을 형성한다. PVD 코발트막(130)을 형성하기 위한 스퍼터링 공정은 진공 챔버에서 진행한다. PVD 코발트막(130)을 형성하기 전에는 자연 산화막 등과 같은 불순물을 제거하기 위하여 희석 불산(HF) 등을 사용한 습식 세정 공정을 실시할 수 있다. PVD 코발트막(130)은 적어도 상기 소오스/드레인 영역(120)과 폴리실리콘막 패턴(114) 상에는 형성하도록 한다. PVD 코발트막(130)은 약 50 내지 200Å 정도의 두께로 형성할 수 있다.
그리고, PVD 코발트막(130) 상에 불순물층(140)을 형성한다. 불순물층(140)은 가능한 얇은 두께로 형성하는 것이 바람직하다. 예컨대, 불순물층(140)은 약 5-30Å의 두께로 형성할 수 있다. 그리고, 후속 공정인 2차 열처리 공정이나 그 이후의 열처리 공정에서 덩어리화 현상을 효과적으로 방지할 수 있도록 불순물층(140)은 PVD 코발트막(130) 상의 전면에 균일하게 형성하는 것이 바람직하다.
불순물층(140)을 형성하는 한 가지 방법은 PVD 코발트막(130)을 형성한 다음에 인위적으로 진공을 파괴하는 것이다. 진공을 파괴하게 되면, PVD 코발트막(130)이 대기에 노출되게 된다. 그 결과, PVD 코발트막(130) 상에는 코발트 산화막 및/또는 대기 중의 오염물에 의한 박막이 형성된다. 이러한 코발트 산화막 및/또는 오염물에 의한 박막이 불순물층(140)으로서의 역할을 한다.
불순물층(140)을 형성하는 다른 한 가지 방법은 계속 진공을 유지한 상태에서 PVD 코발트막(130) 상에 탄소 및/또는 산소와 같은 불순물을 포함하는 박막(140) 즉, 불순물층을 형성하는 것이다. 탄소 및/또는 산소는 코발트 샐리사이드막에 잔류하면서 덩어리화 현상이 생기는 것을 방지하는 억제자로서의 역할을 한다. 예컨대, 박막(140)은 저유전율의 SiOC계 물질로 형성할 수 있다.
불순물층(140)을 형성하는 또 다른 한 가지 방법은 이온 주입 공정을 사용하여 PVD 코발트막(130)에 불순물을 주입함으로써 불순물층(140)을 형성하는 것이다. 주입되는 불순물로는 예컨대, 탄소(c)나 질소(N) 또는 이들의 혼합물 등과 같은 물질이 있을 수 있다.
계속해서 도 2b를 참조하면, 상기 불순물층(140) 상에 캡핑막(150)을 형성한다. 상기 캡핑막(150) 형성 공정은 임의적인 공정이다. 예를 들어, 불순물층(140) 형성 공정과 후속 1차 열처리 공정이 진공 상태에서 인-시츄로 수행되는 경우에는 캡핑막(140) 형성 공정은 생략이 가능하다. 상기 캡핑막(150)은 티타늄막이나 질화티타늄막의 단일막이나 티타늄막과 질화티타늄막의 복합막으로 형성할 수 있으며, 티타뉴막의 단일막으로 형성하는 것이 보다 바람직하다. 티타늄막(150)은 예컨대, 약 50Å 내지 300Å 정도의 두께로 형성할 수 있다.
도 2c를 참조하면, PVD 코발트막(130), 불순물층(도시하지 않음) 및 티타늄막(150)이 증착된 반도체 장치를 열처리하는 제1 열처리 공정을 실시한다. 제1 열처리 공정은 질소 가스나 불활성 가스와 같은 분위기 가스를 지속적으로 퍼지하면서 RTS 공정을 수행하거나 분위기 가스가 없는 초고 진공 상태에서 RTS 공정을 수행하여 실시할 수 있다. 또한, 경우에 따라서는 스택 어닐 오븐(stacked anneal oven)에서 RTS 공정을 수행할 수도 있다. 상기 제1 열처리 공정의 결과 형성되는 제1 코발트 실리사이드막(135)에 불순물층은 포함되기 때문에, 도 2c에서는 불순물층에 대한 도시는 생략하였다.
제1 열처리 공정은 약 300℃ 내지 600℃의 정도의 온도, 보다 바람직하게는 약 400℃ 내지 500℃의 온도로 약 90초 정도 실시할 수 있다. 코발트와 실리콘이 반응하여 Co2Si 또는 CoSi로 상전이를 일으키는 온도는 약 400℃ 내지 450℃ 사이의 온도로 알려져 있다. 또한, CoSi2로 상전이를 일으키는 온도는 약 600℃ 이상으로 알려져 있다. 따라서, 전술한 온도 조건에서 열처리를 하면, 상기 PVD 코발트와 실리콘(114, 120)이 서로 반응하여 Co2Si막 또는 CoSi막(135)(이하, '제1 코발트 실리사이드막'이라 한다)이 형성된다.
도 2d를 참조하면, 티타늄막(150) 및 미반응 PVD 코발트막(130a)을 제거하는 스트립(strip) 공정을 실시한다. 상기 스트립 공정은 인산, 초산 및/또는 질산 등과 같은 금속 식각제을 사용하는 습식 식각법을 사용하여 수행할 수 있다. 그 결과, 실리콘 기판(100)의 표면에는 제1 코발트 실리사이드막(135)과 게이트 전극 구조물의 스페이서(116)가 노출된다.
도 2e를 참조하면, 상기 실리콘 기판(100)에 대하여 2차 열처리를 실시하여 제2 코발트 실리사이드(CoSi2)막(135a)을 형성한다. 상기 2차 열처리 단계는 약 600℃ 내지 900℃의 온도, 바람직하게는 약 800℃ 내지 900℃의 온도에서 약 30초 정도 실시한다. 상기 2차 열처리에 의하여 상기 제1 코발트 실리사이드막(135)과 게이트 라인 구조물(110a)의 폴리 실리콘 패턴(114a) 및 소오스/드레인 영역의 실리콘(120a)이 반응을 일으켜서, CoSi2막(135a)으로 상전이를 일으킨다. 이 때, 특히 새롭게 형성되는 CoSi2막(135a)에 의하여 소오스/드레인 영역(120b)의 실리콘 전부가 소모되어서는 안된다. 즉, 도시된 바와 같이, CoSi2막(135a)의 하부에 소오스/드레인 영역(120b)의 일부가 잔류하고 있어야 한다. 상기한 공정의 결과, 게이트 전극 구조물의 상부 표면 및 소오스/드레인 영역의 상면 상에 제2 코발트 실리사이드(CoSi2)막(135a)이 형성된다. 그리고, 비록 도시하지는 않았지만 제2 코발트 실리사이드막(135a)의 내부에는 불순물층의 전부 또는 일부가 잔류하고 있기 때문에 제2 코발트 실리사이드막(135a)의 입자가 성장하여 덩어리화되는 현상을 방지할 수가 있다.
이후, 통상적인 반도체 소자의 제조 공정을 실시함으로써 고속 메모리 소자와 같은 반도체 소자를 완성한다.
본 발명에 의하면 PVD 코발트막을 형성한 다음에 그 상부에 인위적으로 불순물층을 형성함으로써 코발트 샐리사이드막에 덩어리화 현상이 생기는 것을 방지할 수 있다. 따라서, 코발트 샐리사이드막의 덩어리화 현상으로 인한 게이트 라인의 면저항 증가하거나 코발트 샐리사이드 게이트 라인의 단선 현상이 생기는 것을 방지할 수가 있다.
또한, 본 발명에 의하면 PVD 코발트막을 형성한 후에 진공을 파괴하여 PVD막 상에 산화막 또는 오염 물질의 박막을 형성하거나 또는 종래의 박막 형성 방법을 사용하여 C 또는 O를 포함하는 물질의 박막을 형성함으로써 덩어리화 현상이 생기는 것을 방지할 수 있다. 그러므로, 본 발명에 의하면, 널리 사용되고 있는 물질을 사용하고 종래의 반도체 제조 공정을 그대로 적용하기 때문에, 제조 공정이 간단하고 설비 투자 비용을 절감할 수 있다.

Claims (17)

  1. 실리콘 표면이 노출되어 있는 반도체 기판 상에 물리기상증착법을 사용하여 코발트막을 형성하는 단계;
    상기 코발트막 상에 불순물층을 형성하는 단계;
    상기 실리콘 표면과 상기 코발트막이 반응하여 상기 실리콘 표면 상에 CoSi막이 형성되도록 상기 반도체 기판을 열처리하는 제1 열처리 단계;
    상기 제1 열처리 단계에서 반응하지 않은 상기 코발트막을 제거하는 스트립(strip) 단계; 및
    상기 실리콘 표면과 상기 CoSi막이 반응하여 CoSi2막이 형성되도록 상기 반도체 기판을 열처리하는 제2 열처리 단계를 포함하는 코발트 샐리사이드막의 형성방법.
  2. 제1항에 있어서, 상기 불순물층은 상기 코발트막이 형성된 상기 반도체 기판 주위의 진공을 파괴하여 형성한 표면 산화층 및/또는 대기 물질에 의한 오염층인 것을 특징으로 하는 코발트 샐리사이드막의 형성방법.
  3. 제1항에 있어서, 상기 불순물층은 탄소 또는 산소를 포함하는 물질로 형성된 박막인 것을 특징으로 하는 코발트 샐리사이드막의 형성방법.
  4. 제3항에 있어서, 상기 박막은 5 - 30Å의 두께로 형성하는 것을 특징으로 하는 코발트 샐리사이드막의 형성방법.
  5. 제3항에 있어서, 상기 박막은 유전물이 작은 SiOC(low-k SiOC)계 물질로 형성하는 것을 특징으로 하는 코발트 샐리사이드막의 형성방법.
  6. 삭제
  7. 제1항에 있어서,
    상기 불순물층 형성 단계 이후에 상기 불순물층 상에 캡핑층을 형성하는 단계를 더 포함하고,
    상기 스트립 단계에서 상기 캡핑층도 함께 제거하는 것을 특징으로 하는 코발트 샐리사이드막의 형성방법.
  8. 제1항에 있어서, 상기 코발트층은 50 - 200Å의 두께로 형성하는 것을 특징으로 하는 코발트 샐리사이드막의 형성방법.
  9. 제1항에 있어서, 상기 제1 열처리 단계 및 제2 열처리 단계는 급속 열 실리 씨데이션(Rapid Thermal Silicidation, RTS) 공정으로 수행하고,
    상기 RTS 공정은 불활성 기체를 퍼지하면서 수행하는 방식이나 초진공 분위기에서 수행하는 방식인 급속 열 처리(Rapid Thermal Annealing) 공정 또는 스택트 어닐 오븐(stacked anneal oven)에서 수행하는 퍼니스 공정으로 수행하는 것을 특징으로 하는 코발트 샐리사이드막의 형성방법.
  10. 제9항에 있어서,
    상기 제1 열처리 단계 및 제2 열처리 단계는 불활성 기체가 존재하는 분위기 또는 분위기 기체가 없는 초진공 상태에서 수행하는 것을 특징으로 하는 코발트 샐리사이드막의 형성방법.
  11. 제9항에 있어서,
    상기 제1 열처리 단계는 300 - 600℃의 온도에서 수행하고, 상기 제2 열처리 단계는 600 - 900℃의 온도에서 수행하는 것을 특징으로 하는 코발트 샐리사이드막의 형성방법.
  12. 실리콘 기판 상에 게이트 산화막 패턴, 폴리실리콘막 패턴 및 측벽 스페이서를 포함하는 게이트 전극 구조물을 형성하는 단계;
    상기 게이트 전극 구조물 양측의 상기 실리콘 기판에 소오스/드레인 영역을 형성하는 단계;
    상기 실리콘 기판 및 상기 게이트 전극 구조물 상에 물리기상증착법을 사용하여 코발트막을 형성하는 단계;
    상기 코발트막 상에 불순물층을 형성하는 단계;
    상기 폴리실리콘막 패턴 및 상기 소오스/드레인 영역의 실리콘과 상기 코발트막이 반응하여 상기 폴리실리콘막 패턴 및 상기 소오스/드레인 영역 상에 CoSi막이 형성되도록 상기 실리콘 기판을 열처리하는 제1 열처리 단계;
    상기 제1 열처리 단계에서 반응하지 않은 상기 코발트막을 제거하는 스트립(strip) 단계; 및
    상기 폴리실리콘막 패턴 및 상기 소오스/드레인 영역의 실리콘과 상기 CoSi막이 반응하여 CoSi2막이 형성되도록 상기 실리콘 기판을 열처리하는 제2 열처리 단계를 포함하는 반도체 소자의 제조방법.
  13. 제12항에 있어서, 상기 불순물층은 상기 코발트막이 형성된 상기 실리콘 기판 주위의 진공을 파괴하여 형성한 표면 산화층 및/또는 대기 물질에 의한 오염층인 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제12항에 있어서, 상기 불순물층은 탄소 또는 산소를 포함하는 물질로 형성된 박막인 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제14항에 있어서, 상기 박막은 5 - 30Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제14항에 있어서, 상기 박막은 유전물이 작은 SiOC(low-k SiOC)계 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 삭제
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