KR20050120779A - 디지털 증폭기, 스위칭 타이밍 수정기 및 펄스 타이밍 에러수정 방법 - Google Patents

디지털 증폭기, 스위칭 타이밍 수정기 및 펄스 타이밍 에러수정 방법 Download PDF

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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

최근 클래스 D 오디오 증폭기의 사용이 널리 확산되었다. 일반적으로 사용되는 클래스 AB 선형 증폭 기술에 비해서, 클래스 D는 개선된 효율을 가능하게 한다. 그러나, 클래스 D 원리는 왜곡 특성에 문제가 있는 것으로 알려져 있다. 본 발명에 따라서, 최종 스테이지(6)의 스위칭 지연이 측정되어서, 최종 스테이지(6)의 대드 타임에 의해 야기된 왜곡을 보상하는 데 사용된다. 이는 전력 스테이지의 스위칭 지연을 수정함으로써 행해진다. 이런 식으로, 출력 펄스 왜곡은 입력 듀티 사이클을 반영하도록 수정된다. 유익하게, 장치의 특성 스프레드, 에이징, 전류 및 온도로 인한 스위칭 시간의 변화가 보상될 수 있다.

Description

디지털 증폭기, 스위칭 타이밍 수정기 및 펄스 타이밍 에러 수정 방법{DIGITAL AMPLIFIER}
본 발명은 디지털 신호를 전력 출력으로 직접 변환하는 디지털 증폭기 분야에 관한 것이다. 더 상세하게는, 본 발명은 디지털 증폭기, 디지털 증폭기의 브리지의 스위치의 스위칭 타이밍 에러를 수정하는 스위칭 타이밍 수정기 및 디지털 증폭기의 브리지의 스위치의 펄스 타이밍 에러를 수정하는 방법에 관한 것이다.
다양한 타입의 전력 증폭기 출력 스테이지가 개발되었다. 편의상, 예컨대 클래스 A 증폭기, 클래스 B 증폭기 및 클래스 C 증폭기라 표기한다. 최근에, 클래스 D 증폭기가 나타났다. 클래스 A, B, AB 및 저주파 오디오 설계에 공통으로, 서보 모터 구동 및 RF 증폭과 같이, 다른 분야에도 몇 가지 응용예를 갖고 있다. 클래스 C, 클래스 E 및 F 타입은 통상적으로 RF 애플리케이션에서만 사용된다.
근년, 특히 클래스 D 증폭기는 일반적으로 사용되는 클래스 AB 선형 증폭기 기술에 비해서 효율이 상당히 개선되었기 때문에 더욱 널리 사용되고 있다. 클래스 D 증폭기는 Carsten Nielsen의 "High Fidelity PWM based Amplifier Concept for Active Speaker Systems with a very low Energy Consumption",(100th AES Convention, Copenhagen, May 1996, pre-print 4259)에 개시되어 있으며, 이는 여기에 참조로서 포함된다.
클래스 D 증폭기의 개발은 증폭기 효율을 개선하는 성과를 나타낸다. 스위칭 조정기와 유사한 방식으로, 클래스 D 증폭기는 오디오 입력 신호를 더 높은 주파수의 구형파로 펄스 폭 변조해서 오디오 신호 정보는 변조 신호의 펄스 폭의 변수가 되게 한다. 이 변조 신호는 일반적으로 소위 H-브리지라 불리는 하프 브리지 스위치의 세트를 제공하며, 각각의 H-브리지는 2개의 전력 MOSFET로 이루어진다. 클래스 A 또는 B 구조와는 다르게, 증폭기 부하 또는 확성기가 출력단과 접지 사이가 아닌 브리지의 다리들 사이에 위치된다. 이렇게 구성함으로써 증폭기는 바이폴라 전력 증폭기를 필요로 하거나 출력단에 DC 오프셋을 유도하는 일없이 20Hz 정도로 낮은 저주파 신호를 재생할 수 있다.
점점 더 많이 사용됨에도 불구하고, 클래스 D 오디오 증폭기는 왜곡 특성이 취약한 것으로 알려져 있다. 변조된 출력을 필터링해서 고주파 신호를 제거하고 증폭된 입력 신호를 복원하려는 시도가 있었다. 2극 버터워스(Butterworth) 필터, 2극 처비셰프(Chebyshev) 또는 2극 베셀 필터와 같은 필터 구성이 알려져 있지만, 이들은 만족스러운 결과를 제공하지 못하면서, 상당한 수고 및 비용을 유발한다.
도 1은 본 발명에 따른 스위칭 타이밍 수정기의 실시예를 포함하는 본 발명에 따른 디지털 증폭기의 실시예의 개략도,
도 2는 본 발명의 일 측면을 더 설명하는, 도 1의 디지털 증폭기의 최종 스테이지의 입력 신호 및 출력 신호의 타이밍 차트,
도 3은 도 1에 도시된 디지털 증폭기에 사용되는 본 발명에 따른 스위칭 타이밍 수정기의 실시예의 개략도,
도 4는 도 3에 도시된 스위칭 타이밍 수정기에 사용되는 본 발명에 따른 에러 신호 생성기의 실시예의 개략 회로도,
도 5는 도 4에 도시된 에러 신호 생성기의 동작의 실시예를 더 설명하는 타이밍 차트,
도 6은 도 3에 도시된 스위칭 타이밍 수정기에 사용될 수 있는 본 발명의 실시예에 따른 스위칭 타이밍 수정 회로의 개략 회로도.
본 발명의 목적은 디지털 증폭기의 왜곡을 감소시키는 것이다.
여기 사용되는 용어 "디지털 증폭기"는 전력 출력으로 직접 변환시키는 증폭기에 적용된다.
본 발명의 실시예에 따라서, 위의 목적은 스위치를 구비한 하프 브리지 시스템과 스위칭 시간 수정 회로를 포함하는 디지털 증폭기를 사용해서 달성될 수 있다. 스위치의 입력 신호 및 출력 신호는 스위칭 타이밍 수정 회로에 적용된다. 본 발명의 일 측면에 따라서, 스위칭 타이밍 수정 회로는 스위치의 입력 신호와 스위치의 출력 신호의 펄스 타이밍 에러에 기초해서 스위치의 스위칭 타이밍 에러를 수정한다.
본 발명의 일 측면에 따라서, 디지털 증폭기의 왜곡의 상당 부분이 전력 스테이지의 스위치에 의한 펄스 왜곡에 의해 야기된다는 것을 알았다. 상세하게는 본 발명에 따라서, 펄스 왜곡 영역에서 스위치의 대드 타임은 원하지 않는 왜곡을 유발하는 데 가장 큰 영향을 미치는 요인임을 알았다.
따라서, 위에 설명된 바와 같은 본 발명을 사용해서, 스위치의 대드 타임 특성이 직접 보상되는 방식의 스위칭 타이밍 에러의 직접 보상은 본 발명에 따른 디지털 증폭기의 총 고조파 왜곡(THD)을 간단한 방식으로 감소시킬 수 있다. 본 발명에 따른 스위칭 타이밍 수정 회로를 구비한 PWM 증폭기의 경우에, 바람직하게는 THD 특성을 만족시키기에 이르기까지는 감소된 피드백만이 요구된다.
대드 타임은 스위치의 전류를 변화시킬 수도 있으며, 그 이유는 바디 다이오드의 전류 붕괴(decay)가 스위치의 오프 타임을 변화시킬 수 있기 때문이다. 이러한 변화도 본 발명의 장치/방법을 이용해서 보상될 수 있다.
스위치의 대드 타임을 회로 조정에 의해 최소화시키려는 기존에 해법은 모든 최종 스테이지를 비용을 들여 트리밍해야 하고, 본 발명은 이러한 모든 최종 스테이지의 개별 트리밍을 필요없게 한다. 또한, 본 발명에 따라서, 시간 및 온도에 따른 변화가 보상될 수 있다.
청구항 2에 개시된 본 발명의 실시예에 따라서, 스위치의 스위칭 타이밍은 입력 신호의 펄스의 상승 에지와 하강 에지 중 적어도 하나를 지연시킴으로써 수정된다. 이로써 타이밍 에러의 간단하고 빠른 수정이 가능한다.
청구항 3에 개시된 본 발명의 실시예에 따라서, 스위치에 인가된 펄스의 온-지연과 스위치에 의해 출력된 펄스 응답의 오프-지연 사이의 온/오프 차가 에러 신호를 생성하는 데 사용되고, 이 에러 신호는 스위치의 스위칭 타이밍 에러를 수정하는데 사용된다. 이러한 본 발명의 실시예는 스위치의 펄스 타이밍 에러를 측정하는 매우 간단한 회로 구성을 가능하게 한다.
청구항 4에 개시된 본 발명의 실시예에 따라서, 에러 신호는 하나의 스위칭 사이클로부터 생성되어서, 예컨대 바로 다음 사이클과 같은 후속하는 스위칭 사이클의 스위칭 에지에 영향을 미친다.
청구항 5에 개시된 본 발명의 실시예에 따라서, 스위치의 펄스 타이밍 에러에 대응하는 에러 신호를 미리 정해진 수의 스위칭 사이클에 대해서 평균화함으로써 서브 하모닉 주입(a sub harmonic injection)이 감소된다. 바람직하게는, 이는 디지털 증폭기의 출력 신호의 왜곡을 거의 완전하게 감소시킬 수 있다.
청구항 6에 개시된 본 발명의 실시예에 따라서, 에러 신호를 생성하는 매우 간단하고 신뢰할 수 있는 회로가 제공되고, 이는 본 발명에 따른 디지털 증폭기를 저렴한 비용으로 감소시킬 수 있다.
청구항 7에 개시된 본 발명의 실시예에 따라서, 디지털 증폭기의 브리지의 스위치의 스위칭 타이밍 에러를 수정하는 스위칭 타이밍 수정기가 제공된다. 본 발명의 실시예에 따라서 스위칭 타이밍 수정기는 스위치에 인가된 펄스의 온-지연과 스위치에 의해 출력된 펄스 응답의 오프-지연 사이의 온/오프 차분을 검출하는 펄스 에지 지연 검출기를 포함한다. 이 온/오프 차에 기초해서, 에러 신호가 생성되고, 이는 스위치의 입력 신호의 상승 에지와 하강 에지 중 적어도 하나를 지연시킴으로써 스위치의 스위칭 타이밍 에러를 수정하는 데 사용된다. 본 발명에 따른 이러한 스위칭 타이밍 수정기는 디지털 증폭기의 최종 스테이지에 제공되어서 증폭기의 출력 신호의 왜곡을 유익하게 감소시킨다.
청구항 8 내지 10은 본 발명에 따른 스위칭 타이밍 수정기의 실시예를 제공하며, 이는 본 발명에 따른 스위칭 타이밍 수정기를 저렴한 비용으로 제조할 수 있게 하는 간단하고 신뢰가능한 회로 구성을 갖는다. 본 발명의 일 측면에 따라서, 본 발명에 따른 스위칭 타이밍 수정기는 디지털 증폭기와 같은 모듈 또는 집적 회로 IC에 제공될 수 있다.
청구항 11 내지 14는 디지털 증폭기의 브리지의 스위치의 펄스 타이밍 에러를 수정하는 방법의 실시예를 제공하며, 이는 감소된 왜곡 및 감소된 총 고조파 왜곡(THD)을 가진 디지털 증폭기의 동작을 가능하게 한다.
본 발명의 바람직한 실시예의 요약으로부터 알 수 있는 바와 같이, 디지털 증폭기 및 보상 회로의 브리지 구성의 스위치의 스위칭 지연을 측정하는 일종의 측정 회로가 제공되며, 이는 전력 스테이지의 스위칭 지연을 수정함으로써 이들 왜곡을 보상할 수 있게 한다. 이로써, 출력 펄스 왜곡은 입력 듀티 사이클을 더 정확하게 반영하도록 수정된다. 장치 특성 스프레드, 에이징, 전류 및 온도로 인한 스위칭 시간의 변화가 간단한 방식으로 수정될 수 있다.
본 발명의 이러한 측면은 여기 설명되는 실시예 및 다음 도면을 참조로 자명해질 것이다.
이하에서, 본 발명의 실시예가 도면을 참조로 설명될 것이다. 이하 설명에서는 본 발명이 적용될 수 있는 클래스 D 증폭기를 기준으로 한다. 클래스 D 증폭기는 통상적으로 풀 브리지를 구비하고 있으며, 이는 H-브리지라고도 한다. 본 발명이 클래스 D 증폭기의 실시예를 참조로 설명될 것이지만, 본 발명은 클래스 D 증폭기에 한정되는 것이 아니라, 왜곡이 디지털 증폭기에 사용되는 스위치의 스위칭 타이밍 에러에 의해 야기되는 어떤 종류의 디지털 증폭기에도 적용될 수 있다는 것을 당업자는 이해할 것이다. 본 발명은 하프 브리지 아키텍처에도 적용될 수 있다.
도 1은 오디오 신호를 전력 출력으로 변환하는 본 발명에 따른 디지털 증폭기의 제 1 실시예의 개략 블록도를 도시한다. 도 1에 도시된 디지털 증폭기는 클래스 D 증폭기이다. 도 1의 참조 번호 2는 오디오 소스를 가리키며, 이는 아날로그 오디오 신호를 변조기(4)로 출력한다. 이 변조기(4)는 오디오 신호를 고주파 구형파로 펄스폭 변조해서 변조기(4)의 출력단에서 출력되는 신호(14)는 변조된 신호의 펄스 폭의 변수로서 오디오 신호 정보를 포함한다. 이 변조된 신호(14)는 H-브리지와 같은 하프 브리지 스위치의 세트인 최종 스테이지(6)에 제공된다. 통상적으로 각각의 H-브리지는 2개의 전력 MOSFET로 이루어진다. 최종 스테이지(6)의 출력 신호(16)는 필터(8)에 공급되고, 이 필터는 필터(8)의 출력 신호가 라우드스피터(10)에 공급되기 전에 이 신호를 필터링한다. 클래스 A 또는 B 구조와는 달리, 증폭기 부하, 즉 라우드스피커(10)는 출력단과 접지 사이가 아닌 브리지의 다리들 사이에 접속된다. 본 발명이 클래스 D 하프브리지 아키텍처에서 구현될 수 있다는 점에 주의한다. 본 발명이 클래스 D 하프브리지 아키텍처에 적용되는 경우에, 스피커는 하프 공급기에 혹은 일련의 캐패시턴스를 통해서 접속된다.
참조 번호 12는 본 발명의 실시예에 따른 스위칭 타이밍 수정기(PEC)를 나타내며, 이는 최종 스테이지(6)의 입력 신호(14)와 최종 스테이지(6)의 출력 신호(16) 사이의 펄스 타이밍 에러에 기초해서 최종 스테이지(6)의 스위치의 스위칭 타이밍 에러를 수정한다. 이를 위해서 도 1로부터 알 수 있는 바와 같이, 신호(14, 16)는 화살표 18로 표시된 바와 같이 스위칭 타이밍 수정기(12)에 공급된다. 스위칭 타이밍 수정기(12)는 입력 신호(14) 및 출력 신호(16)에 기초해서 최종 스테이지(6)의 스위치의 펄스 타이밍 에러를 수정한다.
도 2는 본 발명의 일 측면을 더 설명하기 위해서 최종 스테이지(6)의 입력 신호(14) 및 최종 스테이지(6)의 출력 신호(16)가 도시되어 있는 개략 타이밍 차트를 도시하고 있다. 특히, 도 2에는 입력 신호(14)의 펄스(24) 및 최종 스테이지(6)의 펄스 응답, 즉 출력 신호(16)의 펄스(26)가 도시되어 있다. 도 2는 펄스(26)의 상승 에지(30)가 온-지연(20)에 의해 펄스(24)의 상승 에지(28)에 대해서 지연되는 것을 도시하고 있다. 또한, 펄스(26)의 하강 에지(34)는 오프-지연(22)에 의해서 펄스(24)의 하강 에지(32)에 대해서 지연된다.
위에 언급된 바와 같이 오디오 신호의 정보는 신호(14)의 펄스 폭으로 코딩된다. 따라서, 출력 신호(16)의 듀티 사이클의 입력 신호(14)에 대한 왜곡이 증폭기의 왜곡을 유발한다. 즉, 온-지연(20)이 오프-지연(22)과 같은 크기를 갖는 경우에, 출력 신호(16)에는 왜곡이 야기되지 않는다. 그러나 도 2에 도시된 경우에서와 같이 통상적으로 최종 스테이지(6)의 스위치는 오프-지연(22)과는 다른 온-지연(20)을 유발한다.
본 발명에 따라서, 스위칭 타이밍 수정기(12)는 이 온/오프-지연 차 즉, 온-지연(20)과 오프-지연(22)의 차를 측정해서 출력 신호(16)를 보상 또는 수정한다. 특히 본 발명의 일 측면에 따라서, 온-지연은 출력 신호(16)를 보상하도록 시프트된다.
온-지연(20)과 오프-지연(22) 사이의 온/오프-지연 차는 업/다운 카운터에 의한 디지털 셋업시에, 그리고 캐패시터의 충전 및 방전에 의한 선형 구현시에 측정될 수 있다. 디지털 시스템이 고주파 스위칭 시스템에 적용되는 경우에, 시간 해상도(time resolution)가 이에 맞게 조정되어야 한다.
이어서, 스위칭 타이밍 수정기(12)의 실시예가 도 3을 참조로 설명될 것이며, 이는 본 발명의 실시예에 따른 스위칭 타이밍 보상기의 개략 회로도를 도시한다. 간략하게 하기 위해서, 도 1과 같은 참조 번호는 같은 혹은 대응하는 소자를 나타내는 데 사용된다.
도 3에 도시된 스위칭 타이밍 수정기는 에러 신호 생성기(40) 및 스위칭 타이밍 수정 회로(48)로 이루어지며, 이 경우 최종 스테이지(6)와 같은 모듈 또는 IC에 포함된다. 입력 신호(14)가 스위칭 타이밍 수정 회로(48) 및 에러 신호 생성기(40)에 제공된다. 에러 신호 생성기(40)에서, 입력 신호(14)는 오프-지연 측정 회로(42) 및 온-지연 측정 회로(44)에 제공된다. 최종 스테이지(6)의 출력 신호(16)는 에러 신호 생성기(40)에도 제공되며, 이는 오프-지연 측정 회로(42) 및 온-지연 측정 회로(44)에 제공된다. 온-지연 측정 회로(44)는 도 2에 도시된 온-지연(20)을 측정한다. 오프-지연 측정 회로(42)는 도 2의 오프-지연(22)을 측정한다. 오프-지연 측정 회로(42)는 오프-지연을 감산기와 같은 차분 측정기(46)에 제공하며, 이는 온-지연 측정 회로(44)로부터 온-지연 측정도 수신한다.
감산기(46)는 온-지연(20)과 오프-지연(22) 사이의 온/오프 차를 스위칭 타이밍 수정 회로(48)에 제공하고, 이는 다음 스위칭 사이클에서 스위칭 사이밍을 수정한다. 상세하게, 스위칭 타이밍 수정 회로(48)는 입력 신호(14)의 후속하는 상승 에지(28)의 온-지연을 증가시키고, 조정된 입력 신호(14)를 스위치를 포함하는 하프 브리지(50)에 제공해서, 출력 신호(15)가 입력 신호(14)와 같은 듀티 사이클을 갖게 된다.
즉, 도 3에 도시된 스위칭 타이밍 수정기에서는, 에러 신호 생성기(40)를 사용해서 온-지연과 오프-지연의 차분을 측정한다. 이 정보는 스위칭 타이밍 수정 회로(48)를 제어하는 데 사용되며, 이는 입력 신호(14)의 후속 펄스의 온-지연(20)을 증가시킨다. 본 발명의 일 측면에 따라서, 스위칭 타이밍 수정 회로(48)는 온-에지만을 시프트시키며, 도 2에 도시된 바와 같이 오프-지연(22)이 온-지연(20)보다 더 큰 경우에는 충분하다. 그러나 최종 스테이지의 오프-지연이 고유하게 온-지연(20)보다 더 짧은 경우에는 오프-지연 증가 회로가 스위칭 타이밍 수정 회로(48)에 제공되어서 오프-에지를 시프트시킬 수 있다. 본 발명의 다른 측면에 따라서, 스위칭 타이밍 수정 회로(48)가 제공되어서 입력 신호(14)의 펄스의 온-에지 및 오프-에지를 시프트시킨다. 위에 설명된 바와 같이, 하나의 스위칭 사이클로부터의 측정에 기초해서 후속 스위칭 사이클의 스위칭 에지의 시프트를 수행하는 대신에 본 발명에 따라서, 미리 정해진 수의 스위칭 사이클 동안 온-지연과 오프-지연을 측정하고, 평균화 회로를 사용해서 이들 측정값의 평균을 구할 수 있다. 평균화된 측정값은 보상에 사용된다. 유익하게, 이는 서브 하모닉 주입을 감소시킨다.
이하에서, 도 4를 참조하면, 에러 신호를 스위칭 타이밍 수정 회로(48)에 출력하는 에러 신호 생성기의 실시예가 설명될 것이다.
도 4는 본 발명의 실시예에 따른 에러 신호 생성기의 개략 회로도를 도시하고 있다.
도 4로부터 알 수 있는 바와 같이, 입력 신호(14)는 슈미트 트리거(50)에 입력된다. 슈미트 트리거(50)의 출력 신호는 반전기(54) 및 AND 게이트(60)에 입력된다. 반전기(54)의 출력 신호는 AND 게이트(58)에 입력된다. 출력 신호(16)는 다른 슈미트 트리거(52)에 제공되며, 그 출력은 다른 반전기(56) 및 AND 게이트(58)에 공급된다. 반전기(56)의 출력은 AND 게이트(60)에 공급된다.
출력 신호(신호 B)는 순방향 바이어싱된 다이오드(64)를 통해서 적분기(70)에 제공되고, 이 입력은 캐패시터(68)를 통해서 접지된다. AND 게이트(60)의 출력 신호(신호 A)는 다른 반전기(62)에 제공되고, 역방향 바이어싱된 다이오드(66)를 통해서 적분기(70)의 입력단에 제공된다.
도 4에 도시된 에러 신호 생성기의 동작이 도 5를 참조로 설명될 것이다. 도 5는 입력 신호(14), 출력 신호(16), 온-지연(20)을 나타내는 신호 A, 즉 AND 게이트(60)의 출력 신호, 오프-지연(22)을 나타내는 신호 B, 즉 AND 게이트(58)의 출력 신호 및 적분기(70)의 출력 신호를 도시하는 개략화된 타이밍 챠트를 도시한다. 적분기(70)의 출력 신호로부터 알 수 있는 바와 같이, 온-지연(20) 동안, 즉 신호 A의 온-시간 동안 적분기의 출력 신호는 감소되고, 반면에 오프-지연(22) 동안, 즉 신호 B의 온-시간 동안 증가한다.
본 발명의 일 측면에 따라서, 적분기는 도 4에는 제공되지 않는다. 적분기(70)의 출력 신호 대신에 캐패시터(68) 양단의 전압이 에러 신호로 사용된다.
이하에서, 온-지연을 증가시킬 수 있는 스위칭 타이밍 수정 회로(48)의 실시예가 도 6을 참조로 설명된다. 도 6은 본 발명에 따른 에지 지연 생성기의 개략 회로도를 도시하고 있다.
도 6으로부터 알 수 있는 바와 같이, 입력 신호(14)는 MOSFET(62)의 게이트에 접속된 스위치(66)를 활성화시키는 데 사용된다. 또한, 입력 신호(14)는 반전기(76)를 통해서 스위치(64)에 인가되어서 MOSFET(60)에 접속된 스위치(64)를 스위칭시킨다. 스위치(64)는 전류원(70)과 피제어 전류원(68) 사이에서 MOSFET(60)의 게이트를 스위칭하며, 이는 에러 신호에 의해 제어된다.
스위치(66)는 전류원(74)과 피제어 전류원(72) 사이에서 MOSFET(62)의 게이트를 스위칭하며, 이는 에러 신호에 의해 제어된다.
게이트 드라이버 회로는 통상적으로 MOSFET(60, 62)의 게이트 캐패시턴스를 충전 및 방전시키는 데 사용된다. 구동되는 MOSFET(60, 62)는 각각의 임계 전압에 이르면 스위칭된다. 본 발명의 일 측면에 따라서, 이들 게이트 드라이버는 에러 신호에 의해서 외부 제어되고, 이로써 입력 신호(14)의 에지를 시프트시킬 수 있다.
도 6으로부터 알 수 있는 바와 같이, MOSFET(60, 62)의 타이밍 에러의 보상을 보장하면서도 통상의 게이트 드라이버를 사용하기 위해서, MOSFET(60, 62)의 게이트 캐패시터의 충방전을 제어하는 데 2개의 별개의 전류 제어, 즉 피제어 전류원(68, 72)이 제공된다. 이런 식으로, 온-지연 및 오프-지연이 모두 제어될 수 있다.
도 6에 도시된 회로에서, 하이 측 충전 전류를 즉, MOSFET(60)의 게이트의 충전 전류를 감소시키고, 동시에 로우 측 방전 전류를 즉, MOSFET(62)의 게이트의 방전 전류를 감소시킴으로써, 상승 출력 에지가 더 늦어지고, 이로써 온-지연이 증가된다.
당업자라면, 도 6에 제공되는 회로 대신 디지털 샘플 및 유지 게이트를 사용하는 것과 같은, 입력선의 디지털 지연을 사용해서 에지 지연이 구현될 수 있다는 것이 자명할 것이다.

Claims (14)

  1. 스위치를 구비한 하프 브리지 시스템과, 상기 스위치의 입력 신호와 출력 신호가 인가되는 스위칭 타이밍 수정 회로를 포함하는 디지털 증폭기에 있어서,
    상기 스위칭 타이밍 수정 회로는 상기 스위치의 상기 입력 신호 및 상기 스위치의 상기 출력 신호의 펄스 타이밍 에러에 기초해서 상기 스위치의 스위칭 타이밍 에러를 수정하는
    디지털 증폭기.
  2. 제 1 항에 있어서,
    상기 스위칭 타이밍 수정 회로는 상기 입력 신호의 펄스의 상승 에지와 하강 에지 중 적어도 하나를 지연시킴으로써 상기 스위치의 스위칭 타이밍 에러를 수정하는
    디지털 증폭기.
  3. 제 1 항에 있어서,
    상기 스위칭 타이밍 수정 회로는
    상기 스위치에 인가된 펄스의 온-지연과 상기 스위치에 의해 출력된 상기 펄스 응답의 오프-지연 사이의 온/오프 차를 검출하는 펄스 에지 지연 검출기와,
    상기 온/오프 차에 기초해서 에러 신호를 생성하는 에러 신호 생성기를 포함하되,
    상기 에러 신호는 상기 스위치의 입력 신호와 상기 스위치의 출력 신호 사이의 상기 펄스 타이밍 에러에 대응하고,
    상기 스위칭 타이밍 수정 회로는 상기 에러 신호에 기초해서 상기 스위치의 스위칭 타이밍 에러를 수정하는
    디지털 증폭기.
  4. 제 3 항에 있어서,
    상기 에러 신호는 하나의 스위칭 사이클로부터 생성되어서, 후속하는 스위칭 사이클의 스위칭 에지에 영향을 미치는
    디지털 증폭기.
  5. 제 3 항에 있어서,
    상기 에러 신호는 평균화 회로를 통해서 미리 정해진 수의 스위칭 사이클에 대해서 평균화되어서 서브 하모닉 주입(a sub-harmonic injection)을 감소시키는
    디지털 증폭기.
  6. 제 3 항에 있어서,
    상기 에러 신호는 적분 캐패시터를 통해서 생성되고,
    상기 디지털 증폭기는 클래스 D 증폭기인
    디지털 증폭기.
  7. 디지털 증폭기의 브리지의 스위치의 스위칭 타이밍 에러를 수정하는 스위칭 타이밍 수정기에 있어서,
    상기 스위치에 인가된 펄스의 온-지연과 상기 스위치에 의해 출력된 펄스 응답의 오프-지연 사이의 온/오프 차분을 검출하는 펄스 에지 지연 검출기와,
    상기 온/오프 차에 기초해서 에러 신호를 생성하는 에러 신호 생성기와,
    상기 에러 신호에 기초해서 상기 입력 신호의 펄스의 상승 에지와 하강 에지 중 적어도 하나를 지연시킴으로써 상기 스위치의 스위칭 타이밍 에러를 수정하는 입력 펄스 지연 회로를 포함하는
    스위칭 타이밍 수정기.
  8. 제 7 항에 있어서,
    상기 에러 신호는 하나의 스위칭 사이클로부터 생성되어서, 후속하는 스위칭 사이클의 스위칭 에지에 영향을 미치는
    스위칭 타이밍 수정기.
  9. 제 7 항에 있어서,
    상기 에러 신호는 평균화 회로를 통해서 미리 정해진 수의 스위칭 사이클에 대해서 평균화되어서 서브 하모닉 주입을 감소시키는
    스위칭 타이밍 수정기.
  10. 제 7 항에 있어서,
    상기 에러 신호는 적분 캐패시터를 통해서 생성되고,
    상기 스위칭 타이밍 수정기는 클래스 D 증폭기에 접속되기에 적합한
    스위칭 타이밍 수정기.
  11. 디지털 증폭기의 브리지의 스위치의 펄스 타이밍 에러를 수정하는 방법에 있어서,
    상기 스위치의 입력 신호와 출력 신호의 상승 펄스 에지와 하강 펄스 에지를 검출하는 단계와,
    상기 입력 신호와 상기 출력 신호의 상기 상승 펄스 에지와 상기 하강 펄스 에지 사이의 펄스 에지 지연에 대응하는 에러 신호를 생성하는 단계와,
    상기 에러 신호에 기초해서 상기 스위치의 스위칭 타이밍 에러를 수정하는 단계
    를 포함하는 펄스 타이밍 에러 수정 방법.
  12. 제 11 항에 있어서,
    상기 스위치의 상기 스위칭 타이밍 에러는 상기 입력 신호의 펄스의 상기 상승 에지와 상기 하강 에지 중 적어도 하나를 지연시킴으로써 수정되는
    펄스 타이밍 에러 수정 방법.
  13. 제 11 항에 있어서,
    상기 에러 신호는 하나의 스위칭 사이클로부터 생성되어서, 후속하는 스위칭 사이클의 스위칭 에지에 영향을 미치는
    펄스 타이밍 에러 수정 방법.
  14. 제 11 항에 있어서,
    상기 에러 신호는 평균화 회로를 통해서 미리 정해진 수의 스위칭 사이클에 대해서 평균화되어서 서브 하모닉 주입을 감소시키는
    펄스 타이밍 에러 수정 방법.
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