KR20050118465A - Method of forming metal wiring in semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로, 다마신 패턴을 형성할 때 하부 금속배선 상에 형성된 식각 정지층을 제거하지 않고, 제거되지 않는 식각 정지층은 배리어 메탈층 증착 공정시 다마신 패턴 저면이 선택적으로 식각 되어지는 공정으로 제거하므로, 기존의 식각 정지층 제거 공정시 하부 금속배선의 부식을 방지할 수 있고, 하부 금속배선이 공기 중에 노출되지 않으므로 금속-산화층 제거를 위한 세정 공정을 생략할 수 있다. The present invention relates to a method for forming a metal wiring of a semiconductor device, and does not remove the etch stop layer formed on the lower metal wiring when forming the damascene pattern, the etch stop layer is not removed damascene during the barrier metal layer deposition process Since the bottom of the pattern is removed by a process that is selectively etched, it is possible to prevent corrosion of the lower metal wiring in the conventional etching stop layer removing process, and since the lower metal wiring is not exposed to the air, a cleaning process for removing the metal oxide layer is performed. Can be omitted.

Description

반도체 소자의 금속배선 형성 방법{Method of forming metal wiring in semiconductor device} Method of forming metal wiring in semiconductor device

본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로, 특히 다마신 패턴의 저면을 이루는 하부 금속배선의 부식을 방지하여 금속배선의 전기적 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 금속배선 형성 방법에 관한 것이다. The present invention relates to a method of forming a metal wiring of a semiconductor device, and more particularly to a method of forming a metal wiring of a semiconductor device that can improve the electrical properties and reliability of the metal wiring by preventing corrosion of the lower metal wiring forming the bottom of the damascene pattern. It is about.

일반적으로, 반도체 집적 회로 장치에서 금속배선은 형성 재료로 전도성이 우수한 구리가 사용되고 있는 추세이며, 이에 따라 다마신 공정이 널리 적용되고 있다. 구리는 전도성이 우수한 반면 구리 이온의 외부 확산 특성으로 배리어 메탈층의 적용이 필수적이다. 배리어 메탈층은 화학기상증착(CVD) 방식, 물리기상증착(PVD) 방식, 단원자층증착(ALD) 방식 등 여러 가지 증착 방식으로 형성할 수 있는데, 증착 방식 중에 이온화된 물리기상증착(ionized PVD) 방식은 매우 우수한 직진성으로 인한 높은 비아 콘택 저항과 취약한 저면 측벽 커버리지(bottom sidewall coverage)를 보인다. 이를 개선시키기 위해 iPVD 방식을 변경한 2-스텝(2-step) 증착 방식인 MiPVD(Modified ionized PVD) 방식이 개발되었다. MiPVD 방식은 제1 스텝(first step)에서 iPVD 방식으로 배리어 메탈층을 증착하고, 제2 스텝(second step)에서 증착 전력을 낮추고 기판에 RF 바이어스를 인가하여 배리어 메탈층의 네트 식각(net etch)이 일어나게 하는 방식이다.In general, in the semiconductor integrated circuit device, the metal wiring has a tendency to use copper having excellent conductivity as a forming material, and thus the damascene process is widely applied. While copper has excellent conductivity, it is essential to apply a barrier metal layer due to the external diffusion of copper ions. The barrier metal layer may be formed by various deposition methods such as chemical vapor deposition (CVD), physical vapor deposition (PVD), monolayer deposition (ALD), and ionized physical vapor deposition (ionized PVD) during the deposition method. The method exhibits high via contact resistance and weak bottom sidewall coverage due to very good straightness. In order to improve this problem, a modified ionized PVD (MiPVD) method, which is a two-step deposition method in which the iPVD method is changed, has been developed. In the MiPVD method, the barrier metal layer is deposited by the iPVD method in the first step, the deposition power is lowered in the second step, and an RF bias is applied to the substrate to net etch the barrier metal layer. This is how it happens.

그런데, 다층 구조의 금속배선일 경우 하부 금속배선과 연결되는 상부 금속배선을 형성하기 위하여 구리와 같은 금속 이온의 확산을 방지하면서 다마신 공정 시 식각 정지층 역할을 하도록 SiN, SiC 등의 절연물로 식각 정지층(etch stop layer)을 형성한다. 식각 정지층은 다마신 패턴 형성을 위한 식각 공정시 배리어 메탈층/시드층을 양호하게 증착하기 위하여 완전히 제거하여야 하는데, 다마신 패턴의 크기 또는 다마신 패턴의 밀도에 따라서 웨이퍼 전체 다이의 위치 및 영역에 따라 펀치 쓰루(punch through)가 존재하는 부분도 존재하게 되는 문제가 있다. 즉, 다마신 패턴에 따라 식각 정지층의 식각되는 정도가 다르기 때문에 먼저 드러나게 되는 하부 금속배선의 표면은 심하게 부식이 발생할 수도 있게 된다. 이러한 부식으로 인해 금속-산화층이 하부 금속배선의 표면에 생성되고, 금속-산화층이 존재하는 상태에서 배리어 메탈층/시드층 증착 공정을 진행하게 되면 배리어 메탈층/시드층 증착 공정이 정상적으로 진행되지 않아 도금 공정으로 다마신 패턴에 매립되는 도금층 내에 보이드(void)가 발생되는 등 문제가 발생하고, 비아 콘택 저항이 증가되는 문제가 발생된다. However, in the case of multi-layered metal wirings, etching stops with an insulator such as SiN or SiC to serve as an etch stop layer during the damascene process while preventing diffusion of metal ions such as copper to form an upper metal wiring connected to the lower metal wiring. Form an etch stop layer. The etch stop layer must be removed completely to ensure good deposition of the barrier metal layer / seed layer during the etching process to form the damascene pattern, depending on the size of the damascene pattern or the density of the damascene pattern. As a result, there is a problem in that a portion where punch through exists. That is, since the etching stop layer is etched differently according to the damascene pattern, the surface of the lower metal interconnection that is exposed first may be severely corroded. Due to this corrosion, when the metal-oxide layer is formed on the surface of the lower metal wiring, and the barrier metal layer / seed layer deposition process is performed while the metal-oxide layer is present, the barrier metal layer / seed layer deposition process does not proceed normally. Problems such as voids are generated in the plating layer embedded in the damascene pattern by the plating process, and a problem arises in that the via contact resistance is increased.

따라서, 본 발명은 다마신 패턴의 저면을 이루는 하부 금속배선의 부식을 방지하여 금속배선의 전기적 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 금속배선 형성 방법을 제공함에 그 목적이 있다. Accordingly, an object of the present invention is to provide a method for forming a metal wiring of a semiconductor device capable of improving the electrical characteristics and reliability of the metal wiring by preventing corrosion of the lower metal wiring forming the bottom of the damascene pattern.

이러한 목적을 달성하기 위한 본 발명의 측면에 따른 반도체 소자의 금속배선 형성 방법은 하부 금속배선이 형성된 기판 상에 식각 정지층 및 절연층을 형성하는 단계; 상기 절연층 및 식각 정지층을 식각하여 다마신 패턴을 형성하되, 상기 식각 정지층이 완전히 제거되지 않도록 하는 단계; 상기 다마신 패턴들을 포함한 상기 절연층 상에 MiPVD 방식의 제1 공정으로 배리어 메탈층을 형성하는 단계; MiPVD 방식의 제2 공정으로 상기 다마신 패턴 저면의 상기 배리어 메탈층 및 상기 남아있는 식각 정지층을 선택적으로 제거하여 상기 하부 금속배선을 노출시키는 단계; 및 상기 다마신 패턴 내부에 상부 금속배선을 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of forming a metal interconnection of a semiconductor device, including forming an etch stop layer and an insulation layer on a substrate on which a lower metal interconnection is formed; Etching the insulating layer and the etch stop layer to form a damascene pattern, wherein the etch stop layer is not completely removed; Forming a barrier metal layer on the insulating layer including the damascene patterns by a first process of a MiPVD method; Selectively removing the barrier metal layer and the remaining etch stop layer on the bottom of the damascene pattern in a second process of a MiPVD method to expose the lower metal wiring; And forming an upper metal wiring inside the damascene pattern.

상기에서, 상기 식각 정지층은 SiN나 SiC로 형성한다.In the above, the etch stop layer is formed of SiN or SiC.

상기 MiPVD 방식의 제1 공정은 DC 전력을 10 내지 30 kW로 하고, Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN, WC 중에 적어도 어느 하나를 사용하여 상기 배리어 메탈층을 100 내지 500 Å의 두께로 형성한다.In the first process of the MiPVD method, the DC power is 10 to 30 kW, and the barrier metal layer is 100 to 500 using at least one of Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN, and WC. Form a thickness of Å.

상기 배리어 메탈층은 MiPVD 방식의 제1 공정 전에 단원자층증착(ALD) 방식이나 화학기상증착(CVD) 방식으로 먼저 배리어 메탈을 증착하는 단계를 포함하거나, 단원자층증착(ALD) 방식이나 화학기상증착(CVD) 방식으로 형성한다.The barrier metal layer may include depositing a barrier metal first by a single magnetic layer deposition (ALD) method or a chemical vapor deposition (CVD) method before the first process of the MiPVD method, or by using a single magnetic layer deposition (ALD) method or chemical vapor deposition. It is formed by a (CVD) method.

상기 MiPVD 방식의 제2 공정은 DC 전력을 제1 공정보다 훨씬 낮은 1 내지 5 kW를 사용하며, 기판에 인가하는 RF 바이어스를 150 내지 500 W로 하여 실시한다. The second process of the MiPVD method uses DC power of 1 to 5 kW, which is much lower than the first process, and performs RF bias applied to the substrate to 150 to 500 W.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있다. 도면 상에서 동일 부호는 동일 요소를 지칭한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only the present embodiment is provided to make the disclosure of the present invention complete, and to fully convey the scope of the invention to those skilled in the art, the scope of the present invention should be understood by the claims of the present application. In addition, the thickness or size of each layer in the drawings may be exaggerated for convenience and clarity of description. Like numbers refer to like elements on the drawings.

도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 소자의 단면도이다.1A to 1D are cross-sectional views of devices for describing a method for forming metal wirings in a semiconductor device according to an embodiment of the present invention.

도 1a를 참조하면, 하부 금속배선(12)이 형성된 기판(21) 상에 식각 정지층(13) 및 절연층(14)을 형성한다. 다마신 방식으로 절연층(14) 및 식각 정지층(13)을 식각하여 다마신 패턴(15)을 형성하되, 식각 정지층(13)이 완전히 제거되지 않도록 하여 하부 금속배선(12)의 노출을 방지한다.Referring to FIG. 1A, an etch stop layer 13 and an insulating layer 14 are formed on a substrate 21 on which a lower metal wiring 12 is formed. The damascene pattern 15 is formed by etching the insulating layer 14 and the etch stop layer 13 in a damascene manner, and the etch stop layer 13 is not completely removed to expose the lower metal wiring 12. prevent.

상기에서, 하부 금속배선(12)은 구리와 같은 금속배선 재료로 사용되는 모든 금속을 사용하여 형성할 수 있다. 식각 정지층(13)은 SiN, SiC 등의 절연물로 형성한다. 다마신 방식은 싱글 다마신 방식과 듀얼 다마신 방식을 포함한다. 즉, 다마신 패턴(15)은 싱글 다마신 방식이나 듀얼 다마신 방식으로 형성한다.In the above, the lower metallization 12 may be formed using any metal used as metallization material such as copper. The etch stop layer 13 is formed of an insulator such as SiN or SiC. The damascene method includes the single damascene method and the dual damascene method. That is, the damascene pattern 15 is formed in a single damascene or dual damascene.

도 1b를 참조하면, 다마신 패턴들(15)을 포함한 절연층(14) 상에 MiPVD 방식의 제1 공정으로 배리어 메탈층(16)을 형성한다.Referring to FIG. 1B, the barrier metal layer 16 is formed on the insulating layer 14 including the damascene patterns 15 by a first process of the MiPVD method.

상기에서, 배리어 메탈층(16)을 증착하기 위한 MiPVD 방식의 제1 공정은 DC 전력을 10 내지 30 kW로 하고, Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN, WC 등 현재 배리어 메탈 재료로 사용되는 모든 재료 중에 적어도 어느 하나를 사용하여 100 내지 500 Å의 두께로 형성한다.In the above, the first process of the MiPVD method for depositing the barrier metal layer 16 is DC power of 10 to 30 kW, current barriers such as Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN, WC At least one of all materials used as the metal material is used to form a thickness of 100 to 500 mm 3.

한편, 배리어 메탈층(16)은 MiPVD 방식의 제1 공정으로 배리어 메탈을 증착하기 전에, 단원자층증착(ALD) 방식이나 화학기상증착(CVD) 방식으로 배리어 메탈을 먼저 증착하여 형성하는 것을 포함하거나, MiPVD 방식의 제1 공정으로 배리어 메탈층(16)을 형성하지 않고, 단원자층증착(ALD) 방식이나 화학기상증착(CVD) 방식으로 형성할 수 있다.On the other hand, the barrier metal layer 16 includes forming the barrier metal by first depositing the barrier metal by monolith layer deposition (ALD) or chemical vapor deposition (CVD) before depositing the barrier metal in the first process of the MiPVD method. In the first step of the MiPVD method, the barrier metal layer 16 may not be formed, but may be formed by a monolayer deposition (ALD) method or a chemical vapor deposition (CVD) method.

도 1c를 참조하면, MiPVD 방식의 제2 공정으로 다마신 패턴 저면의 배리어 메탈층(16) 및 남아있는 식각 정지층(13)을 선택적으로 제거하여 하부 금속배선(12)을 노출시킨다. Referring to FIG. 1C, the lower metal wiring 12 is exposed by selectively removing the barrier metal layer 16 and the remaining etch stop layer 13 on the bottom of the damascene pattern in a second process of the MiPVD method.

상기에서, MiPVD 방식의 제2 공정은 DC 전력을 제1 공정보다 훨씬 낮은 1 내지 5 kW를 사용하며, 기판에 가하는 RF 바이어스를 150 내지 500 W로 한정한다. 이러한 조건으로 MiPVD 방식의 제2 공정을 실시하면 다마신 패턴(15)의 저면에 리스퍼터링(resputtering)이 일어나 다마신 패턴 저면의 층이 선택적으로 제거되면서 측벽에 재증착(redeposition)이 일어난다.In the above, the second process of the MiPVD method uses 1 to 5 kW of DC power much lower than the first process, and limits the RF bias applied to the substrate to 150 to 500 W. When the second process of the MiPVD method is performed under these conditions, resputtering occurs on the bottom surface of the damascene pattern 15, and a layer of the bottom surface of the damascene pattern is selectively removed to cause redeposition on the sidewall.

도 1d를 참조하면, 다마신 패턴(15) 내부를 구리와 같은 금속배선 재료로 사용되는 모든 금속을 사용하여 여러 가지 매립 방법, 예를 들어, 무전해 도금 방식, 전해 도금 방식, PVD 방식, CVD 방식 등으로 채운 후 화학적 기계적 연마 공정으로 하부 금속배선(12)과 연결되는 상부 금속배선(17)을 형성한다.Referring to FIG. 1D, various embedding methods, for example, electroless plating, electrolytic plating, PVD, and CVD using all metals used as metal wiring materials such as copper inside the damascene pattern 15 After filling in a method or the like to form the upper metal wiring 17 is connected to the lower metal wiring 12 by a chemical mechanical polishing process.

상기에서, 상부 금속배선(17)으로 구리를 사용하고, 도금 방식으로 매립할 경우, 배리어 메탈층(16) 상에 구리 시드층을 PVD 방식이나 CVD 방식 등으로 50 내지 1500 Å의 두께로 형성한다. In the above, when copper is used as the upper metal interconnection 17 and embedded in the plating method, the copper seed layer is formed on the barrier metal layer 16 to have a thickness of 50 to 1500 kPa by the PVD method or the CVD method. .

상술한 바와 같이, 본 발명은 다마신 패턴을 형성할 때 하부 금속배선 상에 형성된 식각 정지층을 제거하지 않고, 제거되지 않는 식각 정지층은 배리어 메탈층 증착 공정시 다마신 패턴 저면이 선택적으로 식각되어지는 공정으로 제거하므로, 하부 금속배선의 부식을 방지할 수 있고, 하부 금속배선이 공기 중에 노출되지 않으므로 금속-산화층 제거를 위한 세정 공정을 생략할 수 있어 비용 및 생산성 측면에서 유리하다. As described above, the present invention does not remove the etch stop layer formed on the lower metal wiring when forming the damascene pattern, and the etch stop layer that is not removed is selectively etched on the bottom surface of the damascene pattern during the barrier metal layer deposition process. Since it is removed by the process to be made, it is possible to prevent corrosion of the lower metal wiring, and since the lower metal wiring is not exposed to air, it is possible to omit the cleaning process for removing the metal-oxide layer, which is advantageous in terms of cost and productivity.

도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 소자의 단면도이다. 1A to 1D are cross-sectional views of devices for describing a method for forming metal wirings in a semiconductor device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

11: 기판 12: 하부 금속배선11: substrate 12: lower metal wiring

13: 식각 정지층 14: 절연층13: etch stop layer 14: insulation layer

15: 다마신 패턴 16: 배리어 메탈층15: damascene pattern 16: barrier metal layer

17: 상부 금속배선 17: upper metal wiring

Claims (6)

하부 금속배선이 형성된 기판 상에 식각 정지층 및 절연층을 형성하는 단계;Forming an etch stop layer and an insulating layer on the substrate on which the lower metal wiring is formed; 상기 절연층 및 식각 정지층을 식각하여 다마신 패턴을 형성하되, 상기 식각 정지층이 완전히 제거되지 않도록 하는 단계;Etching the insulating layer and the etch stop layer to form a damascene pattern, wherein the etch stop layer is not completely removed; 상기 다마신 패턴들을 포함한 상기 절연층 상에 MiPVD 방식의 제1 공정으로 배리어 메탈층을 형성하는 단계;Forming a barrier metal layer on the insulating layer including the damascene patterns by a first process of a MiPVD method; MiPVD 방식의 제2 공정으로 상기 다마신 패턴 저면의 상기 배리어 메탈층 및 상기 남아있는 식각 정지층을 선택적으로 제거하여 상기 하부 금속배선을 노출시키는 단계; 및Selectively removing the barrier metal layer and the remaining etch stop layer on the bottom of the damascene pattern in a second process of a MiPVD method to expose the lower metal wiring; And 상기 다마신 패턴 내부에 상부 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성 방법.And forming an upper metal wiring in the damascene pattern. 제 1 항에 있어서, 상기 식각 정지층은 SiN나 SiC로 형성하는 반도체 소자의 금속배선 형성 방법.The method of claim 1, wherein the etch stop layer is formed of SiN or SiC. 제 1 항에 있어서, 상기 MiPVD 방식의 제1 공정은 DC 전력을 10 내지 30 kW로 하고, Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN, WC 중에 적어도 어느 하나를 사용하여 상기 배리어 메탈층을 100 내지 500 Å의 두께로 형성하는 반도체 소자의 금속배선 형성 방법.The method of claim 1, wherein the MiPVD type first process uses DC power of 10 to 30 kW and uses at least one of Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN, and WC. Metal wiring formation method of a semiconductor element which forms a metal layer in thickness of 100-500 GPa. 제 1 항에 있어서, 상기 배리어 메탈층은 MiPVD 방식의 제1 공정 전에 단원자층증착(ALD) 방식이나 화학기상증착(CVD) 방식으로 먼저 배리어 메탈을 증착하는 단계를 포함하는 반도체 소자의 금속배선 형성 방법.The metallization of the semiconductor device of claim 1, wherein the barrier metal layer is formed by first depositing a barrier metal by a monolayer deposition (ALD) method or a chemical vapor deposition (CVD) method before the first process of the MiPVD method. Way. 제 1 항에 있어서, 상기 배리어 메탈층은 단원자층증착(ALD) 방식이나 화학기상증착(CVD) 방식으로 형성하는 반도체 소자의 금속배선 형성 방법.The method of claim 1, wherein the barrier metal layer is formed by monolayer deposition (ALD) or chemical vapor deposition (CVD). 제 1 항에 있어서, 상기 MiPVD 방식의 제2 공정은 DC 전력을 제1 공정보다 훨씬 낮은 1 내지 5 kW를 사용하며, 기판에 가하는 RF 바이어스를 150 내지 500 W로 하여 실시하는 반도체 소자의 금속배선 형성 방법.The metallization of the semiconductor device of claim 1, wherein the second process of the MiPVD method uses DC power of 1 to 5 kW, which is much lower than that of the first process, and the RF bias applied to the substrate is 150 to 500 W. Forming method.
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