KR100443795B1 - Method of forming a copper wiring in a semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 구리 배선 형성 방법에 관한 것으로, 디싱 현상이 상대적으로 많이 발생되는 다마신 패턴의 주변에 구리보다 전기화학적으로 액티브한 금속으로 액티브 애노드 메탈층을 형성하고, 다마신 패턴을 포함한 전체 구조상에 구리층을 형성하고, 구리층을 화학적 기계적 연마 공정으로 연마하고, 연마가 진행되어 액티브 애노드 메탈층이 노출되는 시점부터 액티브 애노드 메탈층과 구리층은 동일 전해질 내에서 전기화학적 회로를 구성하게 되고, 이로 인하여 액티브 애노드 메탈층은 산화 반응이 촉진되는 반면 구리층은 환원 반응이 가속되어 구리층의 연마 속도가 크게 떨어지며, 연마 공정이 완료되어 구리 배선이 형성될 시점에서 구리 배선의 상부 표면에 디싱 현상이 발생되지 않도록 하는 반도체 소자의 구리 배선 형성 방법에 관하여 기술된다.The present invention relates to a method for forming a copper wiring of a semiconductor device, wherein an active anode metal layer is formed of a metal that is electrochemically more active than copper, and includes a damascene pattern in the vicinity of a damascene pattern in which dishing occurs relatively. A copper layer is formed on the entire structure, the copper layer is polished by a chemical mechanical polishing process, and the polishing process proceeds to expose the active anode metal layer, whereby the active anode metal layer and the copper layer constitute an electrochemical circuit in the same electrolyte. As a result, the active anode metal layer accelerates the oxidation reaction while the copper layer accelerates the reduction reaction, thereby greatly reducing the polishing rate of the copper layer, and the upper surface of the copper wiring when the polishing process is completed and the copper wiring is formed. Method for forming copper wiring of semiconductor device to prevent dishing from occurring It is described with respect.

Description

반도체 소자의 구리 배선 형성 방법{Method of forming a copper wiring in a semiconductor device}Method of forming a copper wiring in a semiconductor device

본 발명은 반도체 소자의 구리 배선 형성 방법에 관한 것으로, 특히 화학적 기계적 연마(CMP) 공정으로 구리층을 연마하여 다마신 패턴에 구리 배선을 형성할 때 구리 배선의 상부 표면에 발생되는 디싱(dishing) 현상을 방지할 수 있는 반도체 소자의 구리 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming copper wirings in semiconductor devices, and in particular, dishing that occurs on the upper surface of copper wirings when a copper layer is formed on a damascene pattern by polishing a copper layer by chemical mechanical polishing (CMP) process. The present invention relates to a copper wiring formation method of a semiconductor device capable of preventing the phenomenon.

일반적으로, 반도체 산업이 초대규모 집적 회로(Ultra Large Scale Integration; ULSI)로 옮겨 가면서 소자의 지오메트리(geometry)가 서브-하프-마이크로(sub-half-micron) 영역으로 계속 줄어드는 반면, 성능 향상 및 신뢰도 측면에서 회로 밀도(circuit density)는 증가하고 있다. 이러한 요구에 부응하여, 반도체 소자의 금속 배선을 형성함에 있어서 구리 박막은 알루미늄에 비해 녹는점이 높아 전기이동도(electro-migration; EM)에 대한 저항이 커서 반도체 소자의 신뢰성을 향상시킬 수 있고, 비저항이 낮아 신호전달 속도를 증가시킬 수 있어, 집적 회로(integration circuit)에 유용한 상호연결 재료(interconnection material)로 사용되고 있다.In general, as the semiconductor industry moves to Ultra Large Scale Integration (ULSI), the geometry of the device continues to shrink into the sub-half-micron area, while improving performance and reliability. In terms of circuit density, circuit density is increasing. In response to these demands, the copper thin film has a higher melting point than aluminum in forming metal wirings of the semiconductor device, and thus has high resistance to electro-migration (EM), thereby improving reliability of the semiconductor device and providing a specific resistance. This low rate can increase the signal transfer rate, making it a useful interconnect material for integration circuits.

현재, 사용이 가능한 구리 매립 방법으로는 물리기상증착(PVD)법/리플로우 (reflow), 화학기상증착법(CVD), 전해 도금(Electroplating)법, 무전해 도금(Electroless-plating)법 등이 있으며, 이 중에서 선호되는 방법은 구리 매립 특성이 비교적 양호한 전해 도금법과 화학기상증착법이다.Currently available copper embedding methods include physical vapor deposition (PVD) / reflow, chemical vapor deposition (CVD), electroplating, and electroless-plating. Among these, preferred methods are electroplating and chemical vapor deposition which have relatively good copper embedding properties.

반도체 소자의 구리 배선 형성 공정에 하부층과 전기적으로 연결하기 위한비아 콘택홀 및 금속 배선이 위치되는 트렌치를 동시에 형성시키는 다마신 기법이 널리 적용되고 있으며, 유전율이 낮은 저유전막이 적용되고 있다.A damascene technique for simultaneously forming a trench in which a via contact hole and a metal wiring are located for electrically connecting a lower layer to a copper wiring forming process of a semiconductor device is widely applied, and a low dielectric film having a low dielectric constant is applied.

비아 콘택홀 및 트렌치로 이루어진 다마신 패턴에 구리 배선을 형성하기 위해서는 상기한 여러 방법으로 다마신 패턴에 구리를 매립시킨 후에 매립된 구리층을 화학적 기계적 연마(CMP) 공정으로 연마하여 이웃하는 구리 배선과 격리(isolation)시킨다.In order to form a copper wiring in the damascene pattern made of the via contact hole and the trench, the copper layer is buried by the chemical mechanical polishing (CMP) process after embedding the copper in the damascene pattern by various methods described above. Isolate with.

그런데, 화학적 기계적 연마 공정은 연마 선택비가 다른 막과 동시에 연마가 진행될 경우에 연마 속도가 빠른 막 부분이 접시모양으로 더 연마되는 디싱(dishing) 현상이 발생된다. 구리 배선을 형성하기 위하여 구리층을 화학적 기계적 연마 공정으로 연마할 경우, 처음에는 구리층이 전체면에 형성되어 있기 때문에 연마 선택비가 동일하여 디싱 현상이 발생되지 않으나, 연마 공정이 어느 정도 진행된 후에는 다마신 패턴 이외의 지역에 층간 절연막이나 배리어 메탈층과 같은 연마 선택비가 다른 막이 노출되고, 이로 인하여 다마신 패턴 부분의 구리층이 빠르게 연마되어 디싱 현상이 일어나게 된다. 이러한 디싱 현상은 L/S 지역에서는 추가적으로 옥사이드 부식(oxide erosion)을 유발시켜 궁극적으로는 구리 배선 저항을 증가시키고 구조적 측면에서는 상부층에서의 금속 제거를 어렵게하여 배선 단락(line short)을 유발시키는 원인이 된다. 이러한 디싱 현상을 줄이기 위한 방법으로는 공정 진행중 연마 속도를 크게 낮추거나 연마 선택비를 조절하는 등 레시피(recipe) 또는 소모품의 측면에서 접근하였다. 패턴 구조적인 측면으로는 금속 배펀 내부에 옥사이드 더미(oxide dummy)를 삽입하여 압력을 분산시키는 방법으로디싱 현상을 줄이고자 하였다. 특히 패턴의 조절을 통한 방법은 배선의 폭을 변경시키는 방법으로 이루어져 왔으나 일반적으로 배선 디싱(line dishing)은 그 폭이 10㎛ 이상의 경우에는 거의 포화(saturation)되는 경향을 보이기 때문에 선택적으로 디싱을 줄이기 위한 근본적인 해결책은 아니었다.However, in the chemical mechanical polishing process, a dishing phenomenon occurs in which a portion of a film having a high polishing rate is further polished in a dish shape when polishing is performed simultaneously with a film having a different polishing selectivity. When the copper layer is polished by a chemical mechanical polishing process to form a copper wiring, since the copper layer is initially formed on the entire surface, the dish selection ratio is the same so that dishing does not occur. A film having a different polishing selectivity such as an interlayer insulating film or a barrier metal layer is exposed in a region other than the damascene pattern, which causes the copper layer of the damascene pattern portion to be polished quickly so that dishing occurs. This dishing phenomenon causes additional oxide erosion in the L / S region, which ultimately increases copper wiring resistance, and structurally makes it difficult to remove metal from the top layer, causing line shorts. do. In order to reduce the dishing phenomenon, approaches such as recipes or consumables have been approached, such as significantly lowering the polishing rate or adjusting the polishing selectivity during the process. In terms of the pattern structure, dishing was reduced by inserting an oxide dummy into the metal backing to disperse the pressure. In particular, the method of controlling the pattern has been made by changing the width of the wiring. However, in general, the line dishing tends to be almost saturated when the width is 10 μm or more, thereby selectively reducing dishing. It was not an essential solution for that.

따라서, 본 발명은 화학적 기계적 연마(CMP) 공정으로 구리층을 연마하여 다마신 패턴에 구리 배선을 형성할 때 구리 배선의 상부 표면에 발생되는 디싱(dishing) 현상을 방지하여 구리 배선의 전기적 특성을 향상시키고, 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 구리 배선 형성 방법을 제공함에 그 목적이 있다.Accordingly, the present invention prevents dishing occurring on the upper surface of the copper wiring by polishing the copper layer by a chemical mechanical polishing (CMP) process to form a copper wiring on the damascene pattern, thereby improving the electrical characteristics of the copper wiring. It is an object of the present invention to provide a method for forming a copper wiring of a semiconductor device which can improve the reliability of the device.

이러한 목적을 달성하기 위한 본 발명의 제 1 실시예에 따른 반도체 소자의 구리 배선 형성 방법은 하부 도전층이 형성된 반도체 기판이 제공되는 단계; 상기 하부 도전층을 포함한 전체 구조 상부에 층간 절연막을 형성하는 단계; 상기 층간 절연막의 일부를 식각하여 기능성 패턴을 형성하고, 상기 기능성 패턴 내에 액티브 애노드 메탈층을 형성하는 단계; 상기 층간 절연막의 일부를 식각하여 다마신 패턴을 형성하고, 상기 다마신 패턴은 적어도 일 측면이 상기 액티브 애노드 메탈층으로 이루어지는 단계; 상기 액티브 애노드 메탈층 및 다마신 패턴을 포함한 전체 구조상에 구리층을 형성하는 단계; 및 화학적 기계적 연마 공정으로 상기 구리층을연마하여 구리 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.According to a first aspect of the present invention, there is provided a method for forming a copper wiring of a semiconductor device, comprising: providing a semiconductor substrate having a lower conductive layer formed thereon; Forming an interlayer insulating film on the entire structure including the lower conductive layer; Etching a portion of the interlayer insulating film to form a functional pattern, and forming an active anode metal layer in the functional pattern; Etching a portion of the interlayer insulating film to form a damascene pattern, wherein the damascene pattern comprises at least one side of the active anode metal layer; Forming a copper layer on the entire structure including the active anode metal layer and a damascene pattern; And forming a copper wiring by polishing the copper layer by a chemical mechanical polishing process.

상기한 목적을 달성하기 위한 본 발명의 제 2 실시예에 따른 반도체 소자의 구리 배선 형성 방법은 하부 도전층이 형성된 반도체 기판이 제공되는 단계; 상기 하부 도전층을 포함한 전체 구조 상부에 층간 절연막을 형성하는 단계; 상기 층간 절연막 상에 액티브 애노드 메탈층을 형성하는 단계; 상기 액티브 애노드 메탈층 및 상기 층간 절연막의 일부를 식각하여 다마신 패턴을 형성하고, 상기 다마신 패턴은 상단부가 상기 액티브 애노드 메탈층으로 이루어지는 단계; 상기 액티브 애노드 메탈층 및 다마신 패턴을 포함한 전체 구조상에 구리층을 형성하는 단계; 및 화학적 기계적 연마 공정으로 상기 구리층 및 상기 액티브 애노드 메탈층을 연마하여 구리 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of forming a copper wiring of a semiconductor device, the method including: providing a semiconductor substrate having a lower conductive layer formed thereon; Forming an interlayer insulating film on the entire structure including the lower conductive layer; Forming an active anode metal layer on the interlayer insulating film; Etching a portion of the active anode metal layer and the interlayer insulating film to form a damascene pattern, wherein the damascene pattern has an upper end formed of the active anode metal layer; Forming a copper layer on the entire structure including the active anode metal layer and a damascene pattern; And polishing the copper layer and the active anode metal layer by a chemical mechanical polishing process to form a copper wiring.

상기한 목적을 달성하기 위한 본 발명의 제 3 실시예에 따른 반도체 소자의 구리 배선 형성 방법은 하부 도전층이 형성된 반도체 기판이 제공되는 단계; 상기 하부 도전층을 포함한 전체 구조 상부에 층간 절연막을 형성하는 단계; 상기 층간 절연막의 일부를 식각하여 기능성 패턴을 형성하고, 상기 기능성 패턴을 포함한 상기 층간 절연막 상에 액티브 애노드 메탈층을 형성하는 단계; 상기 액티브 애노드 메탈층 및 상기 층간 절연막의 일부를 식각하여 다마신 패턴을 형성하고, 상기 다마신 패턴은 상단부 및 일 측면이 상기 액티브 애노드 메탈층으로 이루어지는 단계; 상기 액티브 애노드 메탈층 및 다마신 패턴을 포함한 전체 구조상에 구리층을 형성하는 단계; 및 화학적 기계적 연마 공정으로 상기 구리층 및 상기 층간 절연막 상부의 액티브 애노드 메탈층을 연마하여 구리 배선을 형성하는 단계를 포함하여이루어지는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of forming a copper wiring of a semiconductor device, the method including: providing a semiconductor substrate having a lower conductive layer formed thereon; Forming an interlayer insulating film on the entire structure including the lower conductive layer; Etching a portion of the interlayer insulating film to form a functional pattern, and forming an active anode metal layer on the interlayer insulating film including the functional pattern; Etching a portion of the active anode metal layer and the interlayer insulating film to form a damascene pattern, wherein the damascene pattern comprises an active anode metal layer at an upper end and a side thereof; Forming a copper layer on the entire structure including the active anode metal layer and a damascene pattern; And forming a copper wiring by polishing the copper layer and the active anode metal layer on the interlayer insulating layer by a chemical mechanical polishing process.

도 1a 내지 1d는 본 발명의 제 1 실시예에 따른 반도체 소자의 구리 배선 형성 방법을 설명하기 위한 소자의 단면도.1A to 1D are cross-sectional views of a device for explaining a method for forming a copper wiring of a semiconductor device according to a first embodiment of the present invention.

도 2a 내지 2d는 본 발명의 제 2 실시예에 따른 반도체 소자의 구리 배선 형성 방법을 설명하기 위한 소자의 단면도.2A to 2D are cross-sectional views of devices for explaining a method for forming copper wirings of a semiconductor device according to a second embodiment of the present invention.

도 3a 내지 3d는 본 발명의 제 3 실시예에 따른 반도체 소자의 구리 배선 형성 방법을 설명하기 위한 소자의 단면도.3A to 3D are cross-sectional views of a device for explaining a method for forming a copper wiring of a semiconductor device according to a third embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

11, 21, 31: 하부 도전층 12, 22, 32: 층간 절연막11, 21, 31: lower conductive layers 12, 22, 32: interlayer insulating film

13, 23, 33: 액티브 애노드 메탈층 14, 24, 34: 다마신 패턴13, 23, 33: active anode metal layer 14, 24, 34: damascene pattern

15, 25, 35: 배리어 메탈층 16, 26, 36: 구리 시드층15, 25, 35: barrier metal layer 16, 26, 36: copper seed layer

17, 27, 37: 구리층 170, 270, 370: 구리 배선17, 27, 37: copper layer 170, 270, 370: copper wiring

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 1d는 본 발명의 제 1 실시예에 따른 반도체 소자의 구리 배선 형성 방법을 설명하기 위한 소자의 단면도이다.1A to 1D are cross-sectional views of devices for explaining a method of forming a copper wiring of a semiconductor device according to a first embodiment of the present invention.

도 1a를 참조하면, 반도체 소자 제조 공정을 통해 하부 도전층(11) 형성 공정까지 완료된 반도체 기판이 제공된다. 하부 도전층(11)을 포함한 전체 구조 상부에 층간 절연막(12)을 형성한다. 다마신 패턴이 형성될 지역과 연결되는 부분의 층간 절연막(12)의 일부분을 식각하여 기능성 패턴을 형성한 후, 기능성 패턴 내에 액티브 애노드 메탈층(active anode metal layer; 13)을 형성한다.Referring to FIG. 1A, a semiconductor substrate completed up to a process of forming the lower conductive layer 11 through a semiconductor device manufacturing process is provided. An interlayer insulating layer 12 is formed on the entire structure including the lower conductive layer 11. A portion of the interlayer insulating layer 12 connected to the region where the damascene pattern is to be formed is etched to form a functional pattern, and then an active anode metal layer 13 is formed in the functional pattern.

상기에서, 액티브 애노드 메탈층(13)은 구리보다 전기화학적으로 액티브한 금속 예를 들어, 알루미늄, 티타늄, 텅스텐 등과 같은 금속을 기능성 패턴을 포함한 층간 절연막(12) 상에 증착한 후, 화학적 기계적 연마 공정으로 기능성 패턴 이외 지역의 금속층을 제거하여 기능성 패턴 내에만 형성된다. 액티브 애노드 메탈층(13)이 형성되는 위치는 다마신 패턴이 형성되는 모든 위치에 형성시킬 수도 있지만, 배선 디싱(line dishing)은 그 폭이 10㎛ 이상의 경우에는 거의 포화(saturation)되는 점을 고려하여 선택적으로 디싱을 줄일 수 있도록 디싱 현상이 많이 발생되는 모양 및 크기를 갖는 다마신 패턴이 형성될 위치에 형성하는 것이 바람직하다.In the above, the active anode metal layer 13 is deposited on the interlayer insulating film 12 containing a functional pattern, such as a metal, such as aluminum, titanium, tungsten, etc., which is electrochemically more active than copper, and then chemically mechanically polished. The process removes the metal layer in the region other than the functional pattern to form only in the functional pattern. Although the position where the active anode metal layer 13 is formed may be formed at all positions where the damascene pattern is formed, line dishing is considered to be almost saturated when the width thereof is 10 μm or more. Therefore, it is preferable to form a damascene pattern having a shape and size in which a lot of dishing occurs so as to selectively reduce dishing.

도 1b를 참조하면, 포토레지스트 패턴(도시 안됨)을 이용한 다마신 기법으로 식각 공정을 실시하여, 하부 도전층(11)과 전기적으로 연결하기 위한 비아 콘택홀 및 구리 배선이 위치되는 트렌치를 갖는 다마신 패턴(14)을 형성한다.Referring to FIG. 1B, an etching process is performed by a damascene technique using a photoresist pattern (not shown), and has a trench in which via contact holes and copper wirings for electrically connecting the lower conductive layer 11 are located. The drank pattern 14 is formed.

상기에서, 다마신 패턴(14)은 적어도 일 측면이 액티브 애노드 메탈층(13)으로 이루어 지도록 해야한다. 이는 후속 공정에 의해 다마신 패턴(14)에 채워지는 구리층과 액티브 애노드 메탈층(13)이 전해질 내에서 전기화학적 회로를 구성해야 하기 때문이다.In the above, the damascene pattern 14 should have at least one side of the active anode metal layer 13. This is because the copper layer and the active anode metal layer 13 filled in the damascene pattern 14 by a subsequent process must constitute an electrochemical circuit in the electrolyte.

도 1c를 참조하면, 액티브 애노드 메탈층(13) 및 다마신 패턴(14)을 포함한 전체 구조상에 배리어 메탈층(15), 구리 시드층(16) 및 구리층(17)을 순차적으로 형성한다. 다마신 패턴(14) 내에 구리 배선을 형성하기 위한 화학적 기계적 연마 공정을 실시한다.Referring to FIG. 1C, the barrier metal layer 15, the copper seed layer 16, and the copper layer 17 are sequentially formed on the entire structure including the active anode metal layer 13 and the damascene pattern 14. A chemical mechanical polishing process is performed to form copper wiring in the damascene pattern 14.

상기에서, 배리어 메탈층(15)은 ionized PVD TiN, CVD TiN, MOCVD TiN, ionized PVD Ta, ionized PVD TaN, CVD Ta, CVD TaN, CVD WN 중 어느 하나로 형성한다. 화학적 기계적 연마 공정은 전체면이 구리층(17)으로 된 상태이기 때문에 거의 균일한 연마가 이루어진다.In the above, the barrier metal layer 15 is formed of any one of ionized PVD TiN, CVD TiN, MOCVD TiN, ionized PVD Ta, ionized PVD TaN, CVD Ta, CVD TaN, and CVD WN. In the chemical mechanical polishing process, since the entire surface is made of the copper layer 17, the polishing is almost uniform.

도 1d를 참조하면, 구리층(17) 연마 공정이 계속 진행되어 액티브 애노드 메탈층(13)이 노출되는 시점부터 액티브 애노드 메탈층(13)과 구리층(17)은 동일 전해질인 연마 슬러리 내에서 전기화학적 회로를 구성하게 되고, 액티브 애노드 메탈층(13)은 산화 반응이 촉진되는 반면 구리층(17)은 환원 반응이 가속되어 구리층(17)의 연마 속도가 크게 떨어지며, 연마 공정이 완료되어 구리 배선(170)이형성될 시점에서 구리 배선(170)의 상부 표면에 디싱 현상이 발생되지 않는다.Referring to FIG. 1D, the process of polishing the copper layer 17 continues and the active anode metal layer 13 is exposed to the active anode metal layer 13 and the copper layer 17 in the polishing slurry of the same electrolyte. The active anode metal layer 13 promotes an oxidation reaction, whereas the copper layer 17 accelerates a reduction reaction, thereby greatly reducing the polishing rate of the copper layer 17, and the polishing process is completed. When the copper interconnection 170 is formed, dishing does not occur on the upper surface of the copper interconnection 170.

도 2a 내지 2d는 본 발명의 제 2 실시예에 따른 반도체 소자의 구리 배선 형성 방법을 설명하기 위한 소자의 단면도이다.2A to 2D are cross-sectional views of devices for explaining a method of forming copper wirings of a semiconductor device according to a second embodiment of the present invention.

도 2a를 참조하면, 반도체 소자 제조 공정을 통해 하부 도전층(21) 형성 공정까지 완료된 반도체 기판이 제공된다. 하부 도전층(21)을 포함한 전체 구조 상부에 층간 절연막(22)을 형성한다. 층간 절연막(22) 상에 액티브 애노드 메탈층(active anode metal layer; 23)을 형성한 후, 포토레지스트 패턴(도시 안됨)을 이용한 다마신 기법으로 식각 공정을 실시하여, 하부 도전층(21)과 전기적으로 연결하기 위한 비아 콘택홀 및 구리 배선이 위치되는 트렌치를 갖는 다마신 패턴(24)을 형성한다.Referring to FIG. 2A, a semiconductor substrate completed up to a process of forming a lower conductive layer 21 through a semiconductor device manufacturing process is provided. An interlayer insulating film 22 is formed on the entire structure including the lower conductive layer 21. After the active anode metal layer 23 is formed on the interlayer insulating layer 22, an etching process is performed by a damascene technique using a photoresist pattern (not shown), and the lower conductive layer 21 is formed. A damascene pattern 24 is formed having a trench in which via contact holes and copper wirings for electrical connection are located.

상기에서, 액티브 애노드 메탈층(23)은 구리보다 전기화학적으로 액티브한 금속 예를 들어, 알루미늄, 티타늄, 텅스텐 등과 같은 금속으로 형성된다. 액티브 애노드 메탈층(23)이 형성되는 위치는 다마신 패턴(24)이 형성되는 모든 위치에 형성시킬 수도 있지만, 배선 디싱(line dishing)은 그 폭이 10㎛ 이상의 경우에는 거의 포화(saturation)되는 점을 고려하여 선택적으로 디싱을 줄일 수 있도록 디싱 현상이 많이 발생되는 모양 및 크기를 갖는 다마신 패턴(24)이 형성될 위치에 형성하는 것이 바람직하다. 다마신 패턴(24)의 상단부는 액티브 애노드 메탈층(23)으로 이루어지는데, 이는 후속 공정에 의해 다마신 패턴(24)에 채워지는 구리층과 액티브 애노드 메탈층(23)이 전해질 내에서 전기화학적 회로를 구성해야 하기 때문이다.In the above, the active anode metal layer 23 is formed of a metal that is electrochemically more active than copper, for example, metal such as aluminum, titanium, tungsten, or the like. The position where the active anode metal layer 23 is formed may be formed at all positions where the damascene pattern 24 is formed, but the line dishing is almost saturated when the width is 10 μm or more. In consideration of the point, it is preferable to form the damascene pattern 24 having a shape and size in which a dishing phenomenon occurs a lot so as to selectively reduce dishing. The upper end of the damascene pattern 24 consists of an active anode metal layer 23, which is a copper layer and an active anode metal layer 23 filled in the damascene pattern 24 by a subsequent process in the electrochemical process. This is because the circuit must be configured.

도 2b를 참조하면, 액티브 애노드 메탈층(23) 및 다마신 패턴(24)을 포함한 전체 구조상에 배리어 메탈층(25), 구리 시드층(26) 및 구리층(27)을 순차적으로 형성한다. 다마신 패턴(24) 내에 구리 배선을 형성하기 위한 화학적 기계적 연마 공정을 실시한다.Referring to FIG. 2B, the barrier metal layer 25, the copper seed layer 26, and the copper layer 27 are sequentially formed on the entire structure including the active anode metal layer 23 and the damascene pattern 24. A chemical mechanical polishing process is performed to form copper wiring in the damascene pattern 24.

상기에서, 배리어 메탈층(25)은 ionized PVD TiN, CVD TiN, MOCVD TiN, ionized PVD Ta, ionized PVD TaN, CVD Ta, CVD TaN, CVD WN 중 어느 하나로 형성한다. 화학적 기계적 연마 공정은 전체면이 구리층(27)으로 된 상태이기 때문에 거의 균일한 연마가 이루어진다.In the above, the barrier metal layer 25 is formed of any one of ionized PVD TiN, CVD TiN, MOCVD TiN, ionized PVD Ta, ionized PVD TaN, CVD Ta, CVD TaN, and CVD WN. In the chemical mechanical polishing process, since the entire surface is made of the copper layer 27, the polishing is almost uniform.

도 2c를 참조하면, 구리층(27) 연마 공정이 계속 진행되어 액티브 애노드 메탈층(23)이 노출되는 시점부터 액티브 애노드 메탈층(23)과 구리층(27)은 동일 전해질인 연마 슬러리 내에서 전기화학적 회로를 구성하게 되고, 액티브 애노드 메탈층(23)은 산화 반응이 촉진되는 반면 구리층(27)은 환원 반응이 가속되어 구리층(27)의 연마 속도가 크게 떨어진다.Referring to FIG. 2C, the process of polishing the copper layer 27 continues and the active anode metal layer 23 is exposed to the active anode metal layer 23 and the copper layer 27 in the polishing slurry of the same electrolyte. In the electrochemical circuit, the active anode metal layer 23 accelerates the oxidation reaction, while the copper layer 27 accelerates the reduction reaction, thereby greatly reducing the polishing rate of the copper layer 27.

도 2d를 참조하면, 연마 공정을 계속 실시하여 층간 절연막(22) 상의 액티브 애노드 메탈층(23)을 제거하고, 이러한 연마 공정이 완료되어 구리 배선(270)이 형성되며, 형성된 구리 배선(270)의 상부 표면에 디싱 현상이 발생되지 않는다.Referring to FIG. 2D, the polishing process is continued to remove the active anode metal layer 23 on the interlayer insulating film 22, and the polishing process is completed to form a copper wiring 270, thereby forming the copper wiring 270. Dicing phenomenon does not occur on the upper surface of the.

도 3a 내지 3d는 본 발명의 제 3 실시예에 따른 반도체 소자의 구리 배선 형성 방법을 설명하기 위한 소자의 단면도이다.3A to 3D are cross-sectional views of devices for explaining a method of forming copper wirings of a semiconductor device according to a third embodiment of the present invention.

도 3a를 참조하면, 반도체 소자 제조 공정을 통해 하부 도전층(31) 형성 공정까지 완료된 반도체 기판이 제공된다. 하부 도전층(31)을 포함한 전체 구조 상부에 층간 절연막(32)을 형성한다. 다마신 패턴이 형성될 지역과 연결되는 부분의 층간 절연막(32)의 일부분을 식각하여 기능성 패턴을 형성한 후, 기능성 패턴을 포함한 층간 절연막(32) 상에 액티브 애노드 메탈층(33)을 형성한 후, 포토레지스트 패턴(도시 안됨)을 이용한 다마신 기법으로 식각 공정을 실시하여, 하부 도전층(31)과 전기적으로 연결하기 위한 비아 콘택홀 및 구리 배선이 위치되는 트렌치를 갖는 다마신 패턴(34)을 형성한다.Referring to FIG. 3A, a semiconductor substrate completed up to a process of forming a lower conductive layer 31 through a semiconductor device manufacturing process is provided. An interlayer insulating layer 32 is formed on the entire structure including the lower conductive layer 31. After forming a functional pattern by etching a part of the interlayer insulating film 32 in the portion connected to the region where the damascene pattern is to be formed, the active anode metal layer 33 is formed on the interlayer insulating film 32 including the functional pattern. Subsequently, an etching process is performed by a damascene technique using a photoresist pattern (not shown), and the damascene pattern 34 having a trench in which via contact holes and copper wirings for electrically connecting the lower conductive layer 31 are positioned. ).

상기에서, 액티브 애노드 메탈층(33)은 구리보다 전기화학적으로 액티브한 금속 예를 들어, 알루미늄, 티타늄, 텅스텐 등과 같은 금속으로 형성된다. 액티브 애노드 메탈층(33)이 형성되는 위치는 다마신 패턴(34)이 형성되는 모든 위치에 형성시킬 수도 있지만, 배선 디싱(line dishing)은 그 폭이 10㎛ 이상의 경우에는 거의 포화(saturation)되는 점을 고려하여 선택적으로 디싱을 줄일 수 있도록 디싱 현상이 많이 발생되는 모양 및 크기를 갖는 다마신 패턴(34)이 형성될 위치에 형성하는 것이 바람직하다.In the above, the active anode metal layer 33 is formed of a metal that is electrochemically more active than copper, such as aluminum, titanium, tungsten, or the like. The position where the active anode metal layer 33 is formed may be formed at all positions where the damascene pattern 34 is formed, but the line dishing is almost saturated when the width is 10 μm or more. In consideration of the point, it is preferable to form the damascene pattern 34 having a shape and size in which dishing occurs a lot so as to selectively reduce dishing.

도 3b를 참조하면, 액티브 애노드 메탈층(33) 및 다마신 패턴(24)을 포함한 전체 구조상에 배리어 메탈층(35), 구리 시드층(36) 및 구리층(37)을 순차적으로 형성한다. 다마신 패턴(34) 내에 구리 배선을 형성하기 위한 화학적 기계적 연마 공정을 실시한다.Referring to FIG. 3B, the barrier metal layer 35, the copper seed layer 36, and the copper layer 37 are sequentially formed on the entire structure including the active anode metal layer 33 and the damascene pattern 24. A chemical mechanical polishing process is performed to form copper wiring in the damascene pattern 34.

상기에서, 배리어 메탈층(35)은 ionized PVD TiN, CVD TiN, MOCVD TiN,ionized PVD Ta, ionized PVD TaN, CVD Ta, CVD TaN, CVD WN 중 어느 하나로 형성한다. 화학적 기계적 연마 공정은 전체면이 구리층(37)으로 된 상태이기 때문에 거의 균일한 연마가 이루어진다.In the above, the barrier metal layer 35 is formed of any one of ionized PVD TiN, CVD TiN, MOCVD TiN, ionized PVD Ta, ionized PVD TaN, CVD Ta, CVD TaN, and CVD WN. In the chemical mechanical polishing process, since the entire surface is made of the copper layer 37, the polishing is almost uniform.

도 3c를 참조하면, 구리층(37) 연마 공정이 계속 진행되어 층간 절연막(32) 상의 액티브 애노드 메탈층(33)이 노출되는 시점부터 액티브 애노드 메탈층(33)과 구리층(37)은 동일 전해질인 연마 슬러리 내에서 전기화학적 회로를 구성하게 되고, 액티브 애노드 메탈층(33)은 산화 반응이 촉진되는 반면 구리층(37)은 환원 반응이 가속되어 구리층(37)의 연마 속도가 크게 떨어진다.Referring to FIG. 3C, the active anode metal layer 33 and the copper layer 37 are the same from the time when the polishing process of the copper layer 37 is continued to expose the active anode metal layer 33 on the interlayer insulating layer 32. The electrochemical circuit is constituted in the polishing slurry as an electrolyte, and the active anode metal layer 33 accelerates an oxidation reaction, while the copper layer 37 accelerates a reduction reaction, thereby greatly reducing the polishing rate of the copper layer 37. .

도 3d를 참조하면, 연마 공정을 계속 실시하여 층간 절연막(32) 상의 액티브 애노드 메탈층(33)을 제거하고, 이러한 연마 공정이 완료되어 구리 배선(370)이 형성되며, 형성된 구리 배선(370)의 상부 표면에 디싱 현상이 발생되지 않는다.Referring to FIG. 3D, the polishing process is continued to remove the active anode metal layer 33 on the interlayer insulating film 32, and the polishing process is completed to form a copper wiring 370, thereby forming the copper wiring 370. Dicing phenomenon does not occur on the upper surface of the.

상기한 본 발명의 제 1, 제 2 및 제 3 실시예는 구리 배선의 디싱 현상을 줄이기 위하여 전기화학적 원리를 이용한다. 구리는 반도체 소자 제조 공정에 이용되는 금속중 전기적으로 노블(noble)한 금속이다. 따라서, 구리가 연마되어 다른 층이 드러났을 때 구리보다 전기화학적으로 액티브한 금속이 동일 전해질 내에 존재하여 구리와 전기화학적 회로를 구성하게 될 경우 액티브한 금속에서는 산화 반응이 촉진되며 반면 구리에서는 환원 반응이 발생하게 된다. 이 경우 구리의 연마 속도는 크게 떨어지기 때문에 구리와 다른 막이 노출될 때, 즉 디싱과 옥사이드 부식(oxide erosion)이 발생하는 순간에 구리의 연마 속도가 크게 저하되어 디싱이줄어들게 된다. 반면 액티브한 금속과 연결되어 있지 않은 지역의 구리 예를 들어, 패턴 없는 부분의 구리의 연마 속도는 이전과 동일하게 되어 동일한 연마 환경에서 패턴에 따라 선택적으로 연마 속도를 조절할 수 있게 된다.The first, second and third embodiments of the present invention described above use electrochemical principles to reduce dishing of copper interconnects. Copper is an electrically noble metal among the metals used in the semiconductor device manufacturing process. Thus, when copper is polished to reveal different layers, an electrochemically active metal, rather than copper, is present in the same electrolyte to form an electrochemical circuit with copper. This will occur. In this case, the polishing rate of copper is greatly reduced, and thus the polishing rate of copper is greatly reduced when copper and other films are exposed, i.e., at the time of dishing and oxide erosion, the dishing is reduced. On the other hand, the polishing rate of copper in areas not connected to active metal, for example, copper in a patternless portion, is the same as before, so that the polishing rate can be selectively adjusted according to the pattern in the same polishing environment.

상술한 바와 같이, 본 발명은 화학적 기계적 연마(CMP) 공정으로 구리층을 연마하여 다마신 패턴에 구리 배선을 형성할 때 구리 배선의 상부 표면에 발생되는 디싱(dishing) 현상을 방지하여 구리 배선의 전기적 특성을 향상시킬 뿐만 아니라 선택적 연마 공정을 가능하게 하여 웨이퍼 전면에 구리 연마를 균일하게 진행시킬 수 있어, 소자의 신뢰성을 향상시킬 수 있다.As described above, the present invention prevents dishing occurring on the upper surface of the copper wiring when the copper wiring is formed on the damascene pattern by polishing the copper layer by a chemical mechanical polishing (CMP) process. In addition to improving the electrical characteristics, it is possible to perform a selective polishing process to uniformly proceed copper polishing on the entire surface of the wafer, thereby improving the reliability of the device.

Claims (27)

하부 도전층이 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having a lower conductive layer formed thereon; 상기 하부 도전층을 포함한 전체 구조 상부에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on the entire structure including the lower conductive layer; 상기 층간 절연막의 일부를 식각하여 기능성 패턴을 형성하고, 상기 기능성 패턴 내에 액티브 애노드 메탈층을 형성하는 단계;Etching a portion of the interlayer insulating film to form a functional pattern, and forming an active anode metal layer in the functional pattern; 상기 층간 절연막의 일부를 식각하여 다마신 패턴을 형성하고, 상기 다마신 패턴은 적어도 일 측면이 상기 액티브 애노드 메탈층으로 이루어지는 단계;Etching a portion of the interlayer insulating film to form a damascene pattern, wherein the damascene pattern comprises at least one side of the active anode metal layer; 상기 액티브 애노드 메탈층 및 다마신 패턴을 포함한 전체 구조상에 구리층을 형성하는 단계; 및Forming a copper layer on the entire structure including the active anode metal layer and a damascene pattern; And 화학적 기계적 연마 공정으로 상기 구리층을 연마하여 구리 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.And forming a copper wiring by polishing the copper layer by a chemical mechanical polishing process. 제 1 항에 있어서,The method of claim 1, 상기 액티브 애노드 메탈층은 구리보다 전기화학적으로 액티브한 금속으로 형성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.And the active anode metal layer is formed of a metal that is electrochemically more active than copper. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 액티브 애노드 메탈층은 알루미늄, 티타늄, 텅스텐과 같은 금속으로 형성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.The active anode metal layer is a copper wiring forming method of a semiconductor device, characterized in that formed of a metal such as aluminum, titanium, tungsten. 제 1 항에 있어서,The method of claim 1, 상기 액티브 애노드 메탈층은 상기 다마신 패턴 부분의 상기 구리층과 전기화학적 회로를 구성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.And said active anode metal layer constitutes an electrochemical circuit with said copper layer of said damascene pattern portion. 제 1 항에 있어서,The method of claim 1, 상기 액티브 애노드 메탈층은 다마신 패턴이 형성되는 모든 위치에 형성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.And the active anode metal layer is formed at every position where a damascene pattern is formed. 제 1 항에 있어서,The method of claim 1, 상기 액티브 애노드 메탈층은 디싱 현상이 많이 발생되는 모양 및 크기를 갖는 다마신 패턴이 형성될 위치에 선택적으로 형성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.And the active anode metal layer is selectively formed at a position where a damascene pattern having a shape and size in which dishing occurs a lot is formed. 제 1 항에 있어서,The method of claim 1, 상기 구리층을 형성하기 전에 배리어 메탈층 및 구리 시드층을 형성하는 단계를 더 추가하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.And further forming a barrier metal layer and a copper seed layer before forming the copper layer. 제 7 항에 있어서,The method of claim 7, wherein 상기 배리어 메탈층은 ionized PVD TiN, CVD TiN, MOCVD TiN, ionized PVD Ta, ionized PVD TaN, CVD Ta, CVD TaN, CVD WN 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 구래 배선 형성 방법.The barrier metal layer may be formed of any one of ionized PVD TiN, CVD TiN, MOCVD TiN, ionized PVD Ta, ionized PVD TaN, CVD Ta, CVD TaN, and CVD WN. 제 1 항에 있어서,The method of claim 1, 상기 화학적 기계적 연마 공정은 상기 층간 절연막 및 상기 액티브 애노드 메탈층이 노출되기 전 까지는 상기 구리층의 연마가 균일하게 이루어지고, 상기 액티브 애노드 메탈층이 노출되는 시점부터 상기 액티브 애노드 메탈층과 상기 구리층은 동일 전해질인 연마 슬러리 내에서 전기화학적 회로를 구성하게 되어 상기 액티브 애노드 메탈층은 산화 반응이 촉진되는 반면 상기 구리층은 환원 반응이 가속되어 상기 구리층의 연마 속도가 저하되는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.In the chemical mechanical polishing process, the copper layer is uniformly polished until the interlayer insulating layer and the active anode metal layer are exposed, and the active anode metal layer and the copper layer are exposed from the time when the active anode metal layer is exposed. The semiconductor is characterized in that the electrochemical circuit is constituted in the polishing slurry of the same electrolyte so that the active anode metal layer promotes an oxidation reaction, while the copper layer accelerates a reduction reaction, thereby decreasing the polishing rate of the copper layer. Method for forming copper wiring of the device. 하부 도전층이 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having a lower conductive layer formed thereon; 상기 하부 도전층을 포함한 전체 구조 상부에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on the entire structure including the lower conductive layer; 상기 층간 절연막 상에 구리보다 전기화학적으로 액티브한 금속으로 액티브 애노드 메탈층을 형성하는 단계;Forming an active anode metal layer on the interlayer insulating film with a metal that is electrochemically more active than copper; 상기 액티브 애노드 메탈층 및 상기 층간 절연막의 일부를 식각하여 다마신 패턴을 형성하고, 상기 다마신 패턴은 상단부가 상기 액티브 애노드 메탈층으로 이루어지는 단계;Etching a portion of the active anode metal layer and the interlayer insulating film to form a damascene pattern, wherein the damascene pattern has an upper end formed of the active anode metal layer; 상기 액티브 애노드 메탈층 및 다마신 패턴을 포함한 전체 구조상에 베리어 메탈층을 형성하는 단계;Forming a barrier metal layer on the entire structure including the active anode metal layer and a damascene pattern; 상기 베리어 메탈층을 포함한 결과물 전면에 구리층을 형성하는 단계; 및Forming a copper layer on the entire surface of the resultant including the barrier metal layer; And 화학적 기계적 연마 공정으로 상기 구리층 및 상기 액티브 애노드 메탈층을 연마하여 구리 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.Forming a copper wiring by polishing the copper layer and the active anode metal layer by a chemical mechanical polishing process. (삭제)(delete) 제 10 에 있어서,The method of claim 10, 상기 액티브 애노드 메탈층은 알루미늄, 티타늄, 텅스텐과 같은 금속으로 형성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.The active anode metal layer is a copper wiring forming method of a semiconductor device, characterized in that formed of a metal such as aluminum, titanium, tungsten. 제 10 항에 있어서,The method of claim 10, 상기 액티브 애노드 메탈층은 상기 다마신 패턴 부분의 상기 구리층과 전기화학적 회로를 구성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.And said active anode metal layer constitutes an electrochemical circuit with said copper layer of said damascene pattern portion. 제 10 항에 있어서,The method of claim 10, 상기 액티브 애노드 메탈층은 다마신 패턴이 형성되는 모든 위치에 형성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.And the active anode metal layer is formed at every position where a damascene pattern is formed. 제 10 항에 있어서,The method of claim 10, 상기 액티브 애노드 메탈층은 디싱 현상이 많이 발생되는 모양 및 크기를 갖는 다마신 패턴이 형성될 위치에 선택적으로 형성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.And the active anode metal layer is selectively formed at a position where a damascene pattern having a shape and size in which dishing occurs a lot is formed. 제 10 항에 있어서,The method of claim 10, 상기 구리층을 형성하기 전 상기 배리어 메탈층 상부에 구리 시드층을 형성하는 단계를 더 추가하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.And forming a copper seed layer on the barrier metal layer before forming the copper layer. 제 16 항에 있어서,The method of claim 16, 상기 배리어 메탈층은 ionized PVD TiN, CVD TiN, MOCVD TiN, ionized PVD Ta, ionized PVD TaN, CVD Ta, CVD TaN, CVD WN 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 구래 배선 형성 방법.The barrier metal layer may be formed of any one of ionized PVD TiN, CVD TiN, MOCVD TiN, ionized PVD Ta, ionized PVD TaN, CVD Ta, CVD TaN, and CVD WN. 제 10 항에 있어서,The method of claim 10, 상기 화학적 기계적 연마 공정은 상기 액티브 애노드 메탈층이 노출되기 전 까지는 상기 구리층의 연마가 균일하게 이루어지고, 상기 액티브 애노드 메탈층이 노출되는 시점부터 상기 액티브 애노드 메탈층과 상기 구리층은 동일 전해질인 연마 슬러리 내에서 전기화학적 회로를 구성하게 되어 상기 액티브 애노드 메탈층은 산화 반응이 촉진되는 반면 상기 구리층은 환원 반응이 가속되어 상기 구리층의 연마 속도가 저하되는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.In the chemical mechanical polishing process, the copper layer is uniformly polished until the active anode metal layer is exposed, and the active anode metal layer and the copper layer are the same electrolyte from the time when the active anode metal layer is exposed. An electrochemical circuit is formed in the polishing slurry, so that the active anode metal layer promotes an oxidation reaction, while the copper layer accelerates a reduction reaction, thereby reducing the polishing rate of the copper layer. Forming method. 하부 도전층이 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having a lower conductive layer formed thereon; 상기 하부 도전층을 포함한 전체 구조 상부에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on the entire structure including the lower conductive layer; 상기 층간 절연막의 일부를 식각하여 기능성 패턴을 형성하고, 상기 기능성 패턴을 포함한 상기 층간 절연막 상에 액티브 애노드 메탈층을 형성하는 단계;Etching a portion of the interlayer insulating film to form a functional pattern, and forming an active anode metal layer on the interlayer insulating film including the functional pattern; 상기 액티브 애노드 메탈층 및 상기 층간 절연막의 일부를 식각하여 다마신 패턴을 형성하고, 상기 다마신 패턴은 상단부 및 일 측면이 상기 액티브 애노드 메탈층으로 이루어지는 단계;Etching a portion of the active anode metal layer and the interlayer insulating film to form a damascene pattern, wherein the damascene pattern comprises an active anode metal layer at an upper end and a side thereof; 상기 액티브 애노드 메탈층 및 다마신 패턴을 포함한 전체 구조상에 구리층을 형성하는 단계; 및Forming a copper layer on the entire structure including the active anode metal layer and a damascene pattern; And 화학적 기계적 연마 공정으로 상기 구리층 및 상기 층간 절연막 상부의 액티브 애노드 메탈층을 연마하여 구리 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.And forming a copper wiring by polishing the copper layer and the active anode metal layer on the interlayer insulating layer by a chemical mechanical polishing process. 제 19 항에 있어서,The method of claim 19, 상기 액티브 애노드 메탈층은 구리보다 전기화학적으로 액티브한 금속으로 형성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.And the active anode metal layer is formed of a metal that is electrochemically more active than copper. 제 19 항 또는 제 20 항에 있어서,The method of claim 19 or 20, 상기 액티브 애노드 메탈층은 알루미늄, 티타늄, 텅스텐과 같은 금속으로 형성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.The active anode metal layer is a copper wiring forming method of a semiconductor device, characterized in that formed of a metal such as aluminum, titanium, tungsten. 제 19 항에 있어서,The method of claim 19, 상기 액티브 애노드 메탈층은 상기 다마신 패턴 부분의 상기 구리층과 전기화학적 회로를 구성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.And said active anode metal layer constitutes an electrochemical circuit with said copper layer of said damascene pattern portion. 제 19 항에 있어서,The method of claim 19, 상기 액티브 애노드 메탈층은 다마신 패턴이 형성되는 모든 위치에 형성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.And the active anode metal layer is formed at every position where a damascene pattern is formed. 제 19 항에 있어서,The method of claim 19, 상기 액티브 애노드 메탈층은 디싱 현상이 많이 발생되는 모양 및 크기를 갖는 다마신 패턴이 형성될 위치에 선택적으로 형성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.And the active anode metal layer is selectively formed at a position where a damascene pattern having a shape and size in which dishing occurs a lot is formed. 제 19 항에 있어서,The method of claim 19, 상기 구리층을 형성하기 전에 배리어 메탈층 및 구리 시드층을 형성하는 단계를 더 추가하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.And further forming a barrier metal layer and a copper seed layer before forming the copper layer. 제 25 항에 있어서,The method of claim 25, 상기 배리어 메탈층은 ionized PVD TiN, CVD TiN, MOCVD TiN, ionized PVD Ta, ionized PVD TaN, CVD Ta, CVD TaN, CVD WN 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 구래 배선 형성 방법.The barrier metal layer may be formed of any one of ionized PVD TiN, CVD TiN, MOCVD TiN, ionized PVD Ta, ionized PVD TaN, CVD Ta, CVD TaN, and CVD WN. 제 19 항에 있어서,The method of claim 19, 상기 화학적 기계적 연마 공정은 상기 층간 절연막 및 상기 액티브 애노드 메탈층이 노출되기 전 까지는 상기 구리층의 연마가 균일하게 이루어지고, 상기 액티브 애노드 메탈층이 노출되는 시점부터 상기 액티브 애노드 메탈층과 상기 구리층은 동일 전해질인 연마 슬러리 내에서 전기화학적 회로를 구성하게 되어 상기 액티브 애노드 메탈층은 산화 반응이 촉진되는 반면 상기 구리층은 환원 반응이 가속되어 상기 구리층의 연마 속도가 저하되는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.In the chemical mechanical polishing process, the copper layer is uniformly polished until the interlayer insulating layer and the active anode metal layer are exposed, and the active anode metal layer and the copper layer are exposed from the time when the active anode metal layer is exposed. The semiconductor is characterized in that the electrochemical circuit is constituted in the polishing slurry of the same electrolyte so that the active anode metal layer promotes an oxidation reaction, while the copper layer accelerates a reduction reaction, thereby decreasing the polishing rate of the copper layer. Method for forming copper wiring of the device.
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