KR20050106822A - 비휘발성 메모리 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리(non-volatile memory) 장치 및 그 제조방법을 개시한다.
본 발명에 따른 비휘발성 메모리 장치는 요철(凹凸)형 구조의 반도체 기판과, 상기 반도체 기판의 요(凹)부에 실린더 구조로 형성되어 필드 영역을 정의하는 소자 격리막과, 상기 소자 격리막이 형성되지 않은 활성영역의 반도체 기판상의 터널산화막과, 상기 터널 산화막상에 형성되는 폴리실리콘막 그리고 상기 폴리실리콘막과 그 하부의 소자 격리막 측면에 형성되는 폴리실리콘 측벽으로 이루어지는 플로팅 게이트와, 상기 플로팅 게이트 위에 적층되는 ONO막과 컨트롤 게이트를 구비한다.
따라서, 상기 폴리실리콘 측벽에 의하여 플로팅 게이트의 모서리 부분이 라운드하게 되어 전계집중 현상으로 인한 데이터 손실을 방지할 수 있으므로 장치의 신뢰성을 향상시킬 수 있다. 그리고, 플로팅 게이트와 컨트롤 게이트간 오버랩 면적이 증가되어 커플링비가 향상되므로 소비 전력을 줄일 수 있는 효과가 있다.
Description
본 발명은 비휘발성 메모리 장치 및 그 제조방법에 관한 것으로 특히, 장치의 신뢰성 향상을 도모하기 위한 비휘발성 메모리 장치 및 그 제조방법에 관한 것이다.
일반적으로 비휘발성 메모리는 전원이 중단되어도 저장된 데이터가 손실되지 않는 장점을 가지고 있어 PC Bios용, Set-top Box, 프린터(printer) 및 네트워크 서버(network server) 등의 데이터 저장용으로 많이 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있는 실정이다.
이러한 비휘발성 메모리 중에서도 전기적으로 메모리 셀의 데이터를 일괄적으로 또는 섹터(sector) 단위로 소거하는 기능을 가지고 있는 EEPROM(Electrically Erasable Programmable Read-Only Memory)형 비휘발성 메모리장치는 프로그램시 드레인 측에 채널 열 전자(channel hot electron)를 형성시켜 전자를 플로팅 게이트(floating gate)에 축적함으로써 셀 트랜지스터의 문턱전압을 증가시킨다. 반면에, 비휘발성 메모리장치의 소거 동작은 소오스/기판과 플로팅 게이트간의 고전압을 발생시켜 플로팅 게이트에 축적된 전자를 방출함으로써 셀 트랜지스터의 문턱전압을 낮춘다.
한편, EEPROM형 비휘발성 메모리 장치의 대표적인 셀 구조로는 단순 적층(stack) 구조의 ETOX셀과 1셀 당 2개의 트랜지스터로 이루어진 스프릿 게이트(spite gate)형 셀을 들 수 있다. 상기 ETOX 셀은 게이트를 구성하는 전하 저장용 플로팅 게이트(floating gate) 및 구동전원이 인가되는 컨트롤 게이트(control gate)가 적층된 구조인데 반하여, 스프릿 게이트형 셀은 2개의 트랜지스터 즉, 셀을 선택하기 위한 선택 트랜지스터(Selection Transistor)와, 데이터를 저장하는 메모리 트랜지스터(Memory transistor)가 하나의 메모리 셀을 구성한다. 상기 메모리 트랜지스터는 전하를 저장하는 부유게이트와 메모리 트랜지스터를 제어하기 위한 제어 게이트 전극 및 이들 사이에 개재된 게이트 층간유전막으로 구성된다.
도 1은 종래 기술에 따른 ETOX 셀의 평면도이고, 도 2는 도 1의 A-A' 방향에 따른 단면도이고, 도 3a 내지 도 3d는 종래 기술에 따른 ETOX 셀의 제조 공정 단면도이다.
도 1 및 도 2에 도시된 바에 따르면, 반도체 기판(11)에 일방향으로 필드 산화막(12)이 형성되어 반도체 기판(11)을 필드 영역과 활성영역으로 구분하고 있다.
그리고, 활성영역의 반도체 기판(11)을 가로지르며 에지 부분이 필드 산화막(12)과 오버랩되게 플로팅 게이트(15)가 형성되어 있고, 상기 플로팅 게이트(15) 상부에서 상기 플로팅 게이트(15)와 오버랩되게 컨트롤 게이트(17)가 형성되어 있다. 상기 플로팅 게이트(15)와 반도체 기판(11) 사이에는 터널 산화막(14)이 형성되어 있고, 컨트롤 게이트(17)와 플로팅 게이트(15) 사이에는 ONO막(16)이 형성되어 있다.
여기서, 상기 플로팅 게이트(15)는 전하를 저장하기 위한 수단이고, 컨트롤 게이트(17)는 플로팅 게이트(15)에 전압을 유기시키기 위한 수단이다.
그리고, 상기 플로팅 게이트(15) 및 컨트롤 게이트(17) 양측의 활성영역의 반도체 기판(11)에는 소오스/드레인(18/19)이 형성되어 있고, 상기 드레인(19)상에는 드레인 콘택(20)이 형성되어 있다.
이 같은 ETOX셀의 제조방법은 다음과 같다.
우선, 도 3a에 도시하는 바와 같이 반도체 기판(11)상에 버퍼 산화막(13)을 형성하고 포토 및 식각 공정으로 필드 영역이 될 부분의 반도체 기판(11)이 노출되도록 상기 버퍼 산화막(13)을 선택적으로 제거한다.
이어, 상기 버퍼 산화막(13)을 마스크로 반도체 기판(11)에 트랜치(trench)를 형성하고, 상기 트랜치내에 산화막을 매립하여 STI 구조의 필드 산화막(12)을 형성한다.
그리고, 도면에는 도시되어 있지 않았지만 불순물 이온을 주입하여 웰(well)을 형성한다.
이어서, 도 3b에 도시하는 바와 같이 상기 버퍼 산화막(13)을 제거하고, 반도체 기판(11) 상에 터널 산화막(14)을 형성한 다음에 전면에 제 1 폴리실리콘막(15a)을 증착한다.
그리고, 도 3c에 도시하는 바와 같이 포토 및 식각 공정으로 활성영역의 반도체 기판(11) 및 이에 인접한 필드 산화막(12)상에 남도록 상기 제 1 폴리실리콘막(15a)을 선택적으로 제거하여 제 1 폴리실리콘 패턴(15b)을 형성한다.
이어, 도 3d에 도시하는 바와 같이 상기 제 1 폴리실리콘 패턴(15b)을 포함한 반도체 기판(11) 전면에 ONO막(16)과 제 2 폴리실리콘막을 차례로 형성한다. 그리고, 포토레지스트(도시하지 않음)를 도포하고 상기 활성영역을 가로지르는 방향으로 상기 제 2 폴리실리콘막이 노출되도록 상기 포토레지스트를 패터닝한다.
이어서, 패터닝된 포토레지스트를 마스크로 상기 제 2 폴리실리콘막, ONO막(16), 제 1 폴리실리콘 패턴(15b)을 식각하여 컨트롤 게이트(17), ONO막(16), 플로통 게이트(15)로 이루어진 적층 게이트를 형성한다.
이후, 도시하지는 않았지만 상기 컨트롤 게이트를 마스크로 활성영역의 반도체 기판(11)에 불순물 이온을 주입하여 소오스/드레인(18/19)을 형성하고, 전면에 층간 절연막을 형성한 다음 상기 층간 절연막에 상기 드레인(19)을 비트라인(BL)에 연결시키기 위한 드레인 콘택(20)을 형성한다.
이러한 ETOX 셀 구조의 비휘발성 메모리 장치는 프로그래밍(programming)시 컨트롤 게이트(17)에 워드라인(WL), 드레인(19)에 비트라인(BL)을 통해 프로그래밍 전압을 인가한다. 그러면, 드레인(19)의 전자는 터널 산화막(14)을 거쳐 플로팅 게이트(15)쪽으로 핫-캐리어(hot-carrier) 방식으로 주입되어 셀 트랜지스터의 프로그램이 수행된다.
반면에, 데이터 소거(erase)시 소오스(18)에 소오스 라인(SL)을 통해 소거 전압을 인가한다. 그러면, 플로팅 게이트(15)에 주입된 전자는 다시 터널 산화막(14)을 통해 채널쪽으로 방출되고 셀 트랜지스터의 문턱 전압을 낮추어 소거가 수행된다.
그런데, 이와 같은 비휘발성 메모리 장치는 도 2의 B 부분에 도시하는 바와 같이 플로팅 게이트(15)의 모서리 부분이 뾰족하게 형성되어 이 부분에서 전계가 집중적으로 발생되게 되고, 이 전계에 의하여 프로그래밍(programming)시에 플로팅 게이트(15)에 주입되었던 전자가 빠져나가는 현상이 발생되게 된다. 따라서, 데이터가 손실되게 되어 비휘발성 메모리 장치의 신뢰성이 열화되는 문제점이 발생된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 플로팅 게이트에 프로그램된 전자가 빠져나가는 현상을 막아 데이터 손실을 방지하므로써 비휘발성 메모리 장치의 신뢰성을 향상시키는데 그 목적이 있다.
본 발명의 다른 목적은 플로팅 게이트와 컨트롤 게이트의 오버랩 면적을 넓히어 커플링비(coupling ratio)를 향상시킴으로써 저전압에서도 구동 가능한 비휘발성 메모리 장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은 비휘발성 메모리 장치의 구조에 있어서, 요철(凹凸)형 구조의 반도체 기판과, 상기 반도체 기판의 요(凹)부에 실린더 구조로 형성되어 필드 영역을 정의하는 소자 격리막과, 상기 소자 격리막이 형성되지 않은 활성영역의 반도체 기판상의 터널산화막과, 상기 터널 산화막상에 형성되는 폴리실리콘막 그리고, 상기 폴리실리콘막과 그 하부의 소자 격리막 측면에 형성되는 폴리실리콘 측벽으로 이루어지는 플로팅 게이트와, 상기 플로팅 게이트 위에 적층되는 ONO막과 컨트롤 게이트를 구비한다.
상기와 같은 목적을 달성하기 위하여 본 발명은 비휘발성 메모리 장치의 제조방법에 있어서, 반도체 기판의 필드 영역에 소자 격리막을 형성하는 단계와, 전면에 플로팅 게이트용 제 1 폴리실리콘막을 형성하는 단계와, 상기 소자 격리막이 형성되지 않은 활성영역의 반도체 기판과 이에 인접한 소자 격리막상에 남도록 상기 제 1 폴리실리콘막을 식각하되 오버에치하여 소자 격리막을 일정두께 식각하는 단계와, 상기 식각된 제 1 폴리실리콘막과 소자 격리막의 측면에 플로팅 게이트용 폴리실리콘 측벽을 형성하는 단계와, 상기 제 1 폴리실리콘막과 폴리실리콘 측벽 상에 ONO막과 제어게이트를 적층하는 단계를 구비한다.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
도 4는 본 발명에 따른 비휘발성 메모리 장치의 구조를 나타낸 도면이다.
도 4에 도시된 바에 따르면, 반도체 기판(31)이 요철(凹凸)형 구조로 형성되어 있고, 상기 반도체 기판(31)의 요(凹)부에 실린더 형태의 필드 산화막(32)이 형성되어 반도체 기판(31)을 필드 영역과 활성영역으로 정의하고 있다. 그리고, 필드 산화막(32)이 형성되지 않은 활성영역의 반도체 기판(31) 위에는 터널 산화막(34)이 형성되고, 상기 터널 산화막(34)과 이에 인접한 필드 산화막(32)의 실린더 탑(top)부에는 제 1 폴리실리콘막 패턴(35b)이 형성되어 있으며, 상기 제 1 폴리실리콘막 패턴(35b)과 그 아래의 필드 산화막(32) 측면에는 폴리실리콘 측벽(35c)이 형성되어 있다.
이때, 상기 제 1 폴리실리콘막 패턴(35b)과 폴리실리콘 측벽(35c)은 전기적으로 서로 연결되게 되며, 실질적으로 제 1 폴리실리콘막 패턴(35b)과 폴리실리콘 측벽(35c)은 플로팅 게이트(35)를 이룬다.
그리고, 상기 플로팅 게이트(35)를 포함하는 반도체 기판(31)상에 ONO막(36)과 컨트롤 게이트(37)가 적층되어 있으며 도면에는 도시하지 않았지만 상기 컨트롤 게이트(37) 양측의 활성영역의 반도체 기판(31)에는 소오스/드레인이 형성되고, 그 위에 상기 드레인을 비트라인(BL)에 연결하는 콘택을 갖는 절연막이 구성되게 된다.
전술한 바와 같이, 본 발명의 플로팅 게이트(35)는 제 1 폴리실리콘막 패턴(35b)과 제 1 폴리실리콘막 패턴(35b) 측면에 형성되는 폴리실리콘 측벽(35c)으로 이루어져 있다. 따라서, 상기 제 1 폴리실리콘막 패턴(35b) 상부 모서리의 뾰족한 부분이 상기 폴리실리콘 측벽(35c)으로 덮이게 되므로 플로팅 게이트(35)는 뾰족한 부분을 갖지 않게 된다.
또한, 상기 플로팅 게이트(35)를 터널 산화막(34) 위뿐만 아니라 제 1 폴리실리콘막 패턴(35b)과 그 하부의 필드 산화막(32)의 측면에도 구성되어 플로팅 게이트(35)의 표면적이 증가되게 된다. 따라서, 컨트롤 게이트(37)와의 오버랩 면적이 증가되어 아웃 커플링이 향상되게 된다.
이 같은 비휘발성 메모리 장치의 제조방법은 다음과 같다.
도 5a 내지 도 5e는 본 발명에 따른 비휘발성 메모리 장치의 제조공정 단면도이다.
먼저, 도 5a에 도시하는 바와 같이 반도체 기판(31)에 버퍼 산화막(33)을 형성하고 포토 및 식각 공정으로 필드 영역이 될 부분의 반도체 기판(31)이 노출되도록 상기 버퍼 산화막(33)을 선택적으로 제거한다.
이어, 상기 버퍼 산화막(33)을 마스크로 반도체 기판(31)에 트랜치(trench)를 형성하고, 상기 트랜치내에 산화막을 매립하여 STI 구조의 필드 산화막(32)을 형성한다.
그리고, 불순물 이온을 주입하여 웰(well) 영역(도시하지 않음)을 형성한다.
이어서, 도 5b에 도시하는 바와 같이 상기 버퍼 산화막(33)을 제거하고, 활성영역의 반도체 기판(31)상에 터널(tunnel) 산화막(34)을 형성한 다음에 전면에 제 1 폴리실리콘막(35a)을 증착한다.
그리고 도 5c에 도시된 바와 같이 활성영역의 반도체 기판(31)과 그에 인접한 필드 산화막(32)상에 남도록 상기 제 1 폴리실리콘막(35a)을 식각(etch)하여 제 1 폴리실리콘막 패턴(35b)을 형성하되, 오버에치(over-etch)하여 하부의 필드 산화막(32)도 일정두께 제거한다.
따라서, 상기 필드 산화막(32)은 실린더(cylinder) 구조를 갖게 된다.
이어, 전면에 제 2 폴리실리콘막을 형성하고 에치백(etch back)하여 도 5d에 도시하는 바와 같이, 상기 제 1 폴리실리콘막 패턴(35b)과 그 하부 필드 산화막(32)의 실린더 측면에 폴리 실리콘 측벽(35c)을 형성한다.
이후, 도 5e에 도시하는 바와 같이 상기 반도체 기판(31)상에 ONO막(36)과 제 3 폴리실리콘막을 차례로 형성하고, 포토레지스트(도시하지 않음)를 도포한 다음 노광 및 현상 공정으로 상기 활성영역의 반도체 기판(31)을 가로지르는 방향으로 상기 제 3 폴리실리콘막이 노출되도록 포토레지스트를 패터닝한다.
이어, 상기 패터닝된 포토레지스트를 마스크로 제 3 폴리실리콘막과 ONO막(36)과 제 1 폴리실리콘막 패턴(35b)과 폴리실리콘막 측벽(35c)을 제거한다.
이때, 선택적으로 제거된 제 3 폴리실리콘막이 컨트롤 게이트(37)이고, 제 1 폴리실리콘막 패턴(35b)과 폴리실리콘 측벽(35c)은 플로팅 게이트(35)를 이룬다.
따라서, 플로팅 게이트(35)는 폴리실리콘 측벽(35c)에 의하여 도 5e의 B 부분에서 도시하는 바와 같이 라운드하게 형성되게 되므로 전계집중 현상에 의한 데이터 손실을 예방할 수 있게 된다.
이후, 도면에는 도시하지 않았으나 상기 컨트롤 게이트(37)를 마스크로 불순물 이온을 주입하여 컨트롤 게이트(37) 양측 활성영역의 반도체 기판(31)에 소오스/드레인을 형성하고, 전면에 절연막을 퇴적한 다음 상기 절연막에 관통하여 상기 드레인을 비트라인(BL)에 연결하는 드레인 콘택을 형성한다.
이상의 방법으로 본 발명에 따른 비휘발성 메모리 장치를 완성한다.
상기와 같은 본 발명의 비휘발성 메모리 장치 및 그 제조방법은 다음과 같은 효과가 있다.
첫째, 플로팅 게이트의 모서리 부분이 라운드하게 형성되어 전계 집중 현상을 방지할 수 있다. 따라서, 전계 집중으로 인한 데이터 손실이 방지되므로 비휘발성 메모리 장치의 신뢰성을 향상시킬 수 있다.
둘째, 플로팅 게이트의 표면적이 증가되어 플로팅 게이트와 제어게이트간 오버랩 면적이 증가되게 되므로 커플링비를 향상시킬 수 있다. 따라서, 플래시 메모리 장치를 저전압에서의 구동이 가능하므로 소비 전력을 줄일 수 있다.
셋째, 비휘발성 메모리 장치를 저전압에서 구동할 수 있으므로 전압 공급을 위한 펌핑(pumping) 회로의 펌핑단을 줄일 수 있다. 따라서, 칩 면적을 줄일 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허 청구범위에 의해서 정해져야 한다.
도 1은 종래 기술에 따른 ETOX 셀의 평면도
도 2는 도 1의 A-A' 방향에 따른 단면도
도 3a 내지 도 3d는 종래 기술에 따른 ETOX 셀의 제조 공정 단면도
도 4는 본 발명에 따른 비휘발성 메모리 장치의 구조를 나타낸 도면
도 5a 내지 도 5e는 본 발명에 따른 비휘발성 메모리 장치의 제조공정 단면도
**도면의 주요 부분에 대한 부호 설명**
31 : 반도체 기판 32 : 필드 산화막
33 : 버퍼 산화막 34 : 터널 산화막
35 : 플로팅 게이트 35a : 제 1 폴리실리콘막
35b : 제 1폴리실리콘막 패턴 35c : 폴리실리콘 측벽
36 : ONO막 37 : 컨트롤 게이트
Claims (5)
- 요철(凹凸)형 구조의 반도체 기판;상기 반도체 기판의 요(凹)부에 실린더 구조로 형성되어 필드 영역을 정의하는 소자 격리막;상기 소자 격리막이 형성되지 않은 활성영역의 반도체 기판상의 터널산화막;상기 터널 산화막상에 형성되는 폴리실리콘막 그리고, 상기 폴리실리콘막과 그 하부의 소자 격리막 측면에 형성되는 폴리실리콘 측벽으로 이루어지는 플로팅 게이트;상기 플로팅 게이트 위에 적층되는 ONO막과 컨트롤 게이트를 포함하여 구성됨을 특징으로 하는 비휘발성 메모리 장치.
- 제 1항에 있어서,상기 컨트롤 게이트 양측 활성영역의 반도체 기판에 형성되는 소오스/드레인을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
- 반도체 기판의 필드 영역에 소자 격리막을 형성하는 단계;전면에 플로팅 게이트용 제 1 폴리실리콘막을 형성하는 단계;상기 소자 격리막이 형성되지 않은 활성영역의 반도체 기판과 이에 인접한 소자 격리막상에 남도록 상기 제 1 폴리실리콘막을 식각하되 오버에치하여 소자 격리막을 일정두께 식각하는 단계;상기 식각된 제 1 폴리실리콘막과 소자 격리막의 측면에 플로팅 게이트용 폴리실리콘 측벽을 형성하는 단계;상기 제 1 폴리실리콘막과 폴리실리콘 측벽 상에 ONO막과 제어게이트를 적층하는 단계를 포함하여 이루어짐을 특징으로 하는 비휘발성 메모리 장치의 제조방법.
- 제 3항에 있어서,상기 플로팅 게이트용 폴리실리콘 측벽을 형성하는 단계는전면에 제 2 폴리실리콘막을 형성하고 상기 식각된 제 1 폴리실리콘막과 소자 격리막의 측면에 남도록 상기 제 2 폴리실리콘막을 에치백하는 단계임을 특징으로 하는 비휘발성 메모리 장치의 제조방법.
- 제 3항에 있어서,상기 ONO막과 제어게이트를 적층한 후에,활성영역의 반도체 기판을 가로지르도록 상기 제어 게이트, ONO막, 폴리실리콘 측벽, 제 1 폴리실리콘막을 선택적으로 제거하는 단계;상기 선택적으로 제거된 제어 게이트를 마스크로 활성영역의 반도체 기판에 불순물을 주입하여 소오스/드레인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조방법.
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