KR100634456B1 - 플래시 메모리 장치 및 그것의 독출 방법 - Google Patents

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삼성전자주식회사
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Abstract

여기에 개시된 플래시 메모리는 비트라인 및 감지 노드를 프리챠지하고, 비트라인 및 감지 노드가 커플링된 상태에서 상기 비트라인 및 상기 감지 노드에 대한 디벨로프를 수행한다. 그리고 나서, 상기 감지 노드의 전압을 검출하여 해당 메모리 셀의 데이터 값을 인식한다. 디벨로프 구간 동안, 비트라인측의 커패시턴스는 인접한 감지 노드들의 커패시턴스 보다 훨씬 큰 값을 가진다. 따라서, 감지 노드의 전압이 인접 노드에 영향을 받지않고 비트라인 전압에 의해 결정될 수 있게 된다.

Description

플래시 메모리 장치 및 그것의 독출 방법{FLASH MEMORY DEVICE AND READ METHOD THEREOF}
도 1은 본 발명에 따른 플래시 메모리 장치의 개략적인 구성을 보여주는 블록도;
도 2는 도 1에 도시된 페이지 버퍼의 구성을 보여주는 회로도;
도 3은 도 1 및 도 2에 도시된 페이지 버퍼의 동작 타이밍을 보여주는 타이밍도; 그리고
도 4는 본 발명의 바람직한 실시예에 따른 플래시 메모리의 독출 방법을 보여주는 도면이다.
* 도면의 주요 부분에 대한 부호 설명 *
10 : 메모리 셀 어레이 20 : 페이지 버퍼 회로
201-204 : 페이지 버퍼 210 : 비트라인 선택 회로
230 ; 프리챠지 회로 250 : 감지 및 래치회로
30 : 열 게이트(Y-Gate) 회로
본 발명은 불 휘발성 반도체 메모리 장치들에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치 및 그것의 독출 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(volatile semiconductor memory device)와 불 휘발성 반도체 메모리 장치(non-volatile semiconductor memory device)로 구분된다. 휘발성 반도체 메모리 장치는 다시 다이내믹 랜덤 액세스 메모리(dynamic random access memory)와 스태틱 랜덤 액세스 메모리(static random access memory)로 구분된다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 불 휘발성 반도체 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 따라서, 불 휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다. 불 휘발성 반도체 메모리 장치로는 마스크 롬(mask read-only memory, MROM), 프로그램 가능한 롬(programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(electrically erasable programmable read-only memory, EEPROM) 등이 있다.
하지만, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 갱신하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하기 때문에, 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시(flash) EEPROM은 기존의 EEPROM에 비해 집적도가 높아, 대용량 보조 기억 장치로의 응용에 매우 유리하다. 플래시 EEPROM 중에서도 낸드형(NAND-type) 플래시 EEPROM(이하, "낸드 플래시 메모리"라 칭함)은 다른 플래시 EEPROM에 비해 집적도가 매우 높은 장점을 가진다.
플래시 메모리는 P형 반도체 기판, N형의 소오스 및 드레인 영역들, 소오스 및 드레인 영역들 사이의 채널 영역, 전하를 저장하기 위한 부유 게이트, 그리고 상기 부유 게이트 상에 위치한 제어 게이트를 갖는 플래시 EEPROM 셀들을 포함한다. 플래시 메모리 장치의 동작은 프로그램, 소거 및 읽기를 포함하는 3개의 모드로 구분된다.
일반적으로, 플래시 EEPROM 셀에 데이터를 저장하기 위해서는, 플래시 EEPROM 셀을 소거한 후 셀에 대한 프로그램 동작이 수행된다. 소거 동작은 제어 게이트에 0V을 인가하고 반도체 기판에 고전압(예를 들면, 20V)을 인가함으로써 이루어진다. 이러한 전압 조건에 의하면, F-N 터널링(Fowler-Nordheim tunneling)이라 불리는 메커니즘에 의해서 부유 게이트에 축적된 음의 전하가 터널링 산화막을 통해 반도체 기판으로 방출된다. 이는 플래시 EEPROM 셀 트랜지스터의 실효 문턱 전압(Vth)이 음의 전압을 갖게 하며, 상기 셀 트랜지스터는 독출 동작 동안 소정의 읽기 전압(Vread)이 제어 게이트에 인가될 때(즉, Vth<Vread) 도전 상태(conductive state) 즉, "온" 상태가 된다. 소거 상태로 알려진 상태에서, EEPROM 셀이 로직 '1'(또는, 로직 '0')을 저장한다고 한다.
플래시 EEPROM 셀의 프로그램 동작은 제어 게이트에 고전압(예를 들면, 18V) 을 인가하고 소오스, 드레인, 및 반도체 기판에 0V를 인가함으로써 이루어진다. 이러한 전압 조건에 의하면, F-N 터널링에 의해서 부유 게이트에 음의 전하들이 축적된다. 이는 플래시 EEPROM 셀 트랜지스터의 실효 문턱 전압(Vth)이 양의 전압을 갖게 하며, 상기 셀 트랜지스터는 독출 동작 동안 소정의 읽기 전압(Vread)이 제어 게이트에 인가될 때(즉, Vth>Vread) 비도전 상태(nonconductive state) 즉, "오프" 상태가 된다. 프로그램 상태로 알려진 상태에서, EEPROM 셀이 로직 '0'(또는, 로직 '1')을 저장한다고 한다. 이와 같은 플래시 메모리 장치의 프로그램 및 소거 동작에 대한 상세 설명은, 미국특허공보 제5,841,721호에 "MULTI-BLOCK ERASE AND VERIFICATION IN A NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND A METHOD THEREOF"라는 제목으로 게재되어 있다.
메모리 셀이 프로그램된 셀인지 소거된 셀인지를 확인하기 위해서는, 비선택된 워드 라인들에게 독출 전압(Vread, 예를 들면 +4.5V)을 인가하고, 선택된 워드 라인에게 0V를 인가한다. 이를 독출 동작(Reading Operation)이라 한다. 이 분야에 대한 통상의 지식을 가진 이들에게 잘 알려져 있는 바와 같이, 독출 동작은 플래시 메모리 장치에 구비된 페이지 버퍼들을 이용하여 수행된다. 상기 페이지 버퍼의 일 예는 미국특허공보 제5,761,132호에 "INTEGRATED CIRCUIT MEMORY DEVICES WITH LATCH-FREE BUFFERS THEREIN FOR PREVENTING READ FAILURES"라는 제목으로 게재되어 있다.
독출 동작을 수행하기에 앞서, 비트라인을 프리챠지하는 과정을 먼저 거치게 된다. 비트라인을 프리챠지하면, 상기 비트라인은 특정 프리챠지 레벨로 충전된다. 비트라인을 프리챠지한 후에야 비로소 비선택된 워드 라인들에 독출 전압(Vread, 예를 들면 +4.5V)이 인가되고, 선택된 워드 라인으로 0V가 인가된다. 이때, 선택된 워드 라인에 연결된 메모리 셀이 소거된 셀이면(즉, 온 셀이면), 비트라인의 프리챠지 레벨은 로우 레벨(예를 들면, 접지 레벨)로 떨어지게 된다. 그러나 메모리 셀이 프로그램된 셀이면(즉, 오프 셀이면), 비트라인의 프리챠지 레벨은 그대로 유지된다. 이와 같이, 메모리 셀의 프로그램 상태에 따라 비트라인의 프리챠지 레벨이 달라지게 되는데, 이를 비트라인 디벨로프(bitline develop)라 하고, 비트라인의 프리챠지 레벨이 달라지는데 걸리는 시간을 디벨로프 시간이라 한다.
비트라인 디벨로프가 모두 수행되고 나면, 비트라인의 프리챠지 레벨에 따라 감지 노드의 전압이 프리챠지 레벨을 유지하거나, 또는 로우 레벨로 떨어지게 된다. 예를 들어, 비트라인 디벨로프 결과, 비트라인이 프리챠지 레벨을 그대로 유지하고 있으면 해당 메모리 셀은 오프 셀로 인식되고, 감지 노드는 프리챠지된 레벨을 그대로 유지하게 된다. 그리고, 비트라인의 프리챠지 레벨이 로우 레벨로 떨어졌으면 해당 메모리 셀은 온 셀로 인식되고, 감지 노드는 로우 레벨로 디스챠지 된다. 그리고 나서, 감지 노드의 전압 레벨이 독출 결과로서 래치된다. 하지만, 페이지 버퍼들의 감지 노드들 사이에는 기생 커패시턴스(CC0-CC2)들이 존재하기 때문에, 독출 동작시 다음과 같은 문제가 발생하게 된다.
일반적으로, 감지 구간 동안 오프 셀에 대응되는 감지 노드(예를 들면, SO0)는 플로팅 상태로 유지된다. 이 때, 온 셀에 대응되는 인접 감지 노드(예를 들면, SO1)의 전압이 비트라인 레벨을 따라 떨어지게 되면, 플로팅 상태에 있는 감지 노 드(SO0)의 전압은 상기 감지 노드들(SO0, SO1) 사이의 기생 커패시턴스(CC0)에 영향을 받게 된다. 예를 들어, 감지 노드들(SO0, SO1) 사이의 기생 커패시턴스(CC0)의 크기가 작으면, 감지 노드(SO0)의 전압은 기생 커패시턴스(CC0)에 영향을 거의 받지 않고 비트라인의 프리챠지 레벨을 그대로 유지하게 된다. 그리고, 감지 노드들(SO0, SO1) 사이의 기생 커패시턴스(CC0)의 크기가 크면, 감지 노드(SO0)의 전압은 기생 커패시턴스(CC0)에 영향을 받게 되어 비트라인의 프리챠지 레벨이 낮아지게 된다. 이와 같이, 인접한 감지 노드(SO1)의 전압 변화에 따라 오프 셀에 대응되는 감지 노드(SO0)의 전압이 주저앉게 되는 현상을 커플링 다운(coupled down) 현상이라 한다. 인접 감지 노드들에 의한 커플링 다운 현상은 양쪽에 인접해 있는 감지 노드들 모두로부터 영향을 받기 때문에, 커플링 다운된 상기 감지 노드(SO0)의 전압은 더욱 낮아지게 될 것이다. 만일, 낮아진 감지 노드(SO0)의 전압이 래치 값을 변화시킬 수 있는 트립 전압 이하로 내려가게 되면, 오프 셀이 온 셀로 인식되는 독출 에러가 발생하게 된다.
잘 알려져 있는 바와 같이, 반도체 메모리 장치의 집적도가 높아지고 디자인 룰(design rule)이 감소될수록, 감지 노드들(SO0, SO1) 사이의 기생 커패시턴스(CC0)의 크기는 더욱 증가하게 된다. 따라서, 반도체 메모리 장치의 집적도가 높아질수록 페이지 버퍼들의 감지 노드들 사이의 용량성 결합으로 인해 독출 에러가 발생될 확률이 더욱 증가하게 되는 문제가 있다.
이 경우, 감지 노드들에 대한 디스챠지 및 감지 동작은 비트라인 디벨로프가 모두 수행된 이후에야 비로소 수행된다. 이 때, 상기 감지 노드들의 전압이 비트라 인 디벨로프 결과에 따라서 프리챠지 레벨을 유지하거나 또는 로우 레벨로 디스챠지 되는 동작이 한꺼번에 수행되기 때문에, 인접 감지 노드들의 전압 변화에 영향을 받게 될 가능성이 높은 문제점이 있다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 안정된 독출 동작을 수행하는 플래시 메모리 장치 및 그것의 독출 방법을 제공하는데 있다.
본 발명의 다른 목적은 페이지 버퍼들의 감지 노드들 사이의 용량성 결합으로 인한 독출 에러를 방지할 수 있는 플래시 메모리 장치 및 그것의 독출 방법을 제공하는데 있다.
상기의 과제를 이루기 위하여 본 발명에 의한 플래시 메모리 장치의 독출 방법은, 비트라인 및 감지 노드를 프리챠지하는 단계; 상기 비트라인 및 상기 감지 노드가 커플링된 상태에서 상기 비트라인 및 상기 감지 노드에 대한 디벨로프를 수행하는 단계; 그리고 상기 감지 노드의 전압을 검출하여 해당 메모리 셀의 데이터 값을 인식하는 단계를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 감지 노드는 상기 비트라인이 디벨로프되는 동안 디벨로프되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 감지 노드는 상기 비트라인의 디벨로프 결과에 상응하는 디벨로프 결과를 갖는 것을 특징으로 한다.
이 실시예에 있어서, 상기 비트라인 및 상기 감지 노드의 프리챠지를 수행하는 단계에서는, 상기 비트라인 및 상기 감지 노드에게 제 1 전압이 인가되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 비트라인 및 상기 감지 노드의 디벨로프를 수행하는 단계에서는, 상기 제 1 전압의 공급이 차단되고, 상기 제 1 전압 보다 더 높은 제 2 전압이 상기 비트라인으로 제공되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 디벨로프가 수행되는 단계에서 상기 비트라인과 상기 감지 노드 사이에 존재하는 커패시턴스 성분은, 상기 감지 노드와 인접 감지 노드 사이의 커패시턴스 성분 보다 큰 것을 특징으로 한다.
상기의 과제를 이루기 위하여 본 발명에 의한 플래시 메모리 장치는, 복수 개의 비트라인들 및 워드라인들이 교차하는 영역에 배치된 복수 개의 메모리 셀들을 구비한 메모리 셀 어레이; 그리고 상기 메모리 셀들에 저장된 데이터를 감지하는 복수 개의 페이지 버퍼들을 구비한 페이지 버퍼 회로를 포함한다. 여기서, 상기 각각의 페이지 버퍼는, 대응되는 비트라인 및 감지 노드를 프리챠지하고, 상기 비트라인 및 상기 감지 노드가 커플링된 상태에서 상기 비트라인 및 상기 감지 노드에 대한 디벨로프를 수행하는 프리챠지부; 그리고 상기 감지 노드의 디벨로프 결과에 응답해서 상기 선택된 비트라인에 연결된 메모리 셀의 데이터 값을 감지하여 저장하는 감지 및 래치부를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 프리챠지부는, 제 1 제어 신호에 응답해서 상기 감지 노드 및 상기 비트라인에게 프리챠지 전압을 공급하는 제 1 트랜지스터; 그리 고 제 2 제어 신호에 응답해서 상기 비트라인의 프리챠지 레벨을 제어하는 제 2 트랜지스터를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 비트라인의 프리챠지 레벨은 상기 제 2 제어 신호의 전압 레벨 - 상기 제 2 트랜지스터의 문턱 전압 값을 갖는 것을 특징으로 한다.
이 실시예에 있어서, 상기 비트라인 및 상기 감지 노드가 프리챠지되고 나면, 상기 제 1 트랜지스터는 상기 제 1 제어 신호에 응답해서 상기 프리챠지 전압의 공급을 차단하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 비트라인 및 상기 감지 노드가 프리챠지되고 나면, 상기 제 2 트랜지스터는 상기 프리챠지 레벨 보다 높은 레벨의 상기 제 2 제어 신호에 응답해서 상기 비트라인과 상기 감지 노드의 전위를 일치시키는 것을 특징으로 한다.
이 실시예에 있어서, 상기 감지 노드는 상기 비트라인의 디벨로프 결과에 상응하는 디벨로프 결과를 갖는 것을 특징으로 한다.
이 실시예에 있어서, 상기 디벨로프시 상기 비트라인과 상기 감지 노드 사이에 존재하는 커패시턴스 성분은, 상기 감지 노드와 인접 감지 노드 사이의 커패시턴스 성분 보다 큰 것을 특징으로 한다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
본 발명의 신규한 플래시 메모리는 비트라인 및 감지 노드를 프리챠지하고, 비트라인 및 감지 노드가 커플링된 상태에서 상기 비트라인 및 상기 감지 노드에 대한 디벨로프를 수행한다. 그리고 나서, 상기 감지 노드의 전압을 검출하여 해당 메모리 셀의 데이터 값을 인식한다. 디벨로프 구간 동안, 비트라인측의 커패시턴스는 인접한 감지 노드들의 커패시턴스 보다 훨씬 큰 값을 가지기 때문에, 감지 노드의 전압이 인접 노드에 영향을 받지않고 비트라인 전압에 의해 결정된다. 따라서, 보다 정확하고 안정된 독출 결과를 얻을 수 있게 된다.
도 1은 본 발명에 따른 플래시 메모리 장치(100)의 개략적인 구성을 보여주는 블록도이다.
도 1을 참조하면, 플래시 메모리 장치(100)는 데이터 정보를 저장하기 위한 저장 영역으로서 메모리 셀 어레이(memory cell array ; 10)를 포함한다. 메모리 셀 어레이(10)는, 비록 도면에 도시되지는 않았지만, 대응하는 비트라인들에 각각 연결된 복수 개의 셀 스트링들(cell strings)(또는 낸드 스트링(NAND string))로 구성된다. 잘 알려진 바와 같이, 각 셀 스트링은 대응하는 비트라인에 연결되는 스트링 선택 트랜지스터, 공통 소오스 라인에 연결되는 그라운드 선택 트랜지스터, 그리고 스트링 및 그라운드 선택 트랜지스터들 사이에 직렬 연결되는 메모리 셀들로 구성된다. 메모리 셀 어레이(10)에는 복수 개의 비트라인들이 연결되어 있다. 도 1에는 복수 개의 비트라인들 중 단지 4 쌍의 비트라인들(BL0_E, BL0_O),(BL1_E, BL1_O),(BL2_E, BL2_O), 그리고(BL3_E, BL3_O)이 도시되어 있다.
각각의 비트라인 쌍들에는 대응하는 페이지 버퍼들(201, 202, 203, 204)이 각각 전기적으로 연결되어 있다. 페이지 버퍼들(201, 202, 203, 204) 각각은 읽기/검증 동작시 감지 증폭기(sense amplifier)로서 동작하고, 프로그램 동작시 프로그 램될 데이터에 따라 비트라인을 구동하는 드라이버(driver)로서 동작한다. 페이지 버퍼들(201, 202, 203, 204)은 서로 동일하게 구성되며, 편의상 하나의 페이지 버퍼(예를 들면, 201)에 대한 회로 구성이 설명될 것이다. 따라서, 페이지 버퍼들(201-204)의 구성 요소들은 동일한 참조 부호들로 표기된다. 페이지 버퍼들(201, 202, 203, 204)에 대한 데이터 입출력은 열 게이트(Y-Gate) 회로(30)를 통해 수행된다.
도 2는 도 1에 도시된 페이지 버퍼(201)의 구성을 보여주는 회로도이다.
도 2를 참조하면, 페이지 버퍼(201)는 비트라인 선택 회로(bit line select and bias circuit ; 210), 프리챠지 회로(pre-charge circuit ; 230), 그리고 감지 및 래치회로(sense and latch circuit ; 250)로 구성된다. 프리챠지 회로(230)와 감지 및 래치회로(250) 사이에는 감지 노드(SO0)가 구비된다.
비트라인 선택 회로(210)는 감지될 비트라인을 선택하는 기능을 수행한다. 프리챠지 회로(230)는 선택된 비트라인에 접속된 메모리 셀들에 대한 독출 동작을 수행하기에 앞서 비트라인(BL0_E)과 감지 노드(SO0)를 프리챠지하는 동작을 수행한다. 비트라인(BL0_E)과 감지 노드(SO0)가 모두 프리챠지 되고 나면, 비선택된 워드 라인으로 독출 전압(Vread, 예를 들면 +4.5V)이 인가되고, 선택된 워드 라인으로 0V가 인가된다. 이 때, 프리챠지 회로(230)는 비트라인(BL0_E)과 감지 노드(SO0)로 제공되던 프리챠지 전원의 공급을 차단하고, 비트라인(BL0_E)과 감지 노드(SO0)간의 전류 통로를 충분히 열어준 상태에서, 비트라인 디벨로프 동작이 수행된다. 이는 마치 외부로부터의 전원 공급이 차단된 상태에서 비트라인(BL0_E)과 감지 노드 (SO0)가 서로 쇼트된 것과 같은 효과를 내게 된다. 이 경우, 비트라인(BL0_E)과 감지 노드(SO0)의 전압 레벨은 거의 동일하게 변화되며, 비트라인 디벨로프가 모두 수행된 후의 감지 노드(SO0)의 전압 레벨을 감지하여 데이터를 인식하게 된다.
감지 노드(SO0)의 전압은 비트라인(BL0_E)의 디벨로프 상태에 따라 충분한 시간을 두고 서서히 변화한다. 따라서, 인접 노드의 커패시턴스에 영향을 적게 받는다. 가령 감지 노드(SO0)가 인접 노드의 커패시턴스에 영향을 받는다 하더라도, 비트라인(BL0_E)과 감지 노드(SO0) 사이에 존재하는 커패시턴스의 크기는 인접한 감지 노드들 사이의 커패시턴스 보다 훨씬 크기 때문에, 인접 감지 노드에 의한 영향은 사실상 거의 없게 된다. 즉, 인접 노드들간에 커플링이 발생된다 하더라도, 비트라인(BL0_E)과 감지 노드(SO0) 사이의 커패시턴스 성분 때문에 인접 노드에 의한 전압 손실이 보상된다. 이와 같은 특징은, 비트라인의 프리챠지 레벨을 그대로 유지해야 하는 오프 셀이 인접해 있는 온 셀에 의해 감지 노드의 전압 레벨이 낮아지는 문제를 방지하는데 효과적이다. 따라서, 인접한 감지 노드들 사이의 용량성 결합으로 인한 독출 에러가 방지된다.
감지 및 래치회로(250)는 감지 노드(SO0)의 전압을 독출 결과로서 감지하고 래치한다. 여기서, 비트라인 선택 회로(210)와, 프리챠지 회로(230), 그리고 감지 및 래치회로(250)의 구성은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능하다. 특히, 감지 노드(SO0)의 전압을 감지 및 래치하는 감지 및 래치회로(250)의 구성은, 데이터를 래치하는 구조와 데이터의 입출력 경로 등에 있어 다양한 실시 예가 존재할 수 있다. 본 발명에 따른 플래시 메모리 의 독출 방법은 어떠한 구조를 갖는 감지 및 래치회로(250)에도 모두 적용될 수 있기 때문에, 본 발명에서는 감지 및 래치회로(250)의 구성을 특정 구조로 한정하지 않는다.
비트라인 선택 회로(210)와 프리챠지 회로(230)의 구성 예는 다음과 같다.
비트라인 선택 회로(210)에는 제 1 내지 제 3 NMOS 트랜지스터들(211, 213, 215)이 포함된다. 제 1 및 제 2 NMOS 트랜지스터들(211, 213) 각각은 대응되는 비트라인(BL0_E, BL0_O)에 각각 연결된다. 제 1 및 제 2 NMOS 트랜지스터들(211, 213)은, 게이트로 인가되는 비트라인 선택 신호(BLSLTe, BLSLTo)에 응답해서 해당 비트라인을 선택하는 기능을 수행한다. 한 쌍의 비트라인들(BL0_E, BL0_O)은 하나의 페이지 버퍼(201)를 공유하도록 구성된다. 상기 비트라인들(BL0_E, BL0_O) 중 선택된 비트라인이 프리챠지 회로(230)와 감지 및 래치회로(250)에 전기적으로 연결된다. 아래에서는, 설명의 편의상 페이지 버퍼(201)에 연결된 비트라인 쌍(BL0_E, BL0_O) 중 짝수번 비트라인(BL0_E)이 선택되고 홀수번 비트라인(BL0_O)은 비선택되었다고 가정하였다.
제 3 NMOS 트랜지스터(215)는 제 1 및 제 2 NMOS 트랜지스터들(211, 213)과 프리챠지 회로(230) 사이에 연결된다. 제 3 NMOS 트랜지스터(215)는 선택된 비트라인(BL0_E)을 통해 전원전압(Vdd)보다 높은 고전압이 페이지 버퍼(201)로 직접 인가되는 것을 방지하는 역할을 수행한다. 잘 알려져 있는 바와 같이, 페이지 버퍼(201)는 전원전압(Vdd)에서 동작하는 저전압 회로이다. 따라서, 전원전압(Vdd)보다 높은 고전압이 페이지 버퍼와 같은 저전압 회로에 직접 인가될 경우, 페이지 버퍼 (201)를 구성하는 저전압 트랜지스터들이 브레이크 다운(Break Down) 현상에 의해 파괴될 수 있다. 따라서, 비트라인 선택 회로(210)에 포함된 제 1 내지 제 3 NMOS 트랜지스터들(211, 213, 215)은 고전압에 대해 내구성을 갖는 고전압 트랜지스터(High Voltage Transistor)로 구성된다. 상기 제 1 내지 제 3 NMOS 트랜지스터들(211, 213, 215) 각각은, 예를 들면 약 28V의 브레이크 다운 전압(breakdown voltage)을 갖는 고전압 트랜지스터로 구성된다.
한편, 프리챠지 회로(230)는 PMOS 트랜지스터(231)와 NMOS 트랜지스터(235)로 구성된다. 프리챠지 회로(230)를 구성하는 트랜지스터들(231, 235)은, 예를 들면 약 7V의 브레이크 다운 전압을 갖는 저전압 트랜지스터(low-voltage transistor)로 구성된다.
PMOS 트랜지스터(231)는 전원전압(Vdd)과 감지 노드(SO0) 사이에 연결되며, 프리챠지 제어 신호(PLOAD)에 의해서 제어된다. NMOS 트랜지스터(235)는 선택 회로(210)에 구비된 제 3 NMOS 트랜지스터(215)와 감지 노드(SO0) 사이에 연결된다. NMOS 트랜지스터(235)의 드레인 단자는 감지 노드(SO0)에 연결되고, 소오스 단자는 선택 회로(210)를 통해 비트라인(BL0_E)과 연결된다. 그리고, NMOS 트랜지스터(235)의 게이트 단자는 제어 회로(미 도시됨)에 연결되어, 셧 오프 제어 신호(BLSHF)를 받아들인다. NMOS 트랜지스터(235)는 셧 오프 제어 신호(BLSHF)에 응답해서 비트라인(BL0_E)과 감지 노드(SO0)를 전기적으로 접속 내지 절연시킨다. 따라서, NMOS 트랜지스터(235)는 셧 오프 트랜지스터라고 불리기도 한다.
PMOS 트랜지스터(231) 및 NMOS 트랜지스터(235)의 온/오프 여부에 따라서 비 트라인(BL0_E) 및 감지 노드(SO0)가 소정의 프리챠지 레벨로 프리챠지 된다. 예를 들면, PMOS 트랜지스터(231) 및 NMOS 트랜지스터(235)가 모두 턴 온 되면, 비트라인(BL0_E) 및 감지 노드(SO0)가 소정의 프리챠지 레벨로 프리챠지되기 시작한다.
비트라인(BL0_E)의 프리챠지 레벨은, NMOS 트랜지스터(235)의 게이트로 인가되는 셧 오프 제어 신호(BLSHF)의 전압 레벨과, NMOS 트랜지스터(235)의 문턱 전압(Vth)에 의해 결정된다. 상기 NMOS 트랜지스터(235)의 게이트 단자로 하이 레벨(예를 들면, 2V)의 셧 오프 제어 신호(BLSHF)가 인가되고, NMOS 트랜지스터(235)의 드레인 단자(즉, 감지 노드(SO0))로 전원전압(Vdd)이 인가되면, 비트라인(BL0_E)은 BLSHF - Vth의 레벨로 프리챠지된다. 비트라인(BL0_E)이 소정의 프리챠지 레벨로 프리챠지되고 나면, NMOS 트랜지스터(235)는 셧 오프 된다. 여기서, BLSHF는 셧 오프 제어 신호(BLSHF)의 전압 레벨이고, Vth는 NMOS 트랜지스터(235)의 문턱 전압(Vth)을 각각 의미한다.
비트라인(BL0_E)이 소정의 프리챠지 레벨로 프리챠지되고 나면 프리챠지 회로(230)의 PMOS 트랜지스터(231)가 턴 오프되어, 비트라인(BL0_E) 및 감지 노드(SO0)로 공급되는 전원전압(Vdd)을 차단한다. 이 때, 독출 동작이 수행될 수 있도록 비선택된 워드 라인들로 독출 전압(Vread, 예를 들면 +4.5V)이 인가되고 선택된 워드 라인으로 0V의 전압이 인가되어, 비트라인 디벨로프가 수행되기 시작한다.
비트라인에 대한 디벨로프가 수행되는 동안, 본 발명에 따른 프리챠지 회로(230)는 감지 노드(SO0)의 전압이 비트라인(BL0_E)의 전압에 따라 디벨로프되도록 제어한다. 즉, 본 발명에 따른 프리챠지 회로(230)는 비트라인(BL0_E)과 감지 노드 (SO0)에 대한 디벨로프가 동시에 수행될 수 있도록 제어한다.
구체적으로, 디벨로프 구간 동안 프리챠지 회로(230)의 NMOS 트랜지스터(235)의 게이트 단자로는 프리챠지 구간 동안 인가되었던 전압(예를 들면, 2V) 보다 더 높은 레벨의 전압(예를 들면, 4V)이 인가된다. 그 결과, 비트라인(BL0_E)과 감지 노드(SO0) 사이에 흐르는 전류의 양(또는 챠지 쉐어링 양)이 증가하게 되어, 감지 노드(SO0)의 전압이 비트라인(BL0_E) 디벨로프 결과를 빠른 속도로 따라갈 수 있게 된다. 즉, 디벨로프 구간 동안 비트라인(BL0_E)과 감지 노드(SO0)가 서로 쇼트된 것과 같은 효과를 내게 된다. 이 경우, 감지 노드(SO0)의 전압은 비트라인(BL0_E)에 의해 빠른 속도로 변화된다.
디벨로프가 수행되고 나면, 온 셀에 해당되는 비트라인(BL0_E) 및 감지 노드(SO0)의 전압 레벨은 로우 레벨(예를 들면, 0.3V)로 떨어진다. 그리고, 오프 셀에 해당되는 비트라인(BL0_E) 및 감지 노드(SO0)는 프리챠지 레벨(예를 들면, 1.0V)을 그대로 유지하게 된다. 감지 노드(SO0)의 디벨로프 결과는 비트라인(BL0_E)의 디벨로프 결과와 일치하므로, 본 발명에서는 디벨로프된 감지 노드(SO0)의 전압 레벨을 근거로 하여 해당 메모리 셀이 온 셀인지 오프 셀인지 여부를 인식한다. 감지 노드(SO0)의 전압은 비트라인(BL0_E)의 디벨로프 상태에 따라 충분한 시간을 두고 서서히 변화하기 때문에, 인접 노드들간에 커플링이 발생될 확률이 줄어들게 된다.
그리고, 디벨로프 구간 동안 비록 오프 셀에 해당되는 감지 노드(SO0)의 전압이 인접 노드들의 커패시턴스 성분에 의해 손실이 발생되었다 하더라도, 손실된 감지 노드(SO0)의 전압은 비트라인(BL0_E)의 커패시턴스 성분에 의해 보상된다. 왜 냐하면, 감지 노드(SO0)와 연결된 비트라인(BL0_E)에는 프리챠지 때 제공되던 전압(예를 들면, 2V) 보다 더 높은 레벨의 전압(예를 들면, 4V)이 지속적으로 공급되기 때문이다. 이 때, 비트라인(BL0_E)과 감지 노드(SO0) 사이에 존재하는 커패시턴스의 크기는, 인접한 감지 노드들 사이의 커패시턴스 보다 훨씬 큰 값을 가진다. 따라서, 감지 노드(SO0)의 디벨로프 결과는 인접 노드에 영향을 받지 않게 된다.
도 3은 도 1 및 도 2에 도시된 페이지 버퍼(201)의 동작 타이밍을 보여주는 타이밍도이다. 도 2 및 도 3을 참조하면, 페이지 버퍼(201)의 전체 동작 구간은 프리챠지(precharge) 구간과, 디벨로프(develop) 구간과, 감지 및 래치(sensing & latch) 구간, 그리고 리커버리(recovery) 구간으로 구성된다.
먼저, 프리챠지 구간이 시작되면, PMOS 트랜지스터(231)로 인가되는 프리챠지 제어 신호(PLOAD)가 하이 레벨에서 로우 레벨로 단계적으로 천이되고, 셧 오프 제어 신호(BLSHF)가 로우 레벨에서 하이 레벨로 천이된다. 그 결과, 프리챠지 회로(230)에 구비된 PMOS 트랜지스터(231)와 NMOS 트랜지스터(235)가 모두 턴 온되어, 감지 노드(SO0)와 비트라인(BL0_E)이 모두 전원전압(Vdd)에 의해 프리챠지된다.
이어서, 비트라인 디벨로프를 수행하기 위해, 로우 레벨에서 하이 레벨로 천이된 프리챠지 제어 신호(PLOAD)가 PMOS 트랜지스터(231)의 게이트 단자로 인가된다. 그 결과, 감지 노드(SO0)에 대한 전원전압(Vdd)의 공급이 차단된다. 이와 동시에, 프리챠지 구간 동안 인가되었던 전압(예를 들면, 2V) 보다 높은 전압(예를 들면, 4V)을 갖는 셧 오프 제어 신호(BLSHF)가 NMOS 트랜지스터(235)의 게이트 단자로 인가된다. 그 결과, 감지 노드(SO0)가 비트라인(BL0_E)에 커플링되어, 감지 노 드(SO0)의 전압이 비트라인(BL0_E)의 전압에 따라 빠른 시간 동안 변화할 수 있게 된다. 이 경우, 비트라인(BL0_E)과 감지 노드(SO0) 사이에 존재하는 커패시턴스의 크기는 인접한 감지 노드들 사이의 커패시턴스의 크기 보다 훨씬 크다. 따라서, 감지 노드(SO0)의 디벨로프 결과는 인접한 감지 노드들의 커패시턴스에 영향을 받지 않게 된다.
디벨로프가 수행되고 나면, 온 셀에 해당되는 비트라인(BL0_E) 및 감지 노드(SO0)의 전압 레벨은 로우 레벨(예를 들면, 0.3V)로 떨어진다. 그리고, 오프 셀에 해당되는 비트라인(BL0_E) 및 감지 노드(SO0)는 프리챠지 레벨(예를 들면, 1.0V)을 그대로 유지하게 된다. 이 경우, 감지 노드(SO0)에 대한 디벨로프 결과를 감지 및 래치할 것을 명하는 래치신호(LCH)가 인가되면, 디벨로프된 감지 노드(SO0)의 전압이 감지 및 래치된다.
도 4는 본 발명의 바람직한 실시예에 따른 플래시 메모리의 독출 방법을 보여주는 도면이다.
도 4를 참조하면, 본 발명에 따른 플래시 메모리 장치의 독출 방법은 먼저 비트라인(BL0_E) 및 감지 노드(SO0)를 프리챠지한다(2100 단계). 이어서, 비트라인(BL0_E)과 감지 노드(SO0)가 커플링된 상태에서 비트라인(BL0_E) 및 감지 노드(SO0)에 대한 디벨로프를 수행한다(2200 단계).
비트라인(BL0_E) 및 감지 노드(SO0)에 대한 프리챠지 동작과 디벨로프 동작은 도 2에 도시된 프리챠지 회로(230)에 의해 제어된다. 프리챠지 회로(230)는 2200 단계에서 비트라인(BL0_E) 및 감지 노드(SO0)로 공급되는 전원전압(Vdd)을 차 단하고, 비트라인(BL0_E)과 감지 노드(SO0) 간의 전류 통로를 충분히 열어 주어, 감지 노드(SO0)를 비트라인(BL0_E)과 커플링시킨다. 이 경우, 비트라인(BL0_E)과 감지 노드(SO0)의 전압은 거의 동일하게 변화된다. 감지 노드(SO0)의 전압은 비트라인(BL0_E)이 디벨로프되는 동안 충분한 시간을 두고 디벨로프 된다. 이 때, 비트라인(BL0_E)과 감지 노드(SO0) 사이에 존재하는 커패시턴스는, 인접한 감지 노드들 사이의 커패시턴스 보다 훨씬 크다. 다라서, 감지 노드(SO0)의 전압은 인접한 감지 노드의 영향을 받지 않고 비트라인(BL0_E)의 전압에만 영향을 받게 된다.
이어서, 디벨로프된 감지 노드(SO0)의 전압을 감지하고, 감지 결과를 래치한다(2500 단계). 2500 단계에서 래치된 데이터는 독출 데이터로서 출력된다(2600 단계).
앞에서 설명한 바와 같이, 본 발명에 따른 플래시 메모리는 비트라인 및 감지 노드를 프리챠지하고, 비트라인 및 감지 노드가 커플링된 상태에서 상기 비트라인 및 상기 감지 노드에 대한 디벨로프를 수행한다. 그리고 나서, 상기 감지 노드의 전압을 검출하여 해당 메모리 셀의 데이터 값을 인식한다. 디벨로프 구간 동안, 비트라인측의 커패시턴스는 인접한 감지 노드들의 커패시턴스 보다 훨씬 큰 값을 가진다. 따라서, 감지 노드의 전압이 인접 노드에 영향을 받지않고 비트라인 전압에 의해 결정될 수 있게 된다. 즉, 페이지 버퍼의 설계시 감지 노드들간의 기생 커패시턴스를 고려하지 않아도 되므로, 설계가 간단해지고, 칩 사이즈가 작아질 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정 한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상과 같은 본 발명에 의하면, 비트라인이 디벨로프 되는 동안 페이지 버퍼의 감지 노드가 서서히 디벨로프되므로, 인접해 있는 감지 노드들간의 용량성 결합이 발생될 확률이 줄어들어, 독출 오류가 방지된다.
그리고, 감지 노드들간의 용량성 결합에 의해 감지 노드에 전압 손실이 발생한다 하더라도, 비트라인과 감지 노드 사이에 존재하는 커패시턴스 성분에 의해 상기 전압 손실이 보상된다. 따라서, 보다 정확하고 안정된 독출 결과를 얻을 수 있게 된다.
이와 같은 페이지 버퍼의 독출 스킴에 따르면, 페이지 버퍼의 설계시 감지 노드들간의 기생 커패시턴스를 고려하지 않아도 되므로, 설계가 간단해지고, 칩 사이즈가 작아지는 효과가 있다.

Claims (13)

  1. 비트라인 및 감지 노드를 프리챠지하는 단계;
    상기 비트라인 및 상기 감지 노드가 커플링된 상태에서 상기 비트라인 및 상기 감지 노드에 대한 디벨로프를 수행하는 단계; 그리고
    상기 감지 노드의 전압을 검출하여 해당 메모리 셀의 데이터 값을 인식하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 독출 방법.
  2. 제 1 항에 있어서,
    상기 감지 노드는 상기 비트라인이 디벨로프되는 동안 디벨로프되는 것을 특징으로 하는 플래시 메모리 장치의 독출 방법.
  3. 제 1 항에 있어서,
    상기 감지 노드는 상기 비트라인의 디벨로프 결과에 상응하는 디벨로프 결과를 갖는 것을 특징으로 하는 플래시 메모리 장치의 독출 방법.
  4. 제 1 항에 있어서,
    상기 비트라인 및 상기 감지 노드의 프리챠지를 수행하는 단계에서는, 상기 비트라인 및 상기 감지 노드에게 제 1 전압이 인가되는 것을 특징으로 하는 플래시 메모리 장치의 독출 방법.
  5. 제 4 항에 있어서,
    상기 비트라인 및 상기 감지 노드의 디벨로프를 수행하는 단계에서는, 상기 제 1 전압의 공급이 차단되고, 상기 제 1 전압 보다 더 높은 제 2 전압이 상기 비트라인으로 제공되는 것을 특징으로 하는 플래시 메모리 장치의 독출 방법.
  6. 제 1 항에 있어서,
    상기 디벨로프가 수행되는 단계에서 상기 비트라인과 상기 감지 노드 사이에 존재하는 커패시턴스 성분은, 상기 감지 노드와 인접 감지 노드 사이의 커패시턴스 성분 보다 큰 것을 특징으로 하는 플래시 메모리 장치의 독출 방법.
  7. 복수 개의 비트라인들 및 워드라인들이 교차하는 영역에 배치된 복수 개의 메모리 셀들을 구비한 메모리 셀 어레이; 그리고
    상기 메모리 셀들에 저장된 데이터를 감지하는 복수 개의 페이지 버퍼들을 구비한 페이지 버퍼 회로를 포함하며,
    상기 각각의 페이지 버퍼는,
    대응되는 비트라인 및 감지 노드를 프리챠지하고, 상기 비트라인 및 상기 감지 노드가 커플링된 상태에서 상기 비트라인 및 상기 감지 노드에 대한 디벨로프를 수행하는 프리챠지부; 그리고
    상기 감지 노드의 디벨로프 결과에 응답해서 상기 선택된 비트라인에 연결된 메모리 셀의 데이터 값을 감지하여 저장하는 감지 및 래치부를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  8. 제 7 항에 있어서,
    상기 프리챠지부는
    제 1 제어 신호에 응답해서 상기 감지 노드 및 상기 비트라인에게 프리챠지 전압을 공급하는 제 1 트랜지스터; 그리고
    제 2 제어 신호에 응답해서 상기 비트라인의 프리챠지 레벨을 제어하는 제 2 트랜지스터를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  9. 제 8 항에 있어서,
    상기 비트라인의 프리챠지 레벨은 상기 제 2 제어 신호의 전압 레벨 - 상기 제 2 트랜지스터의 문턱 전압 값을 갖는 것을 특징으로 하는 플래시 메모리 장치.
  10. 제 8 항에 있어서,
    상기 비트라인 및 상기 감지 노드가 프리챠지되고 나면, 상기 제 1 트랜지스터는 상기 제 1 제어 신호에 응답해서 상기 프리챠지 전압의 공급을 차단하는 것을 특징으로 하는 플래시 메모리 장치.
  11. 제 9 항에 있어서,
    상기 비트라인 및 상기 감지 노드가 프리챠지되고 나면, 상기 제 2 트랜지스터는 상기 프리챠지 레벨 보다 높은 레벨의 상기 제 2 제어 신호에 응답해서 상기 비트라인과 상기 감지 노드의 전위를 일치시키는 것을 특징으로 하는 플래시 메모리 장치.
  12. 제 11 항에 있어서,
    상기 감지 노드는 상기 비트라인의 디벨로프 결과에 상응하는 디벨로프 결과를 갖는 것을 특징으로 하는 플래시 메모리 장치.
  13. 제 11 항에 있어서,
    상기 디벨로프시 상기 비트라인과 상기 감지 노드 사이에 존재하는 커패시턴스 성분은, 상기 감지 노드와 인접 감지 노드 사이의 커패시턴스 성분 보다 큰 것을 특징으로 하는 플래시 메모리 장치.
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