JPH08278922A - 変更スヌープ・サイクル・コマンドを使用したキャッシュ及びキャッシュ・テスト方法 - Google Patents

変更スヌープ・サイクル・コマンドを使用したキャッシュ及びキャッシュ・テスト方法

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JPH08278922A
JPH08278922A JP8016794A JP1679496A JPH08278922A JP H08278922 A JPH08278922 A JP H08278922A JP 8016794 A JP8016794 A JP 8016794A JP 1679496 A JP1679496 A JP 1679496A JP H08278922 A JPH08278922 A JP H08278922A
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Chin Henry
ヘンリー・チン
Totoros George Jr
ジョージ・トトロス、ジュニア
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    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
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    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic
    • G—PHYSICS
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    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches

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  • Memory System Of A Hierarchy Structure (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】 （修正有） 【課題】 すべてのタグＲＡＭデータ・ビット位置にア
クセスして、テスト可能とする。 【解決手段】 格納されたデータについてアドレス・ビ
ットとステータス・ビットを保持するタグ・アレイを持
つキャッシュにおいて、内部制御回路とは独立に、キャ
ッシュの外部インタフェースからタグ・アレイのビット
位置にアクセスし、変更されたシステム・アクセス・リ
クエストに応答してテスト・モード操作信号を出力する
検出回路手段、テスト・モード信号に応答して、タグ・
アレイのアドレッシング・ビット及びタグ・アレイに格
納されるデータ・ビットをアドレス／制御ビット・イン
タフエースからロードする制御回路内のロジック手段、
並びにテスト・モード操作信号に応答して、タグ・アレ
イのアドレス及びステータス両方のビット位置の読出し
書込み両方を可能にする、独立テスト・バス手段を備え
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はキャッシュ記憶域に
関し、特にそのような記憶域のテストに関する。
【０００２】
【従来の技術】Intel Pentiumマイクロプロセッサ・チ
ップをベースにしたもの等、データ処理装置によって
は、装置の通常のコマンドを使用したテストではアクセ
スできない部分がある。このようなキャッシュは、論理
的には３つの別々のエンティティに分けられる。システ
ム・データと命令を格納するデータＲＡＭ（ランダム・
アクセス・メモリ）、データＲＡＭに格納された情報に
ついてステータス・データを格納するタグＲＡＭ、及び
キャッシュ全体の動作を制御する回路である。このキャ
ッシュのテスト器は、これら３つのエンティティすべて
の回路素子を完全にテストできなければ、それらの質や
動作可能性を保証できない。本発明は、キャッシュの他
エンティティとは独立にタグＲＡＭをテストすることに
関する。キャッシュの挙動は、タグＲＡＭに格納された
ステータス・データに完全に依存する。これらのステー
タス・ビットを格納したタグＲＡＭ内のビット位置に欠
陥があった場合、キャッシュはデバッグが難しい形の反
応をすることになる。タグＲＡＭの独立した動作可能性
をテストする他に、それにデータを入力してキャッシュ
とシステムの全体的動作可能性をテストできることが望
ましい。しかしデータＲＡＭ内の格納位置はアクセスで
きテストしやすいが、タグＲＡＭ内の格納位置は、ステ
ータス・データを格納した位置を含めて、容易にはアク
セスできない。タグＲＡＭワードのビットはすべてキャ
ッシュ・コントローラに行き、マイクロプロセッサのシ
ステム・バスには行かない。従ってエラーが起こったと
き、エラーがタグＲＡＭ内かキャッシュ・コントローラ
内か判断するのは難しい。さらに通常のシステム動作時
に、ある種のデータ・ビット・パターンはタグＲＡＭで
は生じない。こうした理由から、タグＲＡＭ自体のビッ
ト位置をテストし、テスト・パターンを入力してキャッ
シュ全体の動作をテストすることは難しくなる。
【０００３】
【課題を解決するための手段】本発明に従って、標準シ
ステム命令が変更されこの変更コマンドに応答して、キ
ャッシュ・コントローラとは独立したデータ・パスを通
してタグＲＡＭにアクセスできるようにする制御回路が
キャッシュ内に置かれる。本発明の好適な実施例では、
Intel Pentiumプロセッサをベースにしたコンピュータ
装置の第２レベル・キャッシュのキャッシュ・コントロ
ーラにテスト回路が含まれ、これにより装置またはテス
ト器はタグＲＡＭデータビット位置すべてに対して直接
的に読出し、書込みができる。この回路は、変更された
外部アドレス・ストローブ（ＥＡＤＳ＃）・コマンドに
応答してタグ・テスト・サイクルを起動する。ＥＡＤＳ
＃コマンドは通常は、装置によるスヌープ（SNOOP）読
出しサイクルで用いられる。スヌープ・サイクルでは、
メイン・メモリ・コントローラはＥＡＤＳ＃コマンドを
起動して、第１レベル（Ｌ1）と第２レベル（Ｌ2）のキ
ャッシュに、これらのキャッシュに格納された変更済み
情報を要求する。タグ・テスト・サイクルで、ＥＡＤＳ
＃コマンド・ラインは通常のスヌープ読出しサイクルで
そうである限りはＬＯＷに２回保持される。Ｌ2キャッ
シュのスヌープ・サイクル回路は長くなるので、ＥＡＤ
Ｓ＃コマンド・ラインのコマンドを無視する。しかしＬ
2キャッシュのタグＲＡＭテスト回路は、拡張ＥＡＤＳ
＃ストローブを認識し読出しと書込み両方のサイクルに
ついてタグＲＡＭのすべてのビット位置にアクセスする
パスを提供してタグＲＡＭをテストする、あるいはキャ
ッシュの他の部分をテスト中にこれらのビット位置を選
択された状態にロードする。
【０００４】従って本発明の目的は、キャッシュの通常
はアクセスできない部分をテストすることである。
【０００５】本発明の別の目的は、変更されたシステム
・コマンドを使用して、テストの際に用いられる動作状
態を与える変更されたキャッシュ命令を起動することで
ある。
【０００６】
【発明の実施の形態】図１を参照する。データ・バス１
１０及びアドレス／制御ライン・バス１１２により、Ｌ
2キャッシュ１１６がＬ1キャッシュ１１４と、ＲＡＭ
（ランダム・アクセス・メイン・メモリ）１１８のＲＡ
Ｍコントローラ１２２にリンクされる。各種のメモリ装
置１１４乃至１１８がＣＰＵ（中央処理装置）１２０の
命令に応答する。Ｌ1キャッシュ１１４は応答がもっと
も速く、ビット当たりのコストが最大である。Ｌ2キャ
ッシュ１１６の応答はＬ1キャッシュほど速くはなく、
ビット当たりのコストも比較的小さい。メインＲＡＭ１
１８はこの３つの装置の中でもっとも遅く、ビット当た
りのコストは最小である。
【０００７】Ｌ1及びＬ2キャッシュ及びＲＡＭメモリの
サイズはそれらの速度に反比例する。Ｌ2キャッシュ１
１６は、メインＲＡＭ１１８の内容の一部を格納し、Ｌ
1キャッシュ１１４は、Ｌ2キャッシュ１１６のエントリ
ーの一部を格納する。ここに開示している構成は、Inte
l Pentiumマイクロプロセッサを使用したパーソナル・
コンピュータ装置の一部である。このマイクロプロセッ
サを使用した装置のマイクロプロセッサの構成と付属品
の条件は、Inteｌ社が発行した"Pentium Family Users
Manual Volume 1: Data Book"（1994）に記載されてい
る。以下このマニュアルを参照する。
【０００８】コンピュータ装置のマザーボード２００
は、図２に示すように、Ｌ2キャッシュ・メモリ・カー
ド２１４、２１６を受ける２つのコネクタ２１０、２１
２を含む。カード２１４、２１６は同一であり、それぞ
れ、３つの基本構成要素、すなわちコントローラ２１
８、タグＲＡＭ２２０、及びデータＲＡＭ２２２を有す
る。データＲＡＭ２２２はシステムのデータと命令を格
納する。タグＲＡＭ２２０は、データＲＡＭ２２２の記
憶素子内の情報のアドレス・ビットとステータス・ビッ
トを格納する。コントローラ２１８はタグＲＡＭ内の情
報を使って、ＣＰＵ１２０によって要求されたデータが
データＲＡＭ２２２にあるかどうか、またそれをＣＰＵ
１２０に転送できるかどうかを判断する。
【０００９】図３を参照する。図３は、図２のアドレス
・バス１１２で受信される３２ビットＣＰＵアドレス・
ワード３１０を示す。ビット３乃至２９はＬ2キャッシ
ュのノーマル動作に関連する。ビット０乃至２はワード
のバイト・アドレスに対する。Ｌ2キャッシュは、ワー
ド・レベルまでしかアドレスできないのでビット０乃至
２は無視される。ビット３０、３１は、本発明の装置で
は生じないギガバイト範囲を超えるアドレスに対する。
従ってビット２９は装置のノーマル動作で最上位のビッ
トである。
【００１０】ここで図２、図３両方を参照する。Ｌ2キ
ャッシュに２メガバイトのデータＲＡＭ２２２がある
と、タグＲＡＭ２２０は、アドレス３１０のビット５乃
至２０でバス１１２から直接アドレスされる。これによ
り、タグＲＡＭ２２０から１２ビット・ワード３１２が
読出される。タグＲＡＭ２２０の各ワード３１２は、ワ
ードのビット位置３乃至１１に、ＲＡＭ２２２に格納さ
れたデータの上位アドレス・ビット２１乃至２９を含
み、また３つのステータス・ビットをワード３１２のビ
ット位置０乃至２に含む。コントローラ２１８内の比較
回路３１４は、格納され要求されたデータのビット２１
乃至２９間に一致があるかどうか調べるため、それぞれ
ワード３１２、３１０に格納されたこれらのビットを比
較する。一致があれば、ゲート３１６がタグＲＡＭワー
ド３１２のステータス・ビット０乃至２をコントローラ
２１８内の他の回路に転送して、データＲＡＭ２２２に
格納されたデータが有効かどうか判断する。ＲＡＭ２２
２内の要求されたデータが有効であれば、ＣＰＵアドレ
ス・ワード３１０のビット３乃至２０はデータＲＡＭ２
２２のアクセスに用いられる。ビット５乃至２０はデー
タＲＡＭ２２２から３２バイト・ワードを読出し、ビッ
ト３、４は要求された８バイトをこの３２バイト・ワー
ドから選択する。
【００１１】タグＲＡＭワードのアドレス・ビットとタ
グ・ビットはコントローラ２１８からタグＲＡＭ２２０
にロードされ、タグＲＡＭで格納されたアドレス・ビッ
トとタグ・ビットは、読出されたときにコントローラに
返される。ノーマル動作のとき、タグＲＡＭ２２０の内
容は装置のデータ・バス１１０とアドレス・バス１１２
に直接ロードされることはなく、コントローラとタグＲ
ＡＭを正確にテストすることは非常に難しい。それぞれ
を適正にテストできるかは、もう一方が適正に動作する
かによる。この相互依存性により障害分析が難しくな
る。
【００１２】あるステータス・ビットの組み合わせはコ
ントローラを通してタグＲＡＭにロードできないので所
望のテスト・パターンを使用できない。そのためタグＲ
ＡＭのテストはさらに困難になる。その基本的な理由は
ステータス・ビットの機能にある。ステータス・ビット
はこれらのビットによってカバーされるデータＲＡＭ位
置への、ＣＰＵ１２０による読出しや書込みの操作のア
クセス可能性を決定するものである。ステータス・ビッ
ト０が２進"０"のときデータＲＡＭアドレス位置は読出
されるだけである。ステータス・ビット０が２進"１"で
あればデータＲＡＭアドレスは書込み可能である。ステ
ータス・ビット１、２が"１、１"であればデータはＲＡ
Ｍ内のデータのコピーから変更（Ｍ）されている。ビッ
ト１、２が"０、１"であればデータは排他的（Ｅ）であ
って変更できない。ビット１、２が"１、０"であればデ
ータは共有されていて変更できず、"０、０"であればデ
ータは無効である。従って論理的には、ステータス・ビ
ット０乃至２のある組み合わせは装置のノーマル動作中
には生じない。例えばデータが読出し専用であると同時
に変更されることはあり得ないので、"０、１、１"とい
う組み合わせは生じない。その結果、コントローラ２１
８はこのような組み合わせに対応するように設計される
ことはない。
【００１３】本発明に従って、キャッシュの構成を変更
してそれがキャッシュ・タグＲＡＭを直接ロード及びア
ンロードできるように、装置のノーマル動作時には決し
て生じない制御信号の組み合わせが用いられる。これに
よりタグＲＡＭを完全にテストでき、所望のテスト・パ
ターンをタグＲＡＭにロードして、Ｌ2キャッシュの他
の要素をテストできる。
【００１４】図４はスヌープ・サイクルを示す。Pentiu
mベースのプロセッサ装置では、スヌープ・サイクルは
メインＲＡＭ１１８のメモリ・コントローラ１２２によ
る、Ｌ1またはＬ2キャッシュのいずれかにあると考えら
れるデータの変更コピーに対するリクエストである。最
初にコントローラ１２２はＢＯＦＦ＃コマンドを出力す
る。プロセッサ１２０は、ＢＯＦＦ＃コマンドに応答し
て、保留中のコマンドをすべてキャンセルし、バス１１
０、１１２を開放する。コントローラ１２２は、バス１
１０、１１２が静止するまで２クロック・サイクルを待
ってから、ＥＡＤＳ＃コマンドを出力してアドレスをバ
ス１１２にセットする。ＥＡＤＳ＃コマンドが現われる
とＬ2キャッシュはスヌープ・サイクルの開始を認識す
る。コントローラ１２２によって要求されたアドレスが
Ｌ2キャッシュにないか、タグＲＡＭ２２０のステータ
ス・ビットが"１、１、１"ではない（そのアドレスのデ
ータは変更されていることを示す）場合、Ｌ2キャッシ
ュはスヌープ・サイクルを無視する。要求されたアドレ
スがＬ2キャッシュにあり、タグ・メモリのステータス
・ビットが、データが変更されていることを示す場合、
Ｌ2キャッシュはＨｉｔＭ＃ラインをサンプリングし
て、Ｌ1キャッシュにも変更されたデータがあるかどう
か判定する。ＨｉｔＭ＃ラインがＬＯＷ（Ｌ1キャッシ
ュにデータがあることを示す）の場合、Ｌ2キャッシュ
はスヌープ・リクエストをライト・スルー・サイクルと
して扱い、リクエストを無視する。しかしＨｉｔＭ＃ラ
インがＨＩＧＨ（Ｌ2キャッシュだけに変更されたデー
タのコピーがあることを示す）の場合、Ｌ2キャッシュ
は４番目のクロック・サイクルでＢＯＦＦ＃コマンドを
アサートし、要求されたデータをバス１１０に出力す
る。
【００１５】タグＲＡＭテストをスヌープ・サイクルと
区別するために、ＥＡＤＳ＃コマンドの長さが変更され
る。図５、図６に示す通り、ＥＡＤＳ＃コマンドはスヌ
ープ・サイクルで図４の長さの２倍になっている。Ｌ2
コントローラの回路は、図７に示す通り、タグＲＡＭテ
スト・サイクルとスヌープ・サイクルでＥＡＤＳ＃コマ
ンドの長さの違いを認識する。ＥＡＤＳ＃がＬＯＷ（５
１０）のときＲＡＭコントローラ１２２またはテスタは
スヌープまたはタグＲＡＭテスト・サイクルを要求して
いる。ＥＡＤＳ＃ラインが１クロック・サイクル後にＨ
ＩＧＨになるとスヌープ・サイクル（５２０）が実行さ
れることになる。さらに１クロック・サイクルの間はＬ
ＯＷにとどまると、Ｌ2キャッシュのタグＲＡＭテスト
・サイクルが要求されている。Ｌ2キャッシュから情報
が読出される（５５０）とき、読出し／書込み（Ｗ／Ｒ
＃）ラインはＬＯＷになっており、情報がキャッシュに
書き込まれる（５６０）ときＷ／Ｒ＃ラインはＨＩＧＨ
である。
【００１６】図８に示す通り、検出器６１０はシステム
・アドレス・バス１１２の制御ラインのキャッシュ入力
ラッチ６００から、ＥＡＤＳ＃、システム・クロック
（ＣＬＫ）、及びＲ／Ｗ制御信号を受信する。検出器は
Ｒ／Ｗ入力ラッチの信号がＨＩＧＨかＬＯＷかに応じ
て、ＥＡＤＳ＃コマンドが２システム・クロック・サイ
クルの長さと判定したときに、タグ・テスト読出し（TT
/read）かタグ・テスト書込み（TT/write）のいずれか
の正パルスを出力する。同時にＬ2キャッシュのスヌー
プ回路は、ＥＡＤＳ＃パルスの長くなった部分がディス
エーブルのままであることを認識する。ＥＡＤＳ＃コマ
ンドが１サイクルだけのとき、TT/read、TT/write両方
のパルスはＬＯＷのままであり、スヌープ回路はスヌー
プ・サイクルを実行する。
【００１７】アドレス・ビット・ライン５乃至２０は図
３に示す通り、タグＲＡＭのワード・ライン３１２をア
ドレスするのに用いられる。アドレス・バスのアドレス
・ビット・ライン３、２１乃至３１はシステムのノーマ
ル動作中はタグＲＡＭを表すのに用いられない。しかし
図８に示すように、タグＲＡＭテスト時に用いられてタ
グＲＡＭアレイ６６０からデータがロード、アンロード
される。アドレス・ビット・ライン２１乃至２９は、ア
ドレスされたタグＲＡＭラインのタグ・ビット位置３乃
至１１との間でデータを転送するために用いられ、アド
レス・ビット・ライン３、３０、３１は、アドレスされ
たタグＲＡＭラインのステータス・ビット位置０乃至２
にあるデータのロード及びアンロードに用いられる。
【００１８】TT/write、TT/read信号は、タグＲＡＭの
アドレス・ドライバにアクセスし、またゲート・ロジッ
ク６４０をイネーブルにして、アドレス・バス１１２の
システム・アドレス・ビット・ライン３、２１乃至３１
をタグＲＡＭのデータ・ドライバ／センス増幅器回路６
５０との間で情報を送受信できるようにする。
【００１９】図１、図５及び図８を参照する。タグ・テ
スト書込みサイクルの間、テスタはＢＯＦＦ＃コマンド
をアサートしてサイクルを開始する。テスタは次に２サ
イクルを待って拡張ＥＡＤＳ＃コマンドを出力する。タ
グ・テスト検出器６１０はこれを、タグ・テストを実行
するためのリクエストと認識し、Ｌ2キャッシュのスヌ
ープ回路６２０はこれを有効なＥＡＤＳ＃コマンドとは
認識しない（コマンドが長いため）。同時にテスタは、
タグＲＡＭデコーダ６３０にアドレス・バス１１２のビ
ット・ライン５乃至２０でアドレスを送る。タグ・テス
ト検出器はTT/writeパルスを出力し、これによりアドレ
ス・バスのビット・ライン３、２１乃至３１のデータ・
ビットがタグ・アレイのドライバ／センス増幅器回路６
５０にゲートされる。TT/write信号はロジック回路６７
０をアクティブにし、チップ・セレクト出力イネーブル
と書込み信号をタグ・アレイ・ドライバ／センス増幅器
回路６５０に送り、データ・ビットを、タグ・アレイ６
６０のアクセスされたワード・ラインにロードする。
【００２０】タグ・テスト読出しサイクルは、図６に示
すように書込みサイクルとは異なる。ＢＯＦＦ＃、ＥＡ
ＤＳ＃コマンドは書込みサイクルと同じである。しかし
Ｗ／ＲラインはＬＯＷになってTT/readパルスが出力さ
れ、これによりタグ・アレイのセンス増幅器とゲート・
ロジック６４０がアクティブになり、アドレス・ビット
５乃至２０によってアクセスされたタグ・アレイのワー
ド・ラインに格納され検出されたデータがアドレス・バ
ス１１２のビット３、２１乃至３１に転送される。アド
レス・ラインのデータは分割される。最初のセグメント
はアドレス・ライン５乃至２０に置かれたアドレス、２
番目は、アレイから読出され、アドレス・ライン３、２
１乃至３１に置かれたデータである。セグメント間の時
間は回路のロジック応答時間である。
【００２１】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００２２】（１）コンピュータ・システム・キャッシ
ュのデータ・アレイに格納されたデータについてアドレ
ス・ビットとステータス・ビットを格納するタグ・アレ
イを持つ前記キャッシュにおいて、前記ステータス・ビ
ットの状態は、前記キャッシュの内部制御回路で出力さ
れ、内部制御回路とは独立に、前記キャッシュの外部イ
ンタフェースから前記タグ・アレイのビット位置にアク
セスし、 ａ）変更されたシステム・アクセス・リクエストに応答
してテスト・モード操作信号を出力する検出回路手段
と、 ｂ）前記テスト・モード信号に応答して、前記タグ・ア
レイのアドレッシング・ビットと前記タグ・アレイに格
納されるデータ・ビットをアドレス／制御ビット・イン
タフェースからロードする制御回路内のロジック手段
と、 ｃ）前記テスト・モード操作信号に応答して、前記タグ
・アレイのアドレスとステータス両方のビット位置の読
出しと書込み両方を可能にする、前記タグ・アレイへの
独立テスト・パス手段と、を含む、前記キャッシュ。 （２）前記システム・アクセス・リクエストは、前記タ
グ・アレイの前記ステータス・ビットによって識別され
る特定のステータスを持つ前記キャッシュに格納された
データのリクエストである、上記（１）記載のキャッシ
ュ。 （３）前記変更されたシステム・アクセス・リクエスト
は、前記システム・アクセス・リクエストの同じ制御ビ
ット・ライン上の制御ビット・パルスよりも長い制御ビ
ット・パルスによって開始される、上記（２）記載のキ
ャッシュ。 （４）前記検出回路手段は、前記制御ビット・パルスの
長さの違いに応答して、長いパルスが存在する場合にの
み前記テスト・モード操作信号を出力する、上記（３）
記載のキャッシュ。 （５）前記システム・アクセス・リクエストは、コンピ
ュータ装置のメイン・メモリに格納されたデータの変更
されたコピーに対するリクエストが前記メイン・メモリ
のコントローラによって行なわれるスヌープ・サイクル
のコマンドである、上記（４）記載のキャッシュ。 （６）前記テスト・モード操作信号が存在する場合に前
記スヌープ・サイクルのディスエーブルを図る手段を含
む、上記（５）記載のキャッシュ。 （７）前記アドレス・ビットとデータ・ビット両方に対
する前記独立テスト・パス手段は、前記外部インタフェ
ースのアドレス・バス位置である、上記（６）記載のキ
ャッシュ。 （８）キャッシュにタグ・メモリがあり、前記タグ・メ
モリは前記キャッシュのデータ・メモリに格納されたデ
ータについてステータス・ビットを格納し、前記キャッ
シュ内のコントローラ回路が前記タグ・メモリ内のすべ
てのビット位置への直接アクセスを防ぐ、コンピュータ
装置内の前記キャッシュにおいて、前記コントローラ回
路とは独立に前記タグ・メモリをテストする方法であっ
て、 ａ）前記コンピュータ装置のメイン・メモリのコントロ
ーラによって、前記メイン・メモリと前記キャッシュの
前記データ・メモリとの間の転送サイクルでデータを転
送するために用いられるシステム・コマンドを、前記キ
ャッシュ・コントローラ回路が前記転送サイクルを実行
しないように変更するステップと、 ｂ）前記キャッシュ内の前記コントローラ回路とは独立
した、前記装置のバス入力／出力へのテスト・パスを確
立して、前記タグ・メモリのすべてのビット位置へのア
クセスを可能にするステップと、 ｃ）前記転送サイクルで用いられる他のコマンドを使用
して、前記タグ・メモリをテストする際に前記タグ・メ
モリとの間でデータを移動させるステップと、を含む、
方法。 （９）ステップａ）で変更されたシステム・コマンド
を、前記タグ・メモリの前記ステータス・ビットによっ
て識別される特定のステータスを持つデータを要求する
転送サイクルで通常生じるコマンドにするステップを含
む、上記（８）記載の方法。 （１０）前記変更されたシステム・コマンドを元のシス
テム・コマンドよりも長くするステップを含む、上記
（９）記載の方法。 （１１）ステップａ）の変更された前記システム・コマ
ンドを、前記コンピュータ装置の前記メイン・メモリに
格納されたデータの前記キャッシュ内の変更されたコピ
ーを要求するスヌープ・サイクルのコマンドにするステ
ップを含む、上記（１０）記載の方法。
【００２３】
【発明の効果】 【図面の簡単な説明】
【図１】メイン・メモリ及びデータ・バスとアドレス・
バスでリンクされたＬ1、Ｌ2キャッシュのブロック図で
ある。
【図２】図１のＬ2キャッシュの図である。
【図３】Ｌ2キャッシュのアドレッシング回路を表す図
である。
【図４】スヌープ・サイクルで用いられるコマンド信号
を示す図である。
【図５】タグ・テスト書込みサイクルで用いられるコマ
ンド信号を示す図である。
【図６】タグ・テスト読出しサイクルで用いられるコマ
ンド信号を示す図である。
【図７】ＥＡＤＳ＃サイクルの長さの違いがＬ2キャッ
シュ応答に与える影響のフローチャートを示す図であ
る。
【図８】Ｌ2キャッシュのテスト回路のブロック図であ
る。
【符号の説明】
１１０ データ・バス １１２ アドレス／制御ライン・バス １１４ Ｌ1キャッシュ １１６ Ｌ2キャッシュ １１８ ＲＡＭ １２０ ＣＰＵ １２２ ＲＡＭコントローラ ２００ マザーボード ２１０、２１２ コネクタ ２１４、２１６ メモリ・カード ２１８ コントローラ ２２０ タグＲＡＭ ２２２ データＲＡＭ ３１０ ＣＰＵアドレス・ワード ３１２ ＲＡＭワード ３１４ 比較回路 ３１６ ゲート ６００ キャッシュ入力ラッチ ６１０ タグ・テスト検出器 ６２０ スヌープ回路 ６３０ デコーダ ６４０ ゲート・ロジック ６５０ ドライバ／センス増幅器回路 ６６０ タグ・アレイ ６７０ ロジック回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョージ・トトロス、ジュニア アメリカ合衆国12603、ニューヨーク州ポ キプシ、シェルダン・ドライブ 40

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】コンピュータ・システム・キャッシュのデ
    ータ・アレイに格納されたデータについてアドレス・ビ
    ットとステータス・ビットを格納するタグ・アレイを持
    つ前記キャッシュにおいて、前記ステータス・ビットの
    状態は、前記キャッシュの内部制御回路で出力され、内
    部制御回路とは独立に、前記キャッシュの外部インタフ
    ェースから前記タグ・アレイのビット位置にアクセス
    し、 ａ）変更されたシステム・アクセス・リクエストに応答
    してテスト・モード操作信号を出力する検出回路手段
    と、 ｂ）前記テスト・モード信号に応答して、前記タグ・ア
    レイのアドレッシング・ビットと前記タグ・アレイに格
    納されるデータ・ビットをアドレス／制御ビット・イン
    タフェースからロードする制御回路内のロジック手段
    と、 ｃ）前記テスト・モード操作信号に応答して、前記タグ
    ・アレイのアドレスとステータス両方のビット位置の読
    出しと書込み両方を可能にする、前記タグ・アレイへの
    独立テスト・パス手段と、 を含む、前記キャッシュ。
  2. 【請求項２】前記システム・アクセス・リクエストは、
    前記タグ・アレイの前記ステータス・ビットによって識
    別される特定のステータスを持つ前記キャッシュに格納
    されたデータのリクエストである、請求項１記載のキャ
    ッシュ。
  3. 【請求項３】前記変更されたシステム・アクセス・リク
    エストは、前記システム・アクセス・リクエストの同じ
    制御ビット・ライン上の制御ビット・パルスよりも長い
    制御ビット・パルスによって開始される、請求項２記載
    のキャッシュ。
  4. 【請求項４】前記検出回路手段は、前記制御ビット・パ
    ルスの長さの違いに応答して、長いパルスが存在する場
    合にのみ前記テスト・モード操作信号を出力する、請求
    項３記載のキャッシュ。
  5. 【請求項５】前記システム・アクセス・リクエストは、
    コンピュータ装置のメイン・メモリに格納されたデータ
    の変更されたコピーに対するリクエストが前記メイン・
    メモリのコントローラによって行なわれるスヌープ・サ
    イクルのコマンドである、請求項４記載のキャッシュ。
  6. 【請求項６】前記テスト・モード操作信号が存在する場
    合に前記スヌープ・サイクルのディスエーブルを図る手
    段を含む、請求項５記載のキャッシュ。
  7. 【請求項７】前記アドレス・ビットとデータ・ビット両
    方に対する前記独立テスト・パス手段は、前記外部イン
    タフェースのアドレス・バス位置である、請求項６記載
    のキャッシュ。
  8. 【請求項８】キャッシュにタグ・メモリがあり、前記タ
    グ・メモリは前記キャッシュのデータ・メモリに格納さ
    れたデータについてステータス・ビットを格納し、前記
    キャッシュ内のコントローラ回路が前記タグ・メモリ内
    のすべてのビット位置への直接アクセスを防ぐ、コンピ
    ュータ装置内の前記キャッシュにおいて、前記コントロ
    ーラ回路とは独立に前記タグ・メモリをテストする方法
    であって、 ａ）前記コンピュータ装置のメイン・メモリのコントロ
    ーラによって、前記メイン・メモリと前記キャッシュの
    前記データ・メモリとの間の転送サイクルでデータを転
    送するために用いられるシステム・コマンドを、前記キ
    ャッシュ・コントローラ回路が前記転送サイクルを実行
    しないように変更するステップと、 ｂ）前記キャッシュ内の前記コントローラ回路とは独立
    した、前記装置のバス入力／出力へのテスト・パスを確
    立して、前記タグ・メモリのすべてのビット位置へのア
    クセスを可能にするステップと、 ｃ）前記転送サイクルで用いられる他のコマンドを使用
    して、前記タグ・メモリをテストする際に前記タグ・メ
    モリとの間でデータを移動させるステップと、 を含む、方法。
  9. 【請求項９】ステップａ）で変更されたシステム・コマ
    ンドを、前記タグ・メモリの前記ステータス・ビットに
    よって識別される特定のステータスを持つデータを要求
    する転送サイクルで通常生じるコマンドにするステップ
    を含む、請求項８記載の方法。
  10. 【請求項１０】前記変更されたシステム・コマンドを元
    のシステム・コマンドよりも長くするステップを含む、
    請求項９記載の方法。
  11. 【請求項１１】ステップａ）の変更された前記システム
    ・コマンドを、前記コンピュータ装置の前記メイン・メ
    モリに格納されたデータの前記キャッシュ内の変更され
    たコピーを要求するスヌープ・サイクルのコマンドにす
    るステップを含む、請求項１０記載の方法。
JP8016794A 1995-02-23 1996-02-01 変更スヌープ・サイクル・コマンドを使用したキャッシュ及びキャッシュ・テスト方法 Pending JPH08278922A (ja)

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US392644 1995-02-23
US08/392,644 US5613087A (en) 1995-02-23 1995-02-23 Cache testing using a modified snoop cycle command

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EP0729100A1 (en) 1996-08-28
US5613087A (en) 1997-03-18

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