KR20050079433A - 평판형 엠아이엠 커패시터를 갖는 반도체소자 및 그제조방법 - Google Patents

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Abstract

엠아이엠 커패시터를 갖는 반도체소자 및 그 제조방법을 제공한다. 상기 반도체소자는 반도체기판 상에 형성된 층간절연막 및 상기 층간절연막 내에 형성된 하부배선을 구비한다. 상기 하부배선의 소정영역 상에 하부전극 및 유전막 패턴이 차례로 적층되고, 상기 유전막 패턴 상에 상부전극이 적층된다. 상기 상부전극의 측벽들 및 상기 유전막 패턴의 가장자리는 스페이서로 덮여진다. 상기 스페이서 및 상기 상부전극을 갖는 반도체기판의 전면은 캐핑막으로 덮여진다.

Description

평판형 엠아이엠 커패시터를 갖는 반도체소자 및 그 제조방법{Semiconductor devices having a planar metal-insulator-metal capacitor and methods of fabricating the same}
본 발명은 반도체소자 및 그 제조방법에 관한 것으로서, 더 구체적으로 평판형 엠아이엠 커패시터를 갖는 반도체소자 및 그 제조방법에 관한 것이다.
고성능 반도체소자들을 제조하기 위해서는, 낮은 전기적인 저항 및 높은 신뢰성을 갖는 금속배선이 요구된다. 이러한 금속배선으로 구리배선이 유력한 후보로 각광받고 있다. 그러나 , 상기 구리배선은 일반적인 사진/식각 공정을 사용하여 형성하기가 어렵다. 이에 따라, 상기 구리배선을 형성하는데 있어서, 다마신 공정이 널리 사용되고 있다.
한편, 상기 반도체소자들은 트랜지스터들, 저항체들 및 커패시터들과 같은 개별소자들(discrete devices)을 포함한다. 상기 커패시터들의 각각은 서로 중첩된 상부전극 및 하부전극과 아울러서 이들 전극들 사이에 개재된 유전체막으로 구성된다. 상기 전극들은 도우핑된 폴리실리콘막으로 형성할 수 있다. 그러나 , 상기 폴리실리콘막은 후속의 열처리 공정시 추가로 산화될 수 있다. 이에 따라, 상기 커패시터의 전기적인 특성이 변화될 수 있다.
이에 더하여, 상기 폴리실리콘 전극들에 인가되는 전압의 크기(magnitude)에 따라서 상기 커패시터는 불균일한 정전용량을 보일 수 있다. 예를 들면, 상기 전극들이 n형의 불순물로 도우핑된 폴리실리콘막으로 형성되고 상기 상부전극에 음의 전압이 인가되면, 상기 하부전극의 표면에 정공들이 유기된다. 즉, 상기 하부전극의 표면에 공핍층(depletion layer)이 형성될 수 있다. 상기 공핍층의 폭은 상기 음의 전압의 크기에 따라 변화한다. 결과적으로, 상기 커패시터의 정전용량은 상기 전극들에 인가되는 전압의 크기에 따라 변화될 수 있다. 다시 말해서, 상기 폴리실리콘막으로 이루어진 전극들을 채택하는 커패시터들은 비선형적인 특성(non linear characteristic)을 보일 수 있다. 따라서 , 상기 폴리실리콘 전극들을 갖는 커패시터들은 정교한 특성을 요구하는 반도체소자들, 예를 들면, 아날로그 회로를 갖는 반도체소자들에 부적합하다.
최근에, 상기한 문제점들을 해결하기 위하여 금속전극들을 갖는 커패시터, 즉 엠아이엠 커패시터가 제안된 바 있다. 특히, 상기 엠아이엠 커패시터는 높은 정전용량을 얻기 위하여 고유전막(high-k dielectric layer)을 채택한다.
도 1 및 도 2는 종래의 엠아이엠 커패시터의 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체기판(20) 상에 층간절연막(21)을 형성하고, 상기 층간절연막(21) 내에 다마신 공정을 사용하여 제1 및 제2 구리배선들(30a,30b)을 형성한다. 상기 구리배선들(30a,30b) 및 상기 층간절연막(21) 상에 하부전극막(31), 고유전막(32) 및 상부전극막(33)을 차례로 형성한다. 상기 고유전막(32)은 주로 산소를 포함하는 반응 가스들을 사용하여 형성된다. 따라서 , 상기 고유전막(32)을 구리배선들(30a,30b) 상에 직접 형성하면, 상기 구리배선들(30a,30b)이 상기 고유전막(32)을 형성하는 동안 산화될 수 있다. 상기 하부전극막(31)은 상기 고유전막(32)을 형성하는 동안 상기 구리배선들(30a,30b)이 산화되는 것을 방지한다.
도 2를 참조하면, 상기 상부전극막(33), 고유전막(32) 및 하부전극막(31)을 연속적으로 패터닝하여 상기 제1 구리배선(30a) 상에 차례로 적층된 하부전극(31a), 고유전막 패턴(32a) 및 상부전극(33a)을 형성한다. 상기 하부전극막(31) 및 상부전극막(33)은 일반적으로 금속막으로 형성된다. 따라서 , 상기 전극막들(31,33)을 패터닝하기 위해서는 염소계열의 식각가스(chlorine-based etching gas)가 널리 사용된다. 이 경우에, 상기 구리배선들(30a,30b)의 노출부들(exposed areas;34)이 손상되어 상기 구리배선들(30a,30b)의 신뢰성, 예를 들면 전자천이(electro-migration; EM) 특성을 저하시킨다.
더 나아가서, 상기 고유전막(32)이 패터닝되는 동안 상기 고유전막 패턴(32a)의 측벽에 식각 손상이 가해진다. 이러한 식각 손상은 상기 상부전극(33a) 및 상기 하부전극(31a) 사이의 누설전류 경로(leakage current path)를 제공한다. 이에 더하여, 상기 하부전극막(31)이 패터닝되는 동안 상기 하부전극막(31)이 재 스퍼터링되어(re-sputtered) 상기 고유전막 패턴(32a)의 측벽 상에 금속성 물질(35)이 증착될 수 있다. 상기 금속성 물질(35) 역시 상기 상부전극(33a) 및 상기 하부전극(31a) 사이의 누설전류 경로(leakage current path)를 제공한다.
상술한 바와 같이 종래의 기술에 따르면, 고유전막 패턴의 측벽에 가해진 식각 손상부위가 하부전극 접경부터 상부전극 접경에 이르게 된다. 또한, 하부전극막이 패터닝되는 동안 상기 고유전막 패턴의 측벽 상에 금속성 물질이 증착될 수 있다. 이에 따라, 상기 하부전극 및 상부전극 사이의 누설전류 특성이 현저히 저하될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 누설전류 문제와 전자천이(electro-migration; EM) 특성의 저하 문제를 해결하고 전극의 저항 문제가 최소화된 다마신(damascene) 배선간의 평판형 엠아이엠(metal-insulator-metal; MIM) 커패시터를 갖는 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명의 실시예들은 평판형 엠아이엠(metal-insulator-metal; MIM) 커패시터를 갖는 반도체 소자를 제공한다. 이 소자는 반도체기판 상에 형성된 층간절연막 및 상기 층간절연막 내에 형성된 하부배선을 포함한다. 상기 하부배선의 소정영역 상에 하부전극 및 유전막 패턴이 차례로 적층된다. 상기 유전막 패턴 상에 상부전극이 제공되고, 상기 상부전극의 측벽들 및 상기 유전막 패턴의 가장자리는 스페이서로 덮여진다. 상기 스페이서 및 상기 상부전극을 갖는 반도체기판의 전면은 캐핑막으로 덮여진다.
본 발명의 다른 실시예들은 평판형 엠아이엠(metal-insulator-metal; MIM) 커패시터를 갖는 반도체 소자의 제조방법을 제공한다. 이 방법은 반도체기판 상에 층간절연막을 형성하는 것과 상기 층간절연막 내에 다마신 기술을 사용하여 하부배선을 형성하는 것을 구비한다. 상기 하부배선 및 상기 층간절연막 상에 하부전극막, 유전체막, 상부전극막을 차례로 형성한다. 상기 상부전극막을 패터닝하여 상기 하부배선의 소정영역 상부에 상부전극을 형성하고, 상기 상부전극의 측벽들 상에 스페이서를 형성한다. 상기 상부전극 및 상기 스페이서를 식각 마스크들로 사용하여 상기 유전체막 및 상기 하부전극막을 식각하여 하부전극 및 유전체막 패턴을 형성한다. 상기 하부전극 및 유전체막 패턴을 갖는 반도체기판의 전면 상에 캐핑막을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나 , 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 3a 내지 도 3f는 본 발명의 실시예들에 따른 엠아이엠 커패시터들을 갖는 반도체소자들 및 그 제조방법들을 설명하기 위한 단면도들이다.
먼저, 도 3f를 참조하여 본 발명의 실시예들에 따른 엠아이엠 커패시터들을 갖는 반도체소자들을 설명하기로 한다.
도 3f를 참조하면, 반도체기판(38) 상에 층간절연막(39)이 적층되고, 상기 층간절연막(39) 내에 다마신 공정에 의해 형성된 제1 및 제2 하부배선들(40a, 40b)이 제공된다. 상기 하부배선들(40a, 40b)의 각각은 하부 금속배선 및 상기 하부금속배선의 하부면 및 측벽들을 둘러싸는 장벽금속막 패턴을 포함할 수 있다. 상기 장벽금속막 패턴은 탄탈륨 질화막(TaN), 타이타늄 질화막(TiN), 타이타늄막, 탄탈륨막, 텅스텐 질화막(WN) 및 루테늄막(Ru)들 중 적어도 하나의 물질막일 수 있고, 상기 하부 금속배선은 구리막, 알루미늄막, 알루미늄-구리막 및 텅스텐막들 중 어느 하나의 물질막일 수 있다.
상기 하부배선들(40a, 40b)의 상부면 들은 각각 제1 및 제2 완충도전막들(barrier metal; 42a, 42b)로 덮여질 수 있다. 상기 제1 및 제2 완충도전막들(42a, 42b)은 금속막을 식각하기 위한 공정 가스들, 예컨대 염소 가스에 대하여 강한 내성을 갖는 도전막인 것이 바람직하다. 예를 들면, 상기 완충도전막들(42a, 42b)은 텅스텐막이나 CoWP(Cobalt, Tungsten, Phosphorous)막일 수 있다.
상기 제1 완충도전막(42a)의 소정영역 상에 하부전극(51a) 및 유전체막 패턴(52a)이 차례로 적층된다. 상기 하부전극(51a)은 순수 금속 질화막 또는 알루미늄이나 실리콘을 함유하는 3원계 금속 질화막일 수 있다. 구체적으로, 상기 순수 금속 질화막은 타이타늄 질화막, 탄탈륨 질화막, 또는 텅스텐 질화막일 수 있고, 상기 3원계 금속 질화막은 탄탈륨 실리콘 질화막(TaSiN) 또는 탄탈륨 알루미늄 질화막(TaAlN)일 수 있다. 이에 더하여, 상기 하부전극(51a)은 상기 순수 금속 질화막 또는 상기 3원계 금속 질화막 상에 적층된 귀금속막(noble metal layer)을 더 포함할 수 있다. 상기 귀금속막은 루테늄막, 백금막 또는 이리듐막일 수 있다. 상기 귀금속막은 후속 공정에서 상기 제1 하부배선(40a)이 산화되는 것을 방지하는 산소확산 방지막의 역할을 한다.
상기 유전체막 패턴(52a)은 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 탄탈륨 산화막(TaO), 란탄 산화막(LaO), 에스티막(ST), 비에스티막(BST), 피지티막(PZT), 에스비티막(SBT), 지르코늄 산화막(ZrO)과 같은 금속산화막이나 이들의 질화막과 같은 고유전막일 수 있다.
상기 유전체막 패턴(52a) 상의 일부영역에 상부전극(53a)이 적층되어 형성된다. 상기 상부전극(53a)은 상기 하부전극(51a)처럼 순수 금속 질화막 또는 알루미늄이나 실리콘을 함유하는 3원계 금속 질화막일 수 있다. 이에 더하여, 상기 상부전극(53a)은 상기 순수 금속 질화막 또는 상기 3원계 금속 질화막 하부에 배치되는 귀금속막(noble metal layer)을 더 포함할 수 있다. 상기 귀금속막은 루테늄막(Ru), 백금막(Pt) 또는 이리듐막(Ir)일 수 있고 상기 유전체막 패턴(52a) 및 상기 상부전극(53a) 사이의 계면 특성을 향상시키는 역할을 한다.
상기 상부전극(53a) 상에 하드마스크 패턴(54a)이 추가로 적층될 수 있다. 상기 하드마스크 패턴(54a)은 상기 유전체막 패턴(52a) 및 하부전극(51a)에 대하여 식각 선택비를 갖는 물질막인 것이 바람직하다. 예를 들면, 상기 하드마스크 패턴(54a)은 실리콘 질화막(SiN), 실리콘 산질화막(SiON), 알루미늄 산화막(AlO), 알루미늄 산질화막(AlON)과 같은 절연막일 수 있다. 상기 상부전극(53a)이 상기 유전체막 패턴(52a) 및 하부전극(51a)에 대하여 높은 식각 선택비를 갖는 도전막인 경우에, 상기 하드마스크 패턴(54a)은 적층되지 않을 수 있다.
상기 상부전극(53a)의 측벽들 및 상기 유전체막 패턴(52a)의 노출된 가장자리 상부 면들은 스페이서(55)로 덮여진다. 또한, 상기 스페이서(55)의 외측벽은 상기 유전체막 패턴(52a)의 측벽들에 자기정렬된다. 즉, 상기 스페이서(55)는 상기 유전체막 패턴(52a)의 노출된 가장자리 상에 위치한다. 결과적으로, 상기 상부전극(53a)의 폭은 상기 유전체막 패턴(52a)의 폭보다 작다. 상기 스페이서(55)는 실리콘 질화막(SiN), 실리콘 산질화막(SiON), 알루미늄 산화막(AlO), 알루미늄 산질화막(AlON)과 같은 절연막일 수 있다. 상기 상부전극(53a)상에 상기 하드마스크 패턴(54a)이 적층되는 경우에, 상기 스페이서(55)는 상기 상부전극(53a)의 측벽들과 아울러서 상기 하드마스크 패턴(54a)의 측벽들을 덮도록 연장될 수 있다.
상기 스페이서(55), 상부전극(53a) 및 하드마스크 패턴(54a)을 포함한 반도체 기판의 전면은 캐핑막(60)으로 덮여진다. 상기 캐핑막(60)은 실리콘 질화막(SiN) 또는 실리콘 질화막(SiN)과 알루미늄 산화막(AlO)의 이중 절연막일 수 있다.
상기 캐핑막(60), 하드마스크 패턴(54a) 및 스페이서(55)는 후속 공정의 수소(hydrogen)가 함유된 공정(예: PECVD-SiN 공정)에서 커패시터가 수소 대메지(hydrogen damage - 유전막의 환원현상)를 일으키는 것을 막아주는 역할도 함께 수행하게 된다.
상기 캐핑막(60)상에 금속층간절연막(70)이 적층된다. 상기 금속층간절연막(70)은 실리콘 산화막(SiO2)과 같은 저유전체막인 것이 바람직하다. 이 경우에, 상기 캐핑막(60)은 상기 제1 및 제2 하부배선들(40a, 40b), 즉 구리배선들 내의 구리 원자들이 상기 금속층간절연막(70)내로 확산되는 것을 방지한다. 또한, 상기 금속층간절연막(70)은 평평한 상부면 을 갖는 평탄화된 금속층간절연막일 수 있다. 상기 금속층간절연막(70)상에 화학적기계적 연마 저지막(80)이 추가로 적층될 수 있다. 상기 화학적기계적 연마 저지막(80)은 실리콘질화막일 수 있다.
상기 상부전극(53a)은 상기 화학적기계적 연마 저지막(80), 금속층간절연막(70), 캐핑막(60) 및 하드마스크 패턴(54a)을 관통하는 복수개의 제1 비아 콘택 플러그들(65a)에 전기적으로 접속된다. 또한, 상기 제1 완충도전막(42a)은 상기 화학적기계적 연마 저지막(80), 금속층간절연막(70) 및 캐핑막(60)을 관통하는 제2 비아 콘택 플러그(65b)에 전기적으로 접속될 수 있다. 이와 마찬가지로(similarly), 상기 제2 완충도전막(42b)은 상기 화학적기계적 연마 저지막(80), 금속층간절연막(70) 및 캐핑막(60)을 관통하는 제3 비아 콘택 플러그(65c)에 전기적으로 접속될 수 있다. 상기 제1 및 제2 완충도전막들(42a, 42b)이 제공되지 않는 경우에, 상기 제2 및 제3 비아 콘택 플러그들(65b, 65c)은 각각 상기 제1 및 제2 하부배선들(40a, 40b)에 직접 접촉된다.
상기 제1 비아 콘택 플러그들(65a)은 적어도 2개인 것이 바람직하다. 이는 상기 상부전극(53a) 및 상기 제1 비아 콘택 플러그들(65a) 사이의 접촉저항을 최소화시키기 위함이다. 상기 비아 콘택 플러그들(65a, 65b, 65c)의 각각은 구리 플러그, 알루미늄 플러그, 알루미늄-구리 플러그 또는 텅스텐 플러그와 같은 금속 플러그일 수 있다. 이에 더하여, 상기 비아 콘택 플러그들(65a, 65b, 65c)의 각각은 상기 금속 플러그의 측벽들 및 하부면을 둘러싸는 장벽금속막 패턴을 더 포함할 수 있다.
상기 화학적기계적 연마 저지막(80)상에 제1 내지 제3 상부금속배선들(90a, 90b, 90c)이 제공된다. 상기 제1 내지 제3 상부금속배선들(90a, 90b, 90c)은 각각 상기 제1 내지 제3 비아 콘택 플러그들(65a, 65b, 65c)을 덮도록 배치된다. 상기 제1 내지 제3 상부금속배선들(90a, 90b, 90c)은 구리막, 알루미늄막, 알루미늄-구리막 및 텅스텐막들 중 어느 하나의 물질막일 수 있다. 이에 더하여, 상기 제1 내지 제3 상부금속배선들(90a, 90b, 90c)의 각각은 상기 상부금속배선의 하부면 및 측벽들을 둘러싸는 장벽금속막 패턴을 더 포함할 수 있다.
도 3a 내지 도 3f를 참조하여 본 발명의 실시예들에 따른 엠아이엠 커패시터들을 갖는 반도체소자들의 제조방법들을 설명하기로 한다.
도 3a를 참조하면, 반도체기판(38) 상에 층간절연막(39)을 형성한다. 상기 층간절연막(39) 내에 다마신 기술을 사용하여 제1 및 제2 하부배선들(40a,40b)을 형성한다. 상기 하부배선들(40a, 40b)은 구리막, 알루미늄막, 알루미늄 구리막 또는 텅스텐막과 같은 금속막으로 형성할 수 있다. 또한, 상기 하부배선들(40a, 40b)은 차례로 적층된 하부 장벽 금속막 및 금속막을 갖도록 형성될 수 있다. 상기 장벽 금속막은 탄탈륨 질화막, 타이타늄 질화막, 타이타늄막, 탄탈륨막, 텅스텐 질화막 및 루테늄막들중 적어도 하나의 물질막으로 형성할 수 있다. 상기 하부배선들(40a,40b) 및 상기 층간절연막(39) 상에 하부전극막(51), 유전체막(52), 상부전극막(53)을 차례로 형성한다. 상기 하부전극막(51)을 형성하기 전에, 상기 제1 및 제2 하부배선들(40a, 40b) 상에 각각 선택적으로 제1 및 제2 완충 도전막들(42a, 42b)을 형성할 수 있다. 상기 완충 도전막들(42a, 42b)을 형성하는 것은 선택적 CVD 공정을 사용하여 상기 하부배선들(40a, 40b) 상에 선택적으로 텅스텐막을 형성하는 것을 포함할 수 있다. 이와는 달리, 상기 완충 도전막들(42a, 42b)을 형성하는 것은 무전해 도금법(electroless plating method)을 사용하여 상기 하부배선들(42a, 42b) 상에 선택적으로 CoWP(cobalt tungsten phosphorous)막을 형성하는 것을 포함할 수 있다.
상기 상부전극막(53) 상에 하드마스크막(54)을 추가로 형성할 수 있다. 상기 하드마스크막(53)은 상기 유전체막(52) 및 하부전극막(51)에 대하여 식각 선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 예를 들면, 상기 하드마스크막(54)은 실리콘 질화막(SiN), 실리콘 산질화막(SiON), 알루미늄 산화막(AlO), 알루미늄 산질화막(AlON)과 같은 절연막으로 형성할 수 있다. 상기 상부전극막(53)이 상기 유전체막(52) 및 하부전극막(51)에 대하여 높은 식각 선택비를 갖는 도전막인 경우에, 상기 하드마스크막(54)을 형성하는 것은 생략될 수 있다.
도 3b를 참조하면, 상기 상부전극막(53)과 상기 하드마스크막(54)을 패터닝하여 상기 하부배선(40a)의 소정영역 상부에 상부전극(53a) 및 하드마스크 패턴(54a)을 형성한다.
도 3c를 참조하면, 상기 상부전극(53a) 및 하드마스크 패턴(54a)의 측벽들 상에 스페이서(55)를 형성한다. 상기 스페이서(55)는 실리콘 질화막, 실리콘 산질화막, 알루미늄 산화막 또는 알루미늄 산질화막으로 형성할 수 있다. 도 3a에서 상기 하드마스크막(54)을 형성하는 공정이 생략되는 경우에는, 상기 스페이서(55)는 상기 상부전극(53a)의 측벽들 상에 형성된다.
도 3d를 참조하면, 상기 하드마스크 패턴(54a) 및 상기 스페이서(55)를 식각 마스크들로 사용하여 상기 유전체막(52) 및 상기 하부전극막(51)을 식각하여 하부전극(51a) 및 유전체막 패턴(52a)을 형성한다. 이 경우에, 상기 유전체막 패턴(52a)의 측벽에 식각손상이 가해질 수 있다. 이러한 식각손상된 측벽은 누설전류의 경로로 작용할 수 있다. 그러나, 본 실시예에서, 상기 유전체막 패턴(52a)의 식각손상된 측벽들은 도 3d에 도시된 바와 같이 상기 스페이서(55)에 의해 상기 상부전극(53a)의 측벽으로부터 이격되도록 형성된다. 따라서, 상기 상부전극(53a) 및 상기 하부전극(51a) 사이의 직접적인 누설전류 경로가 형성되는 것을 방지할 수 있다.
상기 하부전극(51a)의 형성시에는 염소(chlorine)기로 엔드 포인트(end point)가 인지(detecting)되는 시간까지 식각하고 이후 오버에치(over etch)는 메탈오가닉(metal-organic)계열의 클로린 에천트(chlorine etchant)를 사용하여 식각하는 것이 바람직하다. 상기 유전체막(52), 상기 스페이서(55) 및 상기 하드마스크막(54)의 각각은 식각할 때 불소(fluorine) 또는 염소(chlorine)를 함유하는 식각가스로 진행하는 것이 바람직하다.
도 3e를 참조하면, 상기 하부전극(51a), 상기 유전체막 패턴(52a) 및 상기 스페이서(55)를 갖는 반도체기판의 전면 상에 캐핑막(60)을 형성한다. 상기 캐핑막(60)은 실리콘 질화막(SiN) 또는 실리콘 질화막(SiN)과 알루미늄 산화막(AlO)의 이중 절연막으로 형성할 수 있다. 상기 캐핑막(60), 하드마스크 패턴(54a) 및 스페이서(55)는 수소(hydrogen)를 함유하는 공정가스를 사용하는 후속공정(예: PECVD-SiN 공정)을 진행하는 동안 커패시터가 수소 대메지(hydrogen damage - 유전막의 환원현상)를 받는 것을 방지하는 수소 장벽막의 역할을 한다.
도 3f를 참조하면, 상기 캐핑막(60) 위에 금속층간절연막(70)을 형성한다. 상기 캐핑막(60)은 상기 하부배선들 내의 금속원자들, 특히, 구리원자들이 상기 금속층간절연막(70) 내로 확산되는 것을 방지하는 장벽막의 역할을 한다. 상기 금속층간절연막(70)상에 화학적기계적 연마(chemical mechanical polishing; CMP) 저지막(80)을 추가로 형성할 수 있다. 상기 상부전극(53a)위로 상기 화학적기계적 연마 저지막(80), 금속층간절연막(70), 캐핑막(60) 및 하드마스크 패턴(54a)을 관통하는 복수개의 제1 비아 콘택 플러그들(65a)을 형성한다. 또한, 상기 제1 완충도전막(42a)위로는 상기 화학적기계적 연마 저지막(80), 금속층간절연막(70) 및 캐핑막(60)을 관통하는 제2 비아 콘택 플러그(65b)를 형성한다. 이와 마찬가지로, 상기 제2 완충도전막(42b)위로는 상기 화학적기계적 연마 저지막(80), 금속층간절연막(70) 및 캐핑막(60)을 관통하는 제3 비아 콘택 플러그(65c)를 형성한다. 상기 제1 및 제2 완충도전막들(42a, 42b)이 제공되지 않는 경우에, 상기 제2 및 제3 비아 콘택 플러그들(65b, 65c)은 각각 상기 제1 및 제2 하부배선들(40a, 40b)상에 직접 접촉하도록 형성된다. 상기 화학적기계적 연마 저지막(80)상에 제1 내지 제3 상부금속배선들(90a, 90b, 90c)을 형성한다. 상기 제1 내지 제3 상부금속배선들(90a, 90b, 90c)은 각각 상기 제1 내지 제3 비아 콘택 플러그들(65a, 65b, 65c)을 덮도록 형성된다.
상술한 바와 같이 본 발명에 따르면, 하부배선을 덮는 하부전극막 상에 유전체막을 형성하므로, 상기 유전체막을 형성하는 동안 산소를 함유하는 공정가스가 사용될지라도 상기 하부배선이 산화되는 것을 방지할 수 있다. 또한, 유전체막의 식각된 측벽이 상부전극의 측벽과 이격되도록 형성되므로 상부전극 및 하부전극 사이의 누설전류 특성을 현저히 개선시킬 수 있다. 이에 더하여, 하부배선들 및 금속층간 절연막 사이에 캐핑막이 형성된다. 상기 캐핑막은 상기 하부배선들 내의 금속원자들, 예컨대 구리원자들이 상기 금속층간절연막 내로 확산되는 것을 방지할 수 있다. 따라서, 상기 금속층간절연막의 특성이 저하되는 것을 방지할 수 있다.
도 1 및 도 2는 엠아이엠 커패시터를 갖는 종래의 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3f는 본 발명의 실시예들에 따른 엠아이엠 커패시터들을 갖는 반도체소자들 및 그 제조방법들을 설명하기 위한 단면도들이다.

Claims (14)

  1. 반도체기판 상에 형성된 층간절연막;
    상기 층간절연막 내에 형성된 하부배선;
    상기 하부배선의 소정영역 상에 차례로 적층된 하부전극 및 유전막 패턴;
    상기 유전막 패턴 상에 적층된 상부전극;
    상기 상부전극의 측벽들 및 상기 유전막 패턴의 가장자리를 덮는 스페이서; 및
    상기 스페이서 및 상기 상부전극을 갖는 반도체기판의 전면을 덮는 캐핑막을 포함하는 반도체소자.
  2. 제 1 항에 있어서,
    상기 하부배선 및 상기 하부전극 사이에 개재되고 상기 하부배선의 상부면 전체를 덮도록 연장된 완충도전막을 더 포함하는 반도체소자.
  3. 제 1 항에 있어서,
    상기 상부전극 및 상기 캐핑막 사이에 개재된 하드마스크 패턴을 더 포함하되, 상기 스페이서는 상기 상부전극의 측벽들과 아울러서 상기 하드마스크 패턴의 측벽들을 덮는 것을 특징으로 하는 반도체소자.
  4. 제 1 항에 있어서,
    상기 캐핑막 상에 적층된 금속층간절연막; 및
    상기 금속층간절연막 상에 배치되고 상기 상부전극에 전기적으로 접속된 상부배선을 더 포함하는 반도체소자.
  5. 제 4 항에 있어서,
    상기 상부배선은 금속층간절연막 및 상기 캐핑막을 관통하는 복수개의 비아 콘택 플러그들을 통하여 상기 상부전극에 전기적으로 접속되는 것을 특징으로 하는 반도체소자.
  6. 반도체기판 상에 층간절연막을 형성하고,
    상기 층간절연막 내에 다마신 기술을 사용하여 하부배선을 형성하고,
    상기 하부배선 및 상기 층간절연막 상에 하부전극막, 유전체막, 상부전극막을 차례로 형성하고,
    상기 상부전극막을 패터닝하여 상기 하부배선의 소정영역 상부에 상부전극을 형성하고,
    상기 상부전극의 측벽들 상에 스페이서를 형성하고,
    상기 상부전극 및 상기 스페이서를 식각 마스크들로 사용하여 상기 유전체막 및 상기 하부전극막을 식각하여 하부전극 및 유전체막 패턴을 형성하고,
    상기 하부전극 및 유전체막 패턴을 갖는 반도체기판의 전면 상에 캐핑막을 형성하는 것을 포함하는 반도체소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 하부전극막을 형성하기 전에 상기 하부배선 상에 선택적으로 완충도전막을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 완충도전막은 화학증착(chemical vapor deposition; CVD)법으로 텅스텐을 상기 하부배선 위에 선택적으로 형성하거나, 무전해 도금(Electroless Plating)법으로 CoWP(Cobalt, Tungsten, Phosphorous)를 상기 하부배선 위에 선택적으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제 6 항에 있어서,
    상기 상부전극 및 상기 캐핑막 사이에 개재된 하드마스크 패턴을 형성하는 것을 더 포함하되, 상기 스페이서는 상기 상부전극의 측벽들과 아울러서 상기 하드마스크 패턴의 측벽들을 덮도록 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 제 6 항에 있어서,
    상기 캐핑막 상에 금속층간절연막을 형성하고,
    상기 금속층간절연막 상에 상부배선을 형성하는 것을 더 포함하되,
    상기 상부금속배선은 상기 상부전극에 전기적으로 접속하는 것을 특징으로 하는 반도체소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 상부금속배선은 금속층간절연막 및 상기 캐핑막을 관통하는 복수개의 비아 콘택 플러그들을 통하여 상기 상부전극에 전기적으로 접속되도록 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  12. 제6항에 있어서,
    상기 유전체막은 알루미늄 산화막, 하프늄 산화막, 탄탈륨 산화막, 란탄 산화막, 에스티막(ST), 비에스티막(BST), 피지티막(PZT), 에스비티막(SBT), 지르코늄 산화막이나 이들의 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  13. 제6항에 있어서,
    상기 캐핑막은 실리콘 질화막 또는 실리콘 질화막과 알루미늄 산화막의 이중 절연막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  14. 제6항에 있어서,
    상기 스페이서는 실리콘 질화막, 실리콘 산질화막, 알루미늄 산화막 또는 알루미늄 산질화막을 사용하여 형성하는 반도체소자의 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100753671B1 (ko) * 2004-12-30 2007-08-31 매그나칩 반도체 유한회사 반도체 소자의 형성 방법
KR101129862B1 (ko) * 2010-07-15 2012-03-23 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US8445991B2 (en) 2008-12-24 2013-05-21 Magnachip Semiconductor, Ltd. Semiconductor device with MIM capacitor and method for manufacturing the same
CN103456601A (zh) * 2012-05-31 2013-12-18 台湾积体电路制造股份有限公司 用于中介片的电容器及其制造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100753671B1 (ko) * 2004-12-30 2007-08-31 매그나칩 반도체 유한회사 반도체 소자의 형성 방법
US8445991B2 (en) 2008-12-24 2013-05-21 Magnachip Semiconductor, Ltd. Semiconductor device with MIM capacitor and method for manufacturing the same
KR101129862B1 (ko) * 2010-07-15 2012-03-23 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US8686541B2 (en) 2010-07-15 2014-04-01 Hynix Semiconductor Inc. Semiconductor device including capacitor and contact plug
CN103456601A (zh) * 2012-05-31 2013-12-18 台湾积体电路制造股份有限公司 用于中介片的电容器及其制造方法

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