CN113838833A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件，包括：介电层、第一介层窗、第二介层窗、第一阻障层以及第二阻障层。介电层具有第一区与第二区。第一介层窗配置在第一区的介电层中。第二介层窗配置在第二区的介电层中。第一阻障层装衬在第一介层窗的侧壁与底面。第二阻障层装衬在第二介层窗的侧壁与底面。第一阻障层与第二阻障层各自具有上部与下部。上部的氮掺杂浓度大于下部的氮掺杂浓度。另提供一种半导体器件的制造方法。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法。
背景技术
随着半导体技术的进步，目前的集成芯片包括数以万计的半导体器件。所述半导体器件可包括有源器件(例如晶体管、二极管等)、无源器件(例如电容器、电阻器等)或其组合。金属-绝缘体-金属(Metal-insulator-metal，MIM)结构是一种常见的无源器件，此种无源器件常整合到集成芯片的后段工艺(back-end-of-the-line，BEOL)的金属内连线中，以与前段工艺(front-end-of-the-line，FEOL)中的晶体管电性连接。
然而，在定义MIM结构时，会因过度刻蚀(over-etch)而损耗经暴露的介层窗和/或阻障层，进而造成弱点(weak point)。在此情况下，在进行后续BEOL的热处理时，介层窗下方的铜层会沿着此弱点而产生铜爆发(volcano)缺陷，进而影响半导体器件的可靠度与良率。
发明内容
本发明提供一种半导体器件及制造方法，其通过氮化处理强化装衬在介层窗(via)的侧壁上的阻障层的阻挡强度，以避免铜爆发缺陷问题产生，进而提升器件的可靠度与良率。
本发明提供一种半导体器件包括：介电层、第一介层窗、第二介层窗、第一阻障层以及第二阻障层。介电层具有第一区与第二区。第一介层窗配置在第一区的介电层中。第二介层窗配置在第二区的介电层中。第一阻障层装衬在第一介层窗的侧壁与底面。第二阻障层装衬在第二介层窗的侧壁与底面。第二阻障层具有上部与下部。上部的氮掺杂浓度大于下部的氮掺杂浓度。
本发明提供一种半导体器件的制造方法，包括：在介电层中形成多个介层窗；对介电层与多个介层窗进行氮化处理，以使介电层的顶部的氮掺杂浓度大于介电层的底部的氮掺杂浓度；在介电层与多个介层窗上形成金属-绝缘体-金属(MIM)叠层；以及图案化金属-绝缘体-金属叠层，以形成金属-绝缘体-金属结构。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1I是依照本发明第一实施例的一种半导体器件的制造流程的剖面示意图；
图2是图1E的区域的放大图；
图3是图2的区域的另一实施例的放大图；
图4是依照本发明第二实施例的一种半导体器件的剖面示意图。
具体实施方式
参照本实施例的附图以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的标号表示相同或相似的组件，以下段落将不再一一赘述。
本发明第一实施例提供一种半导体器件1(如图1I所示)的制造流程，详细步骤如图1A至图1I所示。首先，请参照图1A，提供初始结构，其包括：基底100、隔离结构101、栅极结构110、120、接触窗115、125、介电层130、132、导体层134、136以及介电层140、142。具体来说，基底100包括第一区R1与第二区R2。在一些实施例中，第一区R1为晶胞区，而第二区R2为周边区。第一区R1可具有排列成存储器阵列的多个存储单元。第二区R2可具有周边电路。
栅极结构110配置在第一区R1的基底100上。在一些实施例中，栅极结构110包括栅介电层112、栅电极114以及顶盖层116。栅电极114配置在栅介电层112与顶盖层116之间。一对间隙壁118配置在栅极结构110的侧壁上。另外，栅极结构120配置在第二区R2的基底100上。在一些实施例中，栅极结构120包括栅介电层122、栅电极124以及顶盖层126。栅电极124配置在栅介电层122与顶盖层126之间。一对间隙壁128配置在栅极结构120的侧壁上。在一些实施例中，间隙壁118、128包括单层结构或是多层结构。另外，隔离结构101配置在基底100中，以分隔栅极结构110、120以和/或其他晶体管。
如图1A所示，初始结构还包括刻蚀停止层102与介电层104。刻蚀停止层102共形地覆盖基底100与栅极结构110、120。介电层104配置在刻蚀停止层102上。在一些实施例中，介电层104可视为层间介电(ILD)层。刻蚀停止层102与介电层104具有不同介电材料。举例来说，刻蚀停止层102的材料包括氮化硅，而介电层104的材料包括高密度等离子(HDP)氧化物。在一些实施例中，刻蚀停止层102可包括单层结构或是多层结构。接触窗115、125穿过介电层104与刻蚀停止层102，并分别通过硅化物层113、123与基底100中的掺杂区(例如是S/D区)电性连接。
介电层130、132与导体层134、136分别配置在介电层104上。在一些实施例中，介电层132可视为金属间介电(IMD)层。介电层130可用以当作刻蚀停止层，其具有与介电层132不同的介电材料。举例来说，介电层130的材料包括氮化硅，而介电层132的材料包括TEOS氧化物。导体层134、136内埋在介电层130、132中，以分别与接触窗115、125电性连接。在一些实施例中，导体层134、136可以是线路层。导体层134、136的材料包括金属材料，例如是铜层。
如图1A所示，介电层140、142配置在介电层130、132与导体层134、136上。在一些实施例中，下方的介电层140用以当作刻蚀停止层，其具有与上方的介电层142不同的介电材料。举例来说，介电层140的材料包括SiCN，而介电层142的材料包括HDP氧化物。
请参照图1B，在介电层140、142中形成第一开口12与第二开口14。第一开口12位于第一区R1的介电层140、142中，且暴露出导体层134的部分顶面。第二开口14位于第二区R2的介电层140、142中，且暴露出导体层136的部分顶面。
请参照图1C，形成阻障材料144，以共形地覆盖第一开口12与第二开口14并延伸覆盖介电层142的顶面。在一些实施例中，阻障材料144包括Ti、TiN、Ta、TaN或其组合，其可通过化学气相沉积法(CVD)或物理气相沉积法(PVD)来形成。接着，在阻障材料144上形成导体材料146。导体材料146填满第一开口12与第二开口14并延伸覆盖介电层142的顶面。在一些实施例中，导体材料146包括金属材料(例如钨)，其可通过CVD或PVD来形成。
请参照图1D，进行平坦化工艺，移除部分导体材料146与部分阻障材料144，以在第一开口12中形成第一阻障层154与第一介层窗156，并在第二开口14中形成第二阻障层164与第二介层窗166。具体来说，第一阻障层154装衬在第一介层窗156的侧壁与底面，以分隔第一介层窗156与介电层140、142。于此，所谓的“装衬(lines)”是指共形地覆盖。也就是说，第一阻障层154共形地覆盖第一介层窗156的侧壁与底面。另一方面，第二阻障层164装衬在第二介层窗166的侧壁与底面，以分隔第二介层窗166与介电层140、142。在一些实施例中，平坦化工艺可以是化学机械研磨(CMP)工艺。在平坦化工艺之后，第一阻障层154的顶面、第一介层窗156的顶面、第二阻障层164的顶面、第二介层窗166的顶面以及介电层142的顶面可视为共平面。
请参照图1E，对第一阻障层154、第一介层窗156、第二阻障层164、第二介层窗166以及介电层142进行氮化处理16。在一些实施例中，氮化处理16包括进行等离子氮化工艺。等离子氮化工艺包括通入含氮气体，例如是N2、NH3或其组合。等离子氮化工艺的工艺温度可介于300℃至400℃之间，例如350℃；等离子氮化工艺的工艺时间可介于30秒至300秒之间，例如30秒。在进行氮化处理16之后，如区域10的放大图2所示，介电层142分成底部142a与顶部142b，而第二阻障层164也分成下部164a与上部164b。底部142a环绕下部164a，而顶部142b环绕上部164b。在一些实施例中，介电层142的顶部142b的氮掺杂浓度大于介电层142的底部142a的氮掺杂浓度。介电层142的顶部142b的氮掺杂浓度(N1)与介电层142的底部142a的氮掺杂浓度(N2)的比(N1/N2)可介于1至3间。第二阻障层164的上部164b的氮掺杂浓度大于第二阻障层164的下部164a的氮掺杂浓度。第二阻障层164的上部164b的氮掺杂浓度(N3)与第二阻障层164的下部164a(N4)的比(N3/N4)可介于2至10之间。相似地，第一阻障层154也分成下部与上部(未示出)，其中第一阻障层154的上部的氮掺杂浓度也大于第一阻障层154的下部的氮掺杂浓度。值得注意的是，氮化处理16可强化第二阻障层164的上部164b的阻挡强度，以避免后续图案化MIM叠层时产生弱点，进而降低铜爆发缺陷的发生。
如图2所示，介电层142的顶部142b具有高度H1。在一些实施例中，高度H1可介于5nm至15nm之间。但本发明不以此为限，在其他实施例中，高度H1可通过改变氮化处理16的处理时间来调整。举例来说，当氮化处理16的处理时间增加，高度H1也会随之增加。另外，第二阻障层164的上部164b具有高度H2。在一些实施例中，高度H2可介于5nm至15nm之间。虽然图2所示的高度H1与高度H2相同，但本发明不以此为限，在其他实施例中，高度H1可不同于高度H2。举例来说，第二阻障层164的上部164b的高度H2大于介电层142的顶部142b的高度H1。在此情况下，介电层142的部分底部142a亦环绕第二阻障层164的部分上部164b。
在本实施例中，第二阻障层164可以是双层结构，例如Ti层与TiN层。在氮化处理16之后，如区域20的放大图3所示，下部164a包括接触介电层142的Ti层164a1与接触第二介层窗166的TiN层164a2；而上部164b包括接触介电层142的Ti层164b1与接触第二介层窗166的TiN层164b2。上部164b的Ti层164b1的氮掺杂浓度可大于下部164a的Ti层164a1的氮掺杂浓度。从另一角度来看，上部164b的Ti层164b1可被掺杂为TiN层，而下部164a的Ti层164a1仍维持为Ti层。另外，上部164b的TiN层164b2的氮掺杂浓度也可大于下部164a的TiN层164a2的氮掺杂浓度。
请参照图1F，在介电层142、第一介层窗156以及第二介层窗166上形成金属-绝缘体-金属(MIM)叠层200。具体来说，MIM叠层200包括两个金属层202、206以及夹置在金属层202、206之间的绝缘层204。在一些实施例中，金属层202、206的材料可包括Ti、TiN或其组合。举例来说，金属层202、206可以是双层结构，例如是Ti层与位于Ti层上的TiN层。
请参照图1F与图1G，图案化MIM叠层200，以在第一区R1上形成MIM结构210。MIM结构210形成在第一介层窗156上，以与第一介层窗156电性连接。第二介层窗166则是外露于MIM结构210。在本实施例中，在图案化MIM叠层200的过程中，为了完全移除第二区R2上的MIM叠层200，介电层142、第二阻障层164以及第二介层窗166会进一步地被凹蚀，使得第二区R2的介电层142的顶面142t2低于第一区R1的介电层142的顶面142t1，且第二介层窗166的顶面166t低于第一介层窗156的顶面156t。值得注意的是，经氮掺杂的第二阻障层164可有效阻挡图案化MIM叠层200所使用的含有氯(Cl)的刻蚀剂，进而避免第二阻障层164的损耗。因此，在进行后续BEOL的热处理时，第二介层窗166下方的导体层136便不会沿着第二阻障层164而产生铜爆发缺陷，进而提升本发明的半导体器件的可靠度与良率。在一些实施例中，第二阻障层164的顶面164t可与第二介层窗166的顶面166t、第二区R2的介电层142的顶面142t2齐平。
在一些实施例中，MIM结构210可以是存储器结构、电容器结构、电阻结构或其组合。所述存储器结构包括电阻式随机存取存储器(RRAM)、磁阻式随机存取存储器(MRAM)、相变随机存取存储器(PCRAM)、铁电随机存取存储器(FeRAM)或其组合。举例来说，当MIM结构210为RRAM，绝缘层204是可以透过电压的施予改变其自身电阻的可变电阻层。绝缘层204可包括高介电常数(highk)的介电材料，例如是选自由TiO2、NiO、HfO、HfO2、ZrO、ZrO2、Ta2O5、ZnO、WO3、CoO及Nb2O5所组成的群组中的至少一者的氧化物材料。
请参照图1H，在MIM结构210与介电层142上形成介电层172。在一些实施例中，介电层172的材料包括HDP氧化物。接着，在介电层172中分别形成介层窗176、186。介层窗176穿过部分介电层172以着陆(land)在MIM结构210上。阻障层174装衬在介层窗176的侧壁与底面，以分隔介层窗176与介电层172。另一方面，介层窗186(亦可称为第三介层窗)穿过介电层172以着陆在第一介层窗156上。阻障层184装衬在介层窗186的侧壁与底面，以分隔介层窗186与介电层172。
请参照图1I，在介电层172与介层窗176、186上形成介电层190、192。在一些实施例中，介电层192可视为金属间介电(IMD)层。介电层190可用以当作刻蚀停止层，其具有与介电层192不同的介电材料。举例来说，介电层190的材料包括氮化硅，而介电层192的材料包括TEOS氧化物。接着，在介电层190、192中分别形成导体层194、196，以完成半导体器件1。导体层194、196内埋在介电层190、192中，以分别与介层窗176、186电性连接。在一些实施例中，导体层194、196可以是线路层。导体层194、196的材料包括金属材料，例如是铜层。
请参照图4，第二实施例的半导体器件2与第一实施例的半导体器件1基本上相似。上述两者主要不同之处在于：半导体器件2的MIM结构220具有弯曲的侧壁220s。如图4所示，MIM结构220的侧壁220s沿着基底100朝上的方向渐缩(taper)。在一些实施例中，MIM结构220的下部宽度以和/或下部面积可大于MIM结构220的上部宽度以和/或上部面积。
综上所述，本发明实施例通过氮化处理强化装衬在介层窗的侧壁上的阻障层的阻挡强度，以避免后续图案化MIM叠层时产生弱点，进而降低铜爆发缺陷的发生。因此，本发明实施例可有效提升半导体器件的可靠度与良率。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (13)

1.一种半导体器件，包括：
介电层，具有第一区与第二区；
第一介层窗，配置在所述第一区的所述介电层中；
第二介层窗，配置在所述第二区的所述介电层中；
第一阻障层，装衬在所述第一介层窗的侧壁与底面；以及
第二阻障层，装衬在所述第二介层窗的侧壁与底面，其中所述第一阻障层与所述第二阻障层各自具有上部与下部，所述上部的氮掺杂浓度大于所述下部的氮掺杂浓度。
2.根据权利要求1所述的半导体器件，其中所述介电层包括：
底部，环绕所述第二阻障层的所述下部；以及
顶部，环绕所述第二阻障层的所述上部，其中所述顶部的氮掺杂浓度大于所述底部的氮掺杂浓度。
3.根据权利要求1所述的半导体器件，还包括：
金属-绝缘体-金属结构，配置在所述第一介层窗上；以及
第三介层窗，配置在所述第二介层窗上。
4.根据权利要求3所述的半导体器件，其中所述第二介层窗的顶面低于所述第一介层窗的顶面，且所述第二区的所述介电层的顶面低于所述第一区的所述介电层的顶面。
5.根据权利要求3所述的半导体器件，其中所述第二区的所述介电层的顶面与所述第二阻障层的顶面实质上共平面。
6.一种半导体器件的制造方法，包括：
在介电层中形成多个介层窗；
对所述介电层与所述多个介层窗进行氮化处理，以使所述介电层的顶部的氮掺杂浓度大于所述介电层的底部的氮掺杂浓度；
在所述介电层与所述多个介层窗上形成金属-绝缘体-金属叠层；以及
图案化所述金属-绝缘体-金属叠层，以形成金属-绝缘体-金属结构。
7.根据权利要求6所述的半导体器件的制造方法，其中进行所述氮化处理包括进行等离子氮化工艺，所述等离子氮化工艺包括通入含氮气体，所述含氮气体包括N2、NH3或其组合。
8.根据权利要求6所述的半导体器件的制造方法，其中所述介电层具有第一区与第二区，所述第一区为晶胞区，而所述第二区为周边区。
9.根据权利要求8所述的半导体器件的制造方法，其中在所述介电层中形成所述多个介层窗包括：
在所述第一区的所述介电层中形成第一开口；
在所述第二区的所述介电层中形成第二开口；
共形形成阻障材料，以覆盖所述第一开口与所述第二开口；
在所述阻障材料上形成导体材料，以填满所述第一开口与所述第二开口并覆盖所述介电层的顶面；以及
进行平坦化工艺，以在所述第一开口中形成第一介层窗，并在所述第二开口中形成第二介层窗，其中第一阻障层装衬在所述第一介层窗的侧壁与底面，而第二阻障层装衬在所述第二介层窗的侧壁与底面。
10.根据权利要求9所述的半导体器件的制造方法，其中在进行所述氮化处理之后，所述第一阻障层与所述第二阻障层各自包括上部与下部，所述介电层的所述底部环绕所述下部，所述介电层的所述顶部环绕所述上部，且所述上部的氮掺杂浓度大于所述下部的氮掺杂浓度。
11.根据权利要求9所述的半导体器件的制造方法，其中在图案化所述金属-绝缘体-金属叠层之后，进一步凹蚀所述第二介层窗，使得所述第二介层窗的顶面低于所述第一介层窗的顶面。
12.根据权利要求9所述的半导体器件的制造方法，其中在图案化所述金属-绝缘体-金属叠层之后，所述金属-绝缘体-金属结构形成在所述第一介层窗上，而所述第二介层窗外露于所述金属-绝缘体-金属结构。
13.根据权利要求8所述的半导体器件的制造方法，其中在图案化所述金属-绝缘体-金属叠层之后，进一步凹蚀所述第二区的所述介电层，使得所述第二区的所述介电层的顶面低于所述第一区的所述介电层的顶面。
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