KR20050070414A - Liquid crystal display device and method for manufacturing thereof - Google Patents
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Abstract
본 발명은 공정을 간소화하고 제조비용을 줄이기 위한 것으로, 하부 금속층이 상부 금속층보다 폭이 더 넓도록 상기 하부 및 상부 금속층을 선택적으로 식각하여 상기 하부 및 상부 금속층으로 구성된 게이트 배선을 형성하고, 기판의 게이트 패드영역에서 상기 하부 금속층을 노출시키기 위해 보호막 및 게이트 절연막을 관통하는 콘택홀을 형성하는 것을 특징으로 한다.The present invention is to simplify the process and reduce the manufacturing cost, selectively etching the lower and upper metal layers so that the lower metal layer is wider than the upper metal layer to form a gate wiring composed of the lower and upper metal layers, A contact hole penetrating through the passivation layer and the gate insulating layer may be formed to expose the lower metal layer in the gate pad region.
Description
본 발명은 액정표시 소자(Liquid Crystal Display Device ; 이하 LCD)에 관한 것으로, 특히 이중막 구조의 게이트 배선을 갖는 액정표시 소자 및 그 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device (LCD), and more particularly, to a liquid crystal display device having a double layer gate wiring and a method of manufacturing the same.
일반적으로, LCD 패널은 저전압 구동, 저소비 전력, 풀 칼라 구현, 경박 단소 등의 특징을 갖고 있으므로, 시계, 계산기, PC용 모니터, 노트북 등에서 TV, 항공용 모니터, 개인 휴대 단말기, 휴대 전화 등으로 그 용도가 다양해지고 있다. 이러한 LCD 패널의 일반적인 구조가 도 1에 도시된다.In general, LCD panels have characteristics such as low voltage driving, low power consumption, full color implementation, and light weight and small size, and are therefore widely used in watches, calculators, PC monitors, notebooks, and the like. Usage is becoming diversified. The general structure of such an LCD panel is shown in FIG.
즉, 도 1은 일반적인 액정 표시 소자의 구조를 나타내는 분해 사시도이다. That is, FIG. 1 is an exploded perspective view showing the structure of a general liquid crystal display element.
도 1에 도시한 바와 같이, 상기 LCD 패널은 일정 공간을 갖고 합착된 하부기판(1) 및 상부기판(2)과, 상기 하부기판(1)과 상부기판(2) 사이에 주입된 액정층(3)으로 구성되어 있다.As shown in FIG. 1, the LCD panel includes a lower substrate 1 and an upper substrate 2 bonded to each other with a predetermined space, and a liquid crystal layer injected between the lower substrate 1 and the upper substrate 2. It is composed of 3).
보다 구체적으로 설명하면, 상기 상부기판(2)에 화소영역(P)을 제외한 부분의 빛을 차단하기 위한 블랙 매트릭스층(7)과, 컬러 색상을 표현하기 위한 R,G,B 컬러 필터층(8)과, 화상을 구현하기 위한 공통전극(9)이 형성되어 있다.More specifically, the black matrix layer 7 for blocking light of portions except the pixel region P on the upper substrate 2 and the R, G, B color filter layers 8 for expressing color colors. ) And a common electrode 9 for forming an image.
상기 하부기판(1)에는 화소영역(P)을 정의하기 위하여 일정한 간격을 갖고 일방향으로 복수개의 게이트 라인(4)이 배열되고, 상기 게이트 라인(4)에 수직한 방향으로 일정한 간격을 갖고 복수개의 데이터 라인(5)이 배열된다. 그리고, 상기 게이트 라인(4)과 데이터 라인(5)에 의해 정의되는 각 화소영역(P)에는 화소전극(6)이 형성되고, 상기 각 게이트 라인(4)과 데이터 라인(5)이 교차하는 부분에 박막 트랜지스터(T)가 형성된다. In the lower substrate 1, a plurality of gate lines 4 are arranged in one direction at regular intervals to define the pixel region P, and a plurality of gate lines 4 are disposed at regular intervals in a direction perpendicular to the gate line 4. The data line 5 is arranged. In addition, a pixel electrode 6 is formed in each pixel region P defined by the gate line 4 and the data line 5, and the gate lines 4 and the data line 5 cross each other. The thin film transistor T is formed in the portion.
이하, 첨부된 도면을 참고하여 종래의 액정 표시 소자의 게이트 라인 제조방법을 설명하면 다음과 같다.Hereinafter, a method for manufacturing a gate line of a conventional liquid crystal display device will be described with reference to the accompanying drawings.
도 2a 내지 도 2d는 종래의 액정 표시 소자의 게이트 배선 제조방법을 나타낸 단면도이다.2A to 2D are cross-sectional views illustrating a gate wiring manufacturing method of a conventional liquid crystal display device.
먼저, 도 2a에 도시한 바와 같이, 유리기판(1)의 상부에 AlNd층(4a)과 Mo층(4b)을 순서대로 증착한 다음, 상기 Mo층(4b) 위에 감광막을 증착한다. 그리고, 게이트 라인(4)을 형성하고자 하는 영역에만 남도록 상기 감광막을 선택적으로 제거하여 감광막 패턴(10)을 형성한다. First, as shown in FIG. 2A, an AlNd layer 4a and an Mo layer 4b are sequentially deposited on the glass substrate 1, and then a photoresist film is deposited on the Mo layer 4b. The photoresist layer is selectively removed so that only the region where the gate line 4 is to be formed remains, thereby forming the photoresist pattern 10.
이후, 도 2b에 도시된 바와 같이, 상기 감광막 패턴(10)을 마스크로 이용하여 상기 Mo층(4b)과 AlNd층(4a)을 선택적으로 식각한다. 이때, 습식식각 공정으로 상기 두 층을 식각하기 때문에 상기 AlNd층(4a)의 식각 속도가 상기 Mo층(4b)의 식각 속도보다 더 빨라진다. 따라서 상기 Mo층(4b)은 상기 AlNd층(4a)보다 폭이 더 넓게 형성된다. 2B, the Mo layer 4b and the AlNd layer 4a are selectively etched using the photoresist pattern 10 as a mask. At this time, since the two layers are etched by the wet etching process, the etching rate of the AlNd layer 4a is faster than the etching rate of the Mo layer 4b. Therefore, the Mo layer 4b is formed wider than the AlNd layer 4a.
도 2c에 도시된 바와 같이, 상기 AlNd층(4a) 보다 더 넓은 Mo층(4b)의 일정영역(A)을 제거하기 위해 건식식각 공정을 진행한다. 이때 상기 AlNd층(4a)은 식각되지 않고 상기 Mo층(4b)의 일정영역(A)만 제거된다.As shown in FIG. 2C, a dry etching process is performed to remove a predetermined region A of the Mo layer 4b that is wider than the AlNd layer 4a. At this time, the AlNd layer 4a is not etched, and only a predetermined region A of the Mo layer 4b is removed.
이어, 도 2d에 도시된 바와 같이, 상기 Mo층(4b) 위에 남아 있는 감광막 패턴(10)을 제거하여 이중막 구조의 게이트 라인(4)을 형성한다. Subsequently, as illustrated in FIG. 2D, the photoresist pattern 10 remaining on the Mo layer 4b is removed to form a gate line 4 having a double layer structure.
상기와 같이 게이트 라인(4)을 형성하기 위해 AlNd층(4a)과 Mo층(4b)을 습식 식각하는 경우, 갈바닉 효과(galvanic effect)에 의해 상기 Mo층(4b)은 상기 AlNd층(4a)에 비해 더 넓어진다. When the AlNd layer 4a and the Mo layer 4b are wet etched to form the gate line 4 as described above, the MoN layer 4b is formed of the AlNd layer 4a by a galvanic effect. Wider than.
따라서, 상기 Mo층(4b)의 일정영역을 제거하기 위해 추가적인 식각 공정을 필요로 하게 된다. 이처럼 종래의 게이트 라인(4) 제조방법은 추가적인 식각 공정에 의해 제조비용이 증가하고 소자의 불량 발생 가능성이 높아지게 된다. Therefore, an additional etching process is required to remove a predetermined region of the Mo layer 4b. As described above, in the conventional gate line 4 manufacturing method, an additional etching process increases manufacturing cost and increases the possibility of device defects.
본 발명은 상술된 문제점을 해결하기 위해 안출한 것으로, 본 발명의 목적은 공정을 간소화하고 제조비용을 줄일 수 있는 액정 표시 소자 및 그 제조방법을 제공하는 데 있다. SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a liquid crystal display device and a method for manufacturing the same, which can simplify the process and reduce the manufacturing cost.
상기 목적을 달성하기 위하여 본 발명에 따른 액정 표시 소자는, 기판 위에서 하부 금속층과 상기 하부 금속층보다 더 좁은 폭을 갖는 상부 금속층으로 구성된 게이트 배선과; 상기 기판 및 상기 게이트 배선의 전면에 형성된 게이트 절연막과; 상기 게이트 절연막 위에 형성된 데이터 배선과; 상기 데이터 배선을 포함한 전면에 형성된 보호막과; 상기 기판의 게이트 패드영역에서 상기 하부 금속층을 노출시키기 위해 상기 보호막 및 상기 게이트 절연막을 관통하는 콘택홀을 포함한다. According to an aspect of the present invention, there is provided a liquid crystal display device comprising: a gate wiring including a lower metal layer on a substrate and an upper metal layer having a narrower width than the lower metal layer; A gate insulating film formed on an entire surface of the substrate and the gate wiring; A data line formed over the gate insulating film; A protective film formed on the entire surface including the data line; And a contact hole penetrating through the passivation layer and the gate insulating layer to expose the lower metal layer in the gate pad region of the substrate.
여기서, 상기 하부 금속층은 몰디브덴(Mo)으로 이루어지고, 상기 상부 금속층은 AlNd로 이루어진다.Here, the lower metal layer is made of molybdenum (Mo), and the upper metal layer is made of AlNd.
상기 콘택홀은 상기 하부 금속층의 좌우측 표면을 노출시키는 이중 콘택홀이다.The contact hole is a double contact hole exposing the left and right surfaces of the lower metal layer.
본 발명에 따른 액정 표시 소자의 제조방법은, 기판 위에 하부 금속층과 상부 금속층을 차례로 증착하는 단계와; 상기 하부 금속층이 상기 상부 금속층보다 폭이 더 넓도록 상기 하부 및 상부 금속층을 선택적으로 식각하여 상기 하부 및 상부 금속층으로 구성된 게이트 배선을 형성하는 단계와; 상기 기판 및 상기 게이트 배선의 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위에 데이터 배선을 형성하는 단계와; 상기 데이터 배선을 포함한 전면에 보호막을 형성하는 단계와; 상기 기판의 게이트 패드영역에서 상기 하부 금속층을 노출시키기 위해 상기 보호막 및 상기 게이트 절연막을 관통하는 콘택홀을 형성하는 단계를 포함한다.A method of manufacturing a liquid crystal display device according to the present invention includes the steps of depositing a lower metal layer and an upper metal layer on a substrate in turn; Selectively etching the lower and upper metal layers such that the lower metal layer is wider than the upper metal layer to form a gate wiring formed of the lower and upper metal layers; Forming a gate insulating film on an entire surface of the substrate and the gate wiring; Forming a data line on the gate insulating film; Forming a protective film on the entire surface including the data line; Forming a contact hole penetrating through the passivation layer and the gate insulating layer to expose the lower metal layer in the gate pad region of the substrate.
여기서, 상기 하부 및 상부 금속층을 선택적으로 식각하는 단계에서, 상기 하부 금속층 및 상기 상부 금속층을 습식 식각 방법으로 동시에 식각한다. In the step of selectively etching the lower and upper metal layers, the lower metal layer and the upper metal layer are simultaneously etched by a wet etching method.
상기 하부 금속층을 몰디브덴(Mo)으로 형성하고, 상기 상부 금속층을 AlNd로 형성한다.The lower metal layer is formed of molybdenum (Mo), and the upper metal layer is formed of AlNd.
상기 콘택홀을 형성하는 단계에서, 상기 하부 금속층의 좌우측 표면을 각각 노출시키는 이중 콘택홀을 형성한다.In the forming of the contact hole, a double contact hole is formed to expose left and right surfaces of the lower metal layer, respectively.
이하 상기 목적이 구체적으로 실현될 수 있는 본 발명의 바람직한 실시예가 첨부된 도면을 참조하여 설명된다. 본 실시예를 설명함에 있어서, 동일 구성에 대해서는 동일 명칭 및 동일 부호가 사용되며 이에 따른 부가적인 설명은 하기에서 생략된다.DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention in which the above objects can be specifically realized are described with reference to the accompanying drawings. In describing the present embodiment, the same name and the same reference numerals are used for the same configuration and additional description thereof will be omitted below.
액정표시소자는 색상구현을 위한 컬러필터층을 포함하는 컬러필터 기판과, 액정분자들의 배열 방향을 변환시킬 수 있는 스위칭 소자(박막트랜지스터)를 포함하는 박막트랜지스터 기판과, 상기 두 기판 사이에 형성된 액정층으로 구성된다. The liquid crystal display device includes a color filter substrate including a color filter layer for color implementation, a thin film transistor substrate including a switching element (thin film transistor) capable of converting an arrangement direction of liquid crystal molecules, and a liquid crystal layer formed between the two substrates. It consists of.
도 3은 본 발명의 박막트랜지스터 기판을 나타내는 평면도이고, 도 4는 도 3의 단면도이다.3 is a plan view showing a thin film transistor substrate of the present invention, Figure 4 is a cross-sectional view of FIG.
도 3에서와 같이, 박막트랜지스터 기판인 유리기판(21)에는 서로 교차 배치되어 화소영역을 정의하는 게이트 배선(22) 및 데이터 배선(25)이 형성되어지고, 상기 게이트 배선(22)과 데이터 배선(25)의 교차 부위에 박막 트랜지스터(T)가 형성된다. 또한, 상기 화소영역(P)에는 상기 박막 트랜지스터(T)와 전기적으로 연결되는 화소전극(27a)이 형성되어진다. As shown in FIG. 3, a gate wiring 22 and a data wiring 25 are formed on the glass substrate 21, which is a thin film transistor substrate, and are arranged to cross each other to define a pixel region. The gate wiring 22 and the data wiring are formed. The thin film transistor T is formed at the intersection of 25. In the pixel region P, a pixel electrode 27a electrically connected to the thin film transistor T is formed.
상기 박막 트랜지스터(T)는, 도 4에서와 같이 상기 게이트 배선(22)으로부터 돌출된 게이트 전극(22)과, 상기 게이트 배선(22)과 기판(21) 전면 위에 형성된 게이트 절연막(23)과, 상기 게이트 전극(22) 상측의 게이트 절연막(23) 위에 형성된 액티브층(24)과, 상기 데이터 배선(25)으로부터 돌출된 소오스 전극(25a)과, 상기 소오스 전극(25a)에 대향되도록 형성된 드레인 전극(25b)을 포함한다. The thin film transistor T may include a gate electrode 22 protruding from the gate wiring 22, a gate insulating film 23 formed on the entire surface of the gate wiring 22 and the substrate 21, and An active layer 24 formed on the gate insulating film 23 above the gate electrode 22, a source electrode 25a protruding from the data line 25, and a drain electrode formed to face the source electrode 25a. (25b).
상기 박막 트랜지스터(T)와 상기 게이트 절연막(23) 전면 위에 보호막(26)이 형성된다. 상기 보호막(26)은 상기 드레인 전극(25b) 표면 일부를 노출시키는 제 1 콘택홀(28a)을 갖는다. 상기 제 1 콘택홀(28a)은 상기 화소전극(27a)과 상기 드레인 전극(25b)을 전기적으로 연결한다. 또한, 상기 보호막(26)은 저장영역의 전극층(25c)을 노출시키는 제 2 콘택홀(28b)과 게이트 패드부의 게이트 배선(22)을 노출시키는 제 3 콘택홀(28c)을 갖는다. 상기 제 3 콘택홀(28c)은 상기 게이트 배선(22)을 구성하는 제 1 금속층(22a)과 제 2 금속층(22b) 중 하부에 있는 제 1 금속층(22a)을 노출시키기 위해 게이트 패드부의 보호막(26)과 게이트 절연막(23)을 관통한다. The passivation layer 26 is formed on the entire surface of the thin film transistor T and the gate insulating layer 23. The passivation layer 26 has a first contact hole 28a exposing a part of the surface of the drain electrode 25b. The first contact hole 28a electrically connects the pixel electrode 27a and the drain electrode 25b. In addition, the passivation layer 26 has a second contact hole 28b exposing the electrode layer 25c of the storage area and a third contact hole 28c exposing the gate wiring 22 of the gate pad part. The third contact hole 28c may include a passivation layer of the gate pad part to expose the first metal layer 22a at a lower side of the first metal layer 22a and the second metal layer 22b constituting the gate line 22. 26 and the gate insulating film 23 pass through.
본 발명의 액정표시소자의 제조방법을 구체적으로 살펴보면 다음과 같다. Looking at the manufacturing method of the liquid crystal display device of the present invention in detail.
도 5a 내지 도 5c는 본 발명의 액정 표시 소자의 게이트 배선 제조방법을 나타낸 단면도이다.5A to 5C are cross-sectional views illustrating a gate wiring manufacturing method of the liquid crystal display of the present invention.
먼저, 도 5a에 도시된 바와 같이, 유리 기판(21)의 전면 위에 제 1 금속층(22a)과 제 2 금속층(22b)을 순서대로 증착한다. 여기서, 상기 제 1 금속층(22a)의 재료로는 몰리브덴(Mo)을 이용하고, 상기 제 2 금속층(22b)의 재료로는 알루미늄계 합금, 예를 들어 AlNd를 이용한다. First, as shown in FIG. 5A, the first metal layer 22a and the second metal layer 22b are sequentially deposited on the entire surface of the glass substrate 21. Here, molybdenum (Mo) is used as a material of the first metal layer 22a, and an aluminum alloy, for example, AlNd, is used as the material of the second metal layer 22b.
그리고, 상기 제 2 금속층(22b) 위의 전면에 감광막을 도포한 다음, 상기 감광막을 선택적으로 제거하여 감광막 패턴(30)을 형성한다. Then, a photoresist film is coated on the entire surface of the second metal layer 22b, and then the photoresist film is selectively removed to form the photoresist pattern 30.
여기서, 상기 감광막 패턴(30)은 게이트 배선(22) 및 게이트 전극(22)을 형성하고자 하는 영역에 형성된다. The photoresist pattern 30 is formed in a region where the gate wiring 22 and the gate electrode 22 are to be formed.
예를 들어, 박막 트랜지스터의 채널영역에는 게이트 전극(22)을 형성하기 위해 해당 영역에 감광막 패턴(30)이 형성되고, 저장영역 및 게이트 패드부에는 게이트 배선(22)을 형성하기 위한 감광막 패턴(30)이 형성된다. For example, the photoresist pattern 30 is formed in the channel region of the thin film transistor to form the gate electrode 22, and the photoresist pattern of the gate region 22 is formed in the storage region and the gate pad portion. 30) is formed.
이후, 도 5b에 도시된 바와 같이, 상기 감광막 패턴(30)을 마스크로 이용하여 상기 제 1 금속층(22a)과 상기 제 2 금속층(22b)을 선택적으로 제거한다. 이때, 상기 제 1, 2 금속층(22a,22b)을 제거하기 위해서 습식 식각 방법으로 식각한다. Thereafter, as illustrated in FIG. 5B, the first metal layer 22a and the second metal layer 22b are selectively removed using the photosensitive film pattern 30 as a mask. In this case, in order to remove the first and second metal layers 22a and 22b, the etching is performed by a wet etching method.
여기서, 상기 습식 식각 방법으로 상기 제 1, 2 금속층(22a,22b)을 식각한 경우에는 두 층간의 식각 속도 차이로 인해 하부에 있는 제 1 금속층(22a)이 상기 제 2 금속층(22b)보다 더 넓은 폭을 갖게 된다. Here, when the first and second metal layers 22a and 22b are etched by the wet etching method, the lower first metal layer 22a is lower than the second metal layer 22b due to the difference in etching rates between the two layers. It has a wide width.
이어, 도 5c에 도시된 바와 같이, 상기 제 2 금속층(22b) 위에 남아 있는 감광막 패턴(30)을 제거한다. 상기와 같이 패터닝된 상기 제 1, 2 금속층(22a,22b)은 채널영역에서 게이트 전극(22)이 되고 저장영역 및 게이트 패드부에서는 게이트 배선(22)이 된다. Subsequently, as illustrated in FIG. 5C, the photoresist pattern 30 remaining on the second metal layer 22b is removed. The first and second metal layers 22a and 22b patterned as described above become the gate electrode 22 in the channel region and the gate wiring 22 in the storage region and the gate pad portion.
도 4에 도시된 바와 같이, 상기 게이트 전극(22)과 게이트 배선(22)이 형성된 이후에, 기판(21)의 전면에 절연 특성이 좋은 무기물인 실리콘질화물을 증착하여 게이트 절연막(23)을 형성한 후, 채널영역의 게이트 절연막(23) 위에 다결정 실리콘(a-Si)을 이용하여 액티브층(24)을 형성한다. 그리고, 전면에 금속물질층을 증착한 후, 선택적으로 제거하여 데이터 배선(25)을 형성하는 동시에 채널영역에는 소오스/드레인 전극(25a,25b)을 형성하고 저장영역에는 전극층(25c)을 형성한다. As shown in FIG. 4, after the gate electrode 22 and the gate wiring 22 are formed, a gate insulating film 23 is formed by depositing silicon nitride, which is an inorganic material having good insulating properties, on the entire surface of the substrate 21. After that, the active layer 24 is formed on the gate insulating film 23 in the channel region using polycrystalline silicon (a-Si). The metal material layer is deposited on the entire surface, and then selectively removed to form the data line 25, and at the same time, the source / drain electrodes 25a and 25b are formed in the channel region and the electrode layer 25c is formed in the storage region. .
이어, 전면에 절연물질, 예를 들어 유기물질을 도포하여 보호막(26)을 형성한다. 그리고, 상기 보호막(26)을 선택적으로 제거하여 콘택홀들을 형성한다. 다시 말해서, 상기 박막 트랜지스터(T)의 채널 영역에는 상기 드레인 전극(25b)을 노출시키는 제 1 콘택홀(28a)을 형성하고, 저장영역에는 상기 전극층(25c)을 노출시키는 제 2 콘택홀(28b)을 형성한다. 이와 동시에, 게이트 패드부에서 상기 보호막(26)과 게이트 절연막(23)을 선택적으로 제거하여 게이트 패드부의 게이트 배선(22)을 노출시키는 제 3 콘택홀(28c)을 형성한다. 여기서, 상기 제 3 콘택홀(28c)은 상기 게이트 배선(22)을 구성하는 제 1, 2 금속층(22a,22b) 중 하부에 있는 상기 제 1 금속층(22b)의 좌우측 표면을 노출시키기 위한 이중 콘택홀이다. Subsequently, an insulating material, for example, an organic material is coated on the entire surface to form a protective film 26. The protective layer 26 is selectively removed to form contact holes. In other words, the first contact hole 28a exposing the drain electrode 25b is formed in the channel region of the thin film transistor T, and the second contact hole 28b exposing the electrode layer 25c is exposed in the storage region. ). At the same time, the protective layer 26 and the gate insulating layer 23 are selectively removed from the gate pad portion to form a third contact hole 28c exposing the gate line 22 of the gate pad portion. Here, the third contact hole 28c is a double contact for exposing the left and right surfaces of the first metal layer 22b below the first and second metal layers 22a and 22b constituting the gate wiring 22. Hall.
이후 전면에 투명 도전성 물질, 예를 들어 ITO(indium-tin-oxide)를 증착하고, 선택적으로 제거하여 상기 드레인 전극(25b)과 연결되는 화소전극(27a)을 화소영역(P)에 형성한다. 이와 동시에 게이트 패드부에서는 상기 게이트 배선(22)과 연결되는 배선(27b)이 형성된다. 여기서, 상기 배선(27b)은 Mo로 이루어진 금속층과 연결되어야 하기 때문에 상기 게이트 배선(22)의 제 1 금속층(22a)과 이중으로 연결되는 구조로 형성된다. Thereafter, a transparent conductive material, for example, indium-tin-oxide (ITO), is deposited on the entire surface and selectively removed to form a pixel electrode 27a connected to the drain electrode 25b in the pixel region P. At the same time, a wiring 27b connected to the gate wiring 22 is formed in the gate pad part. Here, since the wiring 27b is to be connected to a metal layer made of Mo, the wiring 27b is formed to have a structure in which the wiring 27b is connected to the first metal layer 22a of the gate wiring 22 in a double manner.
도면에 도시하지는 않았으나 상기 화소전극(27a)을 포함한 전면에 PI계 고분자 물질을 인쇄하여 배향막을 형성하고, 상기 배향막을 러빙처리 또는 광조사하여 배향 처리한다. 이후, 컬러필터층 및 공통전극을 포함하는 컬러필터 기판과 상기 기판(21)을 합착하고 액정 셀 내부를 진공화한 후, 모세관 현상을 이용하여 두 기판 사이에 액정을 주입하거나, 또는 어느 한 기판에 액정을 부분적으로 적하하여 고르게 퍼지게 한 후 두 기판을 합착하여 액정층을 형성한다. Although not shown in the drawing, an alignment layer is formed by printing a PI-based polymer material on the entire surface including the pixel electrode 27a, and the alignment layer is subjected to rubbing treatment or light irradiation to perform alignment treatment. Thereafter, the color filter substrate including the color filter layer and the common electrode and the substrate 21 are bonded together, and the inside of the liquid crystal cell is vacuumed, and then liquid crystal is injected between the two substrates using a capillary phenomenon, or on either substrate. After the liquid crystal is partially dropped and spread evenly, the two substrates are joined to form a liquid crystal layer.
본 발명은 게이트 배선 및 게이트 전극을 구성하는 상부 금속층과 하부 금속층의 식각 공정 시, 하부 금속층의 폭을 더 넓게 형성하기 때문에 추가적인 식각 공정을 필요로 하지 않는다. 따라서, 공정을 간소화하고 제조비용을 절감할 수 있다. The present invention does not require an additional etching process because the width of the lower metal layer is wider in the etching process of the upper metal layer and the lower metal layer constituting the gate wiring and the gate electrode. Thus, the process can be simplified and the manufacturing cost can be reduced.
또한, 게이트 패드부에서 게이트 배선과 연결되는 배선을 이중 콘택홀을 통해서 연결되도록 형성하기 때문에 소자 내에 충분한 전류를 공급할 수 있다.In addition, since the wiring connected to the gate wiring in the gate pad part is formed to be connected through the double contact hole, sufficient current can be supplied into the device.
이상에서 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정해져야 한다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the embodiments, but should be defined by the claims.
도 1은 일반적인 액정 표시 소자의 구조를 나타내는 분해 사시도1 is an exploded perspective view showing the structure of a general liquid crystal display device
도 2a 내지 도 2d는 종래의 액정 표시 소자의 게이트 배선 제조방법을 나타낸 단면도2A to 2D are cross-sectional views illustrating a gate wiring manufacturing method of a conventional liquid crystal display device.
도 3은 본 발명의 액정 표시 소자의 구조를 나타내는 평면도 3 is a plan view showing the structure of a liquid crystal display device of the present invention.
도 4는 본 발명의 액정 표시 소자의 구조를 나타내는 단면도4 is a cross-sectional view showing the structure of a liquid crystal display of the present invention.
도 5a 내지 도 5c는 본 발명의 액정 표시 소자의 게이트 배선 제조방법을 나타낸 단면도5A to 5C are cross-sectional views illustrating a gate wiring manufacturing method of a liquid crystal display of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on main parts of drawing
21 : 유리 기판 22,22 : 게이트 배선, 게이트 전극21 glass substrate 22,22 gate wiring, gate electrode
22a,22b : 하부 및 상부 금속층 23 : 게이트 절연막 22a, 22b: lower and upper metal layers 23: gate insulating film
24 : 액티브층 25a,25b : 소오스/드레인 전극24: active layer 25a, 25b: source / drain electrodes
25c : 전극층 26 : 보호막 25c: electrode layer 26: protective film
27a : 화소전극 27b : 배선27a: pixel electrode 27b: wiring
28a,28b,28c : 콘택홀 28a, 28b, 28c: contact hole
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|---|---|---|---|---|
| KR20110118999A (en) * | 2010-04-26 | 2011-11-02 | 엘지디스플레이 주식회사 | Fringe field switching mode liquid crystal display device and the method for fabricating the same |
| KR101232166B1 (en) * | 2006-06-30 | 2013-02-12 | 엘지디스플레이 주식회사 | Liquid Crystal Display Device and method for fabricating the same |
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2003
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