KR20070068776A

KR20070068776A - Liquid crystal display device and fabricating method thereof

Info

Publication number: KR20070068776A
Application number: KR1020050130755A
Authority: KR
Inventors: 허승호; 곽희영
Original assignee: 엘지.필립스 엘시디 주식회사
Priority date: 2005-12-27
Filing date: 2005-12-27
Publication date: 2007-07-02
Also published as: KR101159388B1; US8125585B2; US20070273804A1

Abstract

An LCD(Liquid Crystal Display) and a method for manufacturing the LCD are provided to reduce the number of masks used to manufacture the LCD and prevent poor electrical contact between a data pad and a data line. An LCD includes a gate line(102) formed on a substrate(145), a data line intersecting the gate line, having a gate insulating layer(136) formed between the gate line and the data line, to define a pixel region, a TFT(Thin Film Transistor) having a gate electrode(108) connected to the gate line, a source electrode(110) connected to the data line, a drain electrode(112) opposite to the source line, and a semiconductor layer(148) forming a channel between the source and drain electrodes, and a passivation layer(152) formed on the substrate to cover the TFT. The LCD further includes a pixel electrode(114) directly connected to the drain electrode and formed on the pixel region, a gate pad connected to the gate line, a data pad formed at the same level as the gate pad and connected to the data line, a data link lower electrode(142) connected to the data pad, a data link upper electrode(146) connected to the data line and superposed on one end of the data link lower electrode, and a link electrode(144) for connecting the sides of the data link lower electrode and the data link upper electrode, which are exposed in a contact hole(143) formed in the passivation layer and the gate insulating layer.

Description

액정표시소자와 그 제조 방법{LIQUID CRYSTAL DISPLAY DEVICE AND FABRICATING METHOD THEREOF}Liquid crystal display device and its manufacturing method {LIQUID CRYSTAL DISPLAY DEVICE AND FABRICATING METHOD THEREOF}

도 1은 종래 박막 트랜지스터 어레이 기판의 데이터 패드부를 나타내는 평면도.1 is a plan view showing a data pad portion of a conventional thin film transistor array substrate.

도 2는 도 1에 도시된 데이터 패드부를 선"Ⅰ-Ⅰ'"를 따라 절단하여 도시한 단면도.FIG. 2 is a cross-sectional view of the data pad shown in FIG. 1 taken along the line " I-I '"

도 3a 내지 도 3e는 도 2에 도시된 박막 트랜지스터 어레이 기판의 제조 방법 을 단계적으로 도시한 단면도들.3A to 3E are cross-sectional views sequentially illustrating a method of manufacturing the thin film transistor array substrate illustrated in FIG. 2.

도 4는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도.4 is a plan view illustrating a thin film transistor array substrate according to an exemplary embodiment of the present invention.

도 5는 도 4에 도시된 박막 트랜지스터 어레이 기판을 선Ⅱ-Ⅱ'", "Ⅲ-Ⅲ'", "Ⅳ-Ⅳ'"을 따라 절단하여 도시한 단면도.FIG. 5 is a cross-sectional view of the thin film transistor array substrate of FIG. 4 taken along lines II-II '"," III-III' ", and" IV-IV '".

도 6a 및 도 6b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도.6A and 6B are plan and cross-sectional views illustrating a first mask process in the method of manufacturing the thin film transistor array substrate according to the embodiment of the present invention.

도 7a 내지 도 7b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도.7A to 7B are plan and cross-sectional views illustrating a second mask process in a method of manufacturing a thin film transistor array substrate according to an exemplary embodiment of the present invention.

도 8a 내지 도 8c는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제2 마스크 공정을 상세히 설명하기 위한 단면도.8A to 8C are cross-sectional views illustrating a second mask process in detail in a method of manufacturing a thin film transistor array substrate according to an exemplary embodiment of the present invention.

도 9a 내지 도 9c는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제3 마스크 공정을 상세히 설명하기 위한 단면도.9A to 9C are cross-sectional views illustrating a third mask process in detail in a method of manufacturing a thin film transistor array substrate according to an exemplary embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

2, 145 : 기판 4, 104 : 데이터 라인2, 145: substrate 4, 104: data line

32, 132 : 데이터 패드 하부 전극 34, 134 : 데이터 패드 상부 전극32, 132: data pad lower electrode 34, 134: data pad upper electrode

36, 136 : 게이트 절연막 38, 154 : 반도체층36, 136: gate insulating film 38, 154: semiconductor layer

42, 142 : 데이터 링크 하부 전극 44, 144 : 링크 전극42, 142: data link lower electrode 44, 144: link electrode

46, 146 : 데이터 링크 상부 전극 52, 152 : 보호막46, 146: data link upper electrode 52, 152: protective film

102 : 게이트 라인 104 : 데이터 라인 102: gate line 104: data line

108 : 게이트 전극 110 : 소스 전극108: gate electrode 110: source electrode

112 : 드레인 전극 114 : 화소 전극112 drain electrode 114 pixel electrode

116 : 스토리지전극 122 : 게이트패드 하부전극116: storage electrode 122: gate pad lower electrode

124 : 게이트패드 상부전극 148 : 활성층124: gate pad upper electrode 148: active layer

150 : 오믹접촉층150: ohmic contact layer

본 발명은 액정표시소자에 관한 것으로, 특히 마스크 공정 수를 줄이고 데이터 패드와 데이터라인 사이에서 전기적 접촉 불량을 방지하도록 한 액정표시소자와 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device and a method of manufacturing the same, which reduce the number of mask processes and prevent electrical contact failure between the data pad and the data line.

액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정 표시 장치는 상하부 기판에 대향하게 배치된 화소 전극과 공통 전극 사이에 형성되는 전계에 의해 액정을 구동하게 된다.The liquid crystal display device displays an image by adjusting the light transmittance of the liquid crystal using an electric field. In the liquid crystal display device, the liquid crystal display device drives the liquid crystal by an electric field formed between the pixel electrode and the common electrode disposed to face the upper and lower substrates.

액정 표시 장치는 서로 대향하여 합착된 박막 트랜지스터 어레이 기판(하판) 및 칼러 필터 어레이 기판(상판)과, 두 기판 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서와, 그 셀갭에 채워진 액정을 구비한다.The liquid crystal display includes a thin film transistor array substrate (bottom plate) and a color filter array substrate (top plate) bonded to each other, a spacer for keeping a cell gap constant between the two substrates, and a liquid crystal filled in the cell gap.

박막 트랜지스터 어레이 기판은 다수의 신호 배선들 및 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 칼라 필터 어레이 기판은 칼러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다.The thin film transistor array substrate is composed of a plurality of signal wires and thin film transistors, and an alignment film coated thereon for liquid crystal alignment. The color filter array substrate is composed of a color filter for color implementation, a black matrix for preventing light leakage, and an alignment film coated thereon for liquid crystal alignment.

이러한 액정 표시 장치에서 박막 트랜지스터 어레이 기판은 반도체 공정을 포함함과 아울러 많은 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다. 일 예로, 하나의 마스크 공정은 박막 증착 공정, 세정 공정, 포토리쏘그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 공정을 포함하고 있다. 많은 마스크 공정에 의해 초래되는 문제를 줄이기 위하여, 액정표시소자의 제조업자들은 마스크 공정수를 줄이기 위하여 많은 연구와 노력을 기울이고 있다. 그 결과로, 최근에 액정표시소자의 박막 트랜지스터 어레이 기판 제조공정은 세 개의 마스크 공정까지 가능한 정도로 그 마스크 공정수를 줄인 기술로 발전되고 있다. In such a liquid crystal display device, the thin film transistor array substrate includes a semiconductor process and requires many mask processes, and thus, the manufacturing process is complicated, which is an important cause of an increase in the manufacturing cost of the liquid crystal panel. For example, one mask process includes many processes such as a thin film deposition process, a cleaning process, a photolithography process, an etching process, a photoresist stripping process, an inspection process, and the like. In order to reduce the problems caused by many mask processes, manufacturers of liquid crystal display devices have made a lot of research and efforts to reduce the number of mask processes. As a result, in recent years, the thin film transistor array substrate manufacturing process of the liquid crystal display device has been developed with a technology that reduces the number of mask processes to the extent that up to three mask processes are possible.

도 1은 종래의 3 마스크 공정을 이용한 박막 트랜지스터 어레이 기판의 데이터 패드부를 도시한 평면도이고, 도 2는 도 1에서 선"Ⅰ-Ⅰ'"을 따라 절취한 데이터 패드부를 도시한 단면도이다. 1 is a plan view illustrating a data pad portion of a thin film transistor array substrate using a conventional three mask process, and FIG. 2 is a cross-sectional view illustrating a data pad portion taken along the line "I-I '" in FIG. 1.

도 1 및 도 2에 도시된 데이터 패드부는 데이터 패드(30)와, 데이터 라인(4)에서 연장되어 상기 데이터 패드(30)와 접속된 데이터 링크부(40)를 구비한다.1 and 2 includes a data pad 30 and a data link portion 40 extending from the data line 4 and connected to the data pad 30.

데이터 패드(30)는 데이터 구동 집적회로의 출력핀들과 1:1로 접속되어 데이터 구동 집적회로로부터의 데이터신호를 데이터 라인(4)에 공급한다. 이러한 데이터 패드(30)는 데이터 패드 하부 전극(32)과, 게이트 절연막(36) 및 보호막(52)을 관통하는 제1 컨택홀(33)을 통해 데이터 패드 하부 전극(32)과 접속된 데이터 패드 상부 전극(34)으로 구성된다.The data pad 30 is connected 1: 1 with the output pins of the data driving integrated circuit to supply a data signal from the data driving integrated circuit to the data line 4. The data pad 30 is connected to the data pad lower electrode 32 through the data pad lower electrode 32 and the first contact hole 33 penetrating through the gate insulating layer 36 and the passivation layer 52. It consists of an upper electrode 34.

데이터 링크부(40)는 데이터 패드(30)와 데이터 라인(4) 사이를 전기적으로 연결한다. 이를 위해, 데이터 링크부(40)는 데이터 패드 하부 전극(32)과 접속되는 데이터 링크 하부 전극(42)과, 데이터 라인(4)과 접속되는 데이터 링크 상부 전극(46)과, 제2 컨택홀(43)을 통해 노출된 데이터 링크 하부 전극(42)과 데이터 링크 상부 전극(46)을 접속시키는 링크 전극(44)을 구비한다. The data link unit 40 electrically connects between the data pad 30 and the data line 4. To this end, the data link unit 40 includes a data link lower electrode 42 connected to the data pad lower electrode 32, a data link upper electrode 46 connected to the data line 4, and a second contact hole. And a link electrode 44 for connecting the data link lower electrode 42 and the data link upper electrode 46 exposed through the 43.

여기서, 제2 컨택홀(43)은 데이터 링크부(40)의 중앙에 위치하며 보호막 (52), 데이터 링크 상부 전극(46), 반도체층(38) 및 게이트 절연막(36)을 관통하여 데이터 링크 하부 전극(42)을 노출시킨다. The second contact hole 43 is positioned in the center of the data link portion 40 and passes through the passivation layer 52, the data link upper electrode 46, the semiconductor layer 38, and the gate insulating layer 36. The lower electrode 42 is exposed.

이러한 데이터 패드부의 제조방법을 도 3a 내지 도 3d를 결부하여 설명하기로 한다. A method of manufacturing the data pad unit will be described with reference to FIGS. 3A to 3D.

제1 마스크 공정은 도 3a에 도시된 바와 같이 기판(2) 상에 게이트 금속층을 증착한 후 제1 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정을 실시하여 데이터 패드 하부 전극(32) 및 데이터 링크 하부 전극(42)을 포함하는 게이트금속 패턴군을 형성한다.In the first mask process, as illustrated in FIG. 3A, a gate metal layer is deposited on the substrate 2, and then a photolithography process and an etching process using the first mask are performed to form a lower data pad lower electrode 32 and a lower data link. A gate metal pattern group including the electrode 42 is formed.

제2 마스크 공정은 도 3b와 같이 게이트금속 패턴군 상에 게이트 절연막(36)을 형성한 후, 제2 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정을 실시하여 게이트 절연막(36) 상에 활성층 및 오믹 접촉층을 포함하는 반도체층(38), 데이터 라인(4) 등의 소스/드레인금속 패턴군을 형성한다. In the second mask process, as shown in FIG. 3B, the gate insulating layer 36 is formed on the gate metal pattern group, and then the photolithography process and the etching process using the second mask are performed to form the active layer and the ohmic on the gate insulating layer 36. Source / drain metal pattern groups such as the semiconductor layer 38 and the data line 4 including the contact layer are formed.

이어서, 제3 마스크 공정은 도 3c에 도시된 바와 같이 소스/드레인금속 패턴군이 형성된 기판(2) 상에 보호막(52)을 형성하고, 제3 마스크를 이용한 노광 및 현상 공정으로 포토레지스트 패턴(60)을 형성한 후, 그 포토레지스트 패턴(60)을 이용한 식각 공정으로 보호막(52) 및 게이트 절연막(36)을 관통하는 제1 컨택홀(33)을 형성함과 동시에, 보호막(52), 데이터 링크 상부 전극(46), 반도체층(38) 및 게이트 절연막(36)을 관통하는 제2 컨택홀(43)을 형성한다. 이 제1 및 제2 콘택홀(33, 43)이 형성된 포토레지스트 패턴(60) 상에 투명도전막(44a)이 기판(2) 전면에 형성된다. 그리고, 제3 마스크 공정은 리프트 오프 공정을 이용하여 현상액 으로 포토레지스트 패턴과 그 위에 형성된 투명도전막(44a)을 함께 제거하여 도 3d에 도시된 바와 같이 링크 전극(44) 및 데이터 패드 상부 전극(34)을 포함하는 투명전극 패턴군을 형성한다. Subsequently, in the third mask process, as shown in FIG. 3C, the passivation layer 52 is formed on the substrate 2 on which the source / drain metal pattern group is formed, and the photoresist pattern ( 60 is formed, the first contact hole 33 penetrating the protective film 52 and the gate insulating film 36 is formed by an etching process using the photoresist pattern 60, and the protective film 52, A second contact hole 43 penetrating the data link upper electrode 46, the semiconductor layer 38, and the gate insulating layer 36 is formed. A transparent conductive film 44a is formed on the entire surface of the substrate 2 on the photoresist pattern 60 on which the first and second contact holes 33 and 43 are formed. In the third mask process, the photoresist pattern and the transparent conductive film 44a formed thereon are removed together with a developer using a lift-off process to remove the link electrode 44 and the data pad upper electrode 34 as shown in FIG. 3D. A transparent electrode pattern group including a) is formed.

이와 같이, 데이터 링크부(40)에서는 제2 컨택홀(43)을 통해 데이터 링크 하부 전극을 노출시키기 위하여 제3 마스크 공정에서 보호막(52), 소스/드레인 금속층, 반도체층(38) 및 게이트 절연막(36)의 4 층의 박막들이 동시에 식각되어야만 한다. 그런데, 4 층의 박막들이 모두 식각되지 않고 게이트 절연막(36)의 원치 않는 잔막이 잔류하는 경우가 흔히 나타나고 있다. 이를 상세히 하면, 제3 마스크 공정의 리프트 오프 공정에서 도 3c와 같이 포토레지스트 패턴(60)의 끝단에 대응하는 보호막(52)의 에지부가 Δp만큼 오버 에칭되어야만 현상액(Stripper)이 포토레지스트 패턴(60)으로 침투하여 포토레지스트 패턴(60)과 그 위에 형성된 상부 전극(34)이 제거될 수 있다. 그러나, 보호막(52)의 오버 에칭 형성에 필요한 식각 조건이 조금만 바뀌어도 게이트 절연막(36)이 완전히 식각되지 못하는 문제점이 나타난다. 이는 제3 마스크 공정에서 제2 컨택홀(43)을 형성할 때, 제1 컨택홀(43)에 비하여 데이터 링크 상부 전극(46), 반도체층(38)을 더 식각하여야 하므로 게이트 절연막(36)의 잔막이 상대적으로 더 많이 남게 되는 것에 기인한다. 이에 따라, 데이터 링크 하부 전극(42)과 데이터 링크 상부 전극(46) 사이에 게이트 절연막(36)이 잔류하여 그 전극들(42, 46) 사이에 전기적 접촉 불량이 발생되고, 그 결과, 데이터 구동 집적회로로부터의 데이터 신호가 데이터라인들(4)에 정상적으로 공급되지 않는다. As described above, in the data link unit 40, the passivation layer 52, the source / drain metal layer, the semiconductor layer 38, and the gate insulating layer may be exposed in the third mask process so as to expose the data link lower electrode through the second contact hole 43. Thin films of the four layers of (36) must be etched simultaneously. However, it is not uncommon for the four layers of thin films not to be etched and an unwanted residual film of the gate insulating layer 36 remains. In detail, in the lift-off process of the third mask process, as shown in FIG. 3C, the edge portion of the passivation layer 52 corresponding to the end of the photoresist pattern 60 must be over-etched by Δp so that the developer strips the photoresist pattern 60. ), The photoresist pattern 60 and the upper electrode 34 formed thereon may be removed. However, even if the etching conditions required for the over-etching of the passivation layer 52 are slightly changed, the gate insulating layer 36 may not be fully etched. This is because when the second contact hole 43 is formed in the third mask process, the data link upper electrode 46 and the semiconductor layer 38 must be etched more than the first contact hole 43. This is due to the fact that more of the remaining film remains. As a result, the gate insulating film 36 remains between the data link lower electrode 42 and the data link upper electrode 46, thereby causing an electrical contact failure between the electrodes 42 and 46. As a result, data driving is performed. The data signal from the integrated circuit is not normally supplied to the data lines 4.

따라서, 본 발명의 목적은 마스크 공정 수를 줄이고 데이터 패드와 데이터라인 사이에서 전기적 접촉 불량을 방지하도록 한 액정표시소자와 그 제조 방법을 제공하는 것이다.Accordingly, an object of the present invention is to provide a liquid crystal display device and a method of manufacturing the same, which reduce the number of mask processes and prevent electrical contact failure between the data pad and the data line.

상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시소자는 기판 상에 형성된 게이트 라인과; 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차하는 화소 영역을 정의 하는 데이터 라인과; 상기 게이트 라인과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극, 상기 소스 전극과 마주하는 드레인 전극, 상기 소스 및 드레인 전극 사이의 채널을 형성하는 반도체층을 포함하는 박막 트랜지스터와; 상기 박막 트랜지스터를 덮도록 형성되는 보호막과; 상기 드레인 전극과 직접 접속되고 상기 기판의 화소 영역 상에 형성된 화소전극과; 상기 게이트 라인과 접속되는 게이트 패드와; 상기 게이트 패드와 동일층에서 상기 데이터 라인과 접속되는 데이터 패드와; 상기 데이터 패드와 연결되는 데이터 링크 하부 전극, 상기 데이터 라인과 연결되고 상기 게이트 절연막을 사이에 두고 상기 데이터 링크 하부 전극의 일측 끝단과 중첩되는 데이터 링크 상부 전극, 상기 보호막 및 게이트 절연막을 관통하는 제1 컨택홀 내에서 노출된 데이터 링크 하부 전극과 데이터 링크 상부 전극의 측면을 접속시키는 링크 전극을 구비한다.In order to achieve the above object, the liquid crystal display device according to the present invention includes a gate line formed on the substrate; A data line defining a pixel region intersecting the gate line with a gate insulating film interposed therebetween; A thin film transistor including a gate electrode connected to the gate line, a source electrode connected to the data line, a drain electrode facing the source electrode, and a semiconductor layer forming a channel between the source and drain electrodes; A protective film formed to cover the thin film transistor; A pixel electrode directly connected to the drain electrode and formed on the pixel region of the substrate; A gate pad connected to the gate line; A data pad connected to the data line on the same layer as the gate pad; A first data link lower electrode connected to the data pad, a first data penetrating the data link upper electrode overlapping one end of the data link lower electrode with the gate insulating layer interposed therebetween, the passivation layer and the gate insulating layer; And a link electrode connecting the exposed side of the data link lower electrode and the data link upper electrode in the contact hole.

상기 액정표시소자는 상기 게이트 절연막을 사이에 두고 상기 게이트 라인과 중첩되어 스토리지 캐패시터를 형성하는 스토리지 전극을 추가로 구비한다. The liquid crystal display device further includes a storage electrode overlapping the gate line with the gate insulating layer interposed therebetween to form a storage capacitor.

상기 데이터 패드는 상기 데이터 링크 하부 전극으로부터 연장되는 데이터 패드 하부 전극과, 상기 게이트 절연막 및 보호막을 관통하는 제2 컨택홀을 통해 상기 데이터 패드 하부 전극과 접속되는 데이터 패드 상부 전극을 구비한다. The data pad includes a data pad lower electrode extending from the data link lower electrode, and a data pad upper electrode connected to the data pad lower electrode through a second contact hole penetrating through the gate insulating layer and the passivation layer.

상기 게이트 패드는 상기 게이트 라인으로부터 연장되는 게이트 패드 하부 전극과, 상기 게이트 절연막 및 보호막을 관통하는 제3 컨택홀을 통해 상기 게이트 패드 하부 전극과 접속되는 게이트 패드 상부 전극을 구비한다. The gate pad includes a gate pad lower electrode extending from the gate line and a gate pad upper electrode connected to the gate pad lower electrode through a third contact hole penetrating through the gate insulating layer and the passivation layer.

본 발명에 따른 액정표시소자의 제조방법은 기판 상에 형성된 게이트 라인, 상기 게이트 라인과 접속된 게이트 전극 및 게이트 패드 하부 전극, 데이터 라인과 접속될 데이터 패드 하부 전극, 상기 데이트 패드 하부 전극과 접속된 데이터 링크 하부 전극을 포함하는 제1 마스크 패턴군을 형성하는 제1 마스크 공정과; 상기 제1 마스크 패턴군을 덮는 게이트 절연막과, 상기 게이트 절연막 위에 형성된 반도체층과, 상기 반도체층 위에 형성되며 상기 게이트 라인과 절연되게 교차하여 화소 영역을 정의하는 데이터 라인과, 상기 데이터 라인과 접속된 박막 트랜지스터의 소스 전극과, 상기 소스 전극과 마주하는 드레인 전극과, 상기 데이터 라인에서 연장되어 상기 데이터 링크 하부 전극의 끝단 일부분과 중첩되는 데이터 링크 상부 전극을 포함하는 제2 마스크 패턴군을 형성하는 제2 마스크 공정과; 상기 제2 마스크 패턴군을 덮도록 형성된 보호막과, 리프트 오프 공정을 이용하여 상기 드레인 전극과 접속하는 화소 전극과, 상기 화소 전극과 동시에 형성되며 상기 데이터 링크 상부 전극의 일부분을 노출시키도록 상기 보호막 및 게이트 절연막을 관통하는 제1 컨택홀을 통해 데이터 링크 하부 전극과 데이터 링크 상부 전극을 접속시키는 링크 전극을 포함하는 제3 마스크 패턴군을 형성하는 제3 마스크 공정을 포함한다. A method of manufacturing a liquid crystal display device according to the present invention includes a gate line formed on a substrate, a gate electrode and a gate pad lower electrode connected to the gate line, a data pad lower electrode to be connected to a data line, and a data pad lower electrode. A first mask process of forming a first mask pattern group including a data link lower electrode; A gate insulating film covering the first mask pattern group, a semiconductor layer formed on the gate insulating film, a data line formed on the semiconductor layer and crossing the insulating line to be insulated from the gate line, and defining a pixel region; A second mask pattern group including a source electrode of a thin film transistor, a drain electrode facing the source electrode, and a data link upper electrode extending from the data line and overlapping an end portion of the lower data link electrode; 2 mask process; A protective film formed to cover the second mask pattern group, a pixel electrode connected to the drain electrode using a lift-off process, a protective film formed simultaneously with the pixel electrode and exposing a portion of the data link upper electrode; And a third mask process of forming a third mask pattern group including a link electrode connecting the data link lower electrode and the data link upper electrode through a first contact hole penetrating through the gate insulating layer.

상기 제2 마스크 공정은 상기 게이트 절연막을 사이에 두고 상기 게이트 라인과 중첩되어 스토리지 캐패시터를 형성하는 스토리지 전극을 형성하는 단계를, 상기 제3 마스크 공정은 상기 보호막 및 게이트 절연막을 관통하여 상기 게이트 패드 하부 전극과 데이터 패드 하부 전극을 노출시키는 제2 및 제3 컨택홀과, 상기 화소 전극과 동시에 형성되며 상기 제2 및 제3 컨택홀을 통해 상기 게이트 패드 하부 전극 및 데이터 패드 하부 전극과 접속되는 게이트 패드 상부 전극 및 게이트 패드 하부 전극을 형성하는 단계를 추가로 포함한다. The second mask process may include forming a storage electrode overlapping the gate line with the gate insulating layer interposed therebetween to form a storage capacitor. The third mask process may pass through the passivation layer and the gate insulating layer to form a lower portion of the gate pad. Second and third contact holes exposing an electrode and a data pad lower electrode, and a gate pad formed simultaneously with the pixel electrode and connected to the gate pad lower electrode and the data pad lower electrode through the second and third contact holes. And forming an upper electrode and a gate pad lower electrode.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and advantages of the present invention in addition to the above object will be apparent from the description of the preferred embodiment of the present invention with reference to the accompanying drawings.

이하, 본 발명의 바람직한 실시 예들을 도 4 내지 도 9c를 참조하여 상세하게 설명하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 4 to 9C.

도 4는 본 발명의 실시 예에 따른 액정표시소자의 박막 트랜지스터 어레이 기판을 나타내는 평면도이고, 도 5는 도 4에서 선"Ⅱ-Ⅱ'", "Ⅲ-Ⅲ'", "Ⅳ-Ⅳ'"를 따라 절취하여 나타내는 단면도이다.4 is a plan view illustrating a thin film transistor array substrate of a liquid crystal display according to an exemplary embodiment of the present invention, and FIG. 5 is a line "II-II '", "III-III'", and "IV-IV '" in FIG. 4. It is sectional drawing cut off along.

도 4 및 도 5에 도시된 박막 트랜지스터 어레이 기판은 하부 기판(145) 위에 게이트 절연막(136)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(TFT)와, 그 교차 구조로 마련 된 화소 영역에 형성된 화소 전극(114)과, 스토리지 전극(116)과 전단 게이트라인(102)의 중첩부에 형성된 스토리지 캐패시터(Cst)와, 게이트 라인(102)에서 연장된 게이트 패드(120)와, 데이터 라인(104)에서 연장된 데이터 패드(130)와, 데이터 라인(104)과 데이터 패드(130) 사이를 링크시키는 데이터 링크부(140)를 구비한다.The thin film transistor array substrate illustrated in FIGS. 4 and 5 includes a gate line 102 and a data line 104 formed to intersect on the lower substrate 145 with a gate insulating layer 136 interposed therebetween, and a thin film formed at each intersection thereof. A transistor TFT, a pixel electrode 114 formed in a pixel region having a cross structure thereof, a storage capacitor Cst formed at an overlapping portion of the storage electrode 116 and the front gate line 102, and a gate line ( A gate pad 120 extending from 102, a data pad 130 extending from data line 104, and a data link unit 140 linking the data line 104 and data pad 130. do.

게이트 신호(또는 스캔신호)가 공급되는 게이트 라인(102)과 데이터 신호가 공급되는 데이터 라인(104)은 교차 구조로 형성되어 화소 영역을 정의한다.The gate line 102 to which the gate signal (or scan signal) is supplied and the data line 104 to which the data signal is supplied are formed in a cross structure to define a pixel area.

박막 트랜지스터(TFT)는 게이트 라인(102)으로부터의 게이트 신호에 응답하여 소스전극(110)과 드레인전극(112) 사이에 전하가 흐르는 채널을 형성하여 데이터 라인(104)의 화소 신호를 화소 전극(114)에 공급한다. 이를 위하여, 박막 트랜지스터(TFT)는 게이트 라인(102)에 접속된 게이트 전극(108)과, 데이터 라인(104)에 접속된 소스 전극(110)과, 소스 전극(110)과 마주하며 화소 전극(114)에 접속된 드레인 전극(112)과, 게이트 절연막(136)을 사이에 두고 게이트 전극(108)과 중첩되어 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 반도체층을 구비한다. 반도체층(154)은 소스 전극(110) 및 드레인 전극(112) 사이에 채널을 형성하는 활성층(148)과, 소스 전극 및 드레인 전극(110, 112)과의 오믹 접촉을 위하여 채널부를 제외한 활성층(148) 위에 형성된 오믹 접촉층(150)을 구비한다. The thin film transistor TFT forms a channel through which charge flows between the source electrode 110 and the drain electrode 112 in response to a gate signal from the gate line 102, thereby converting the pixel signal of the data line 104 into a pixel electrode ( 114). For this purpose, the thin film transistor TFT may include a gate electrode 108 connected to the gate line 102, a source electrode 110 connected to the data line 104, and a pixel electrode facing the source electrode 110. A drain electrode 112 connected to 114 and a semiconductor layer overlapping the gate electrode 108 with the gate insulating film 136 interposed therebetween to form a channel between the source electrode 110 and the drain electrode 112. do. The semiconductor layer 154 may include an active layer 148 that forms a channel between the source electrode 110 and the drain electrode 112, and an active layer except for the channel portion for ohmic contact with the source electrode and the drain electrodes 110 and 112. 148 has an ohmic contact layer 150 formed thereon.

화소 전극(114)은 데이터라인(104)과 게이트라인(102)에 의해 정의된 화소영역 내에 투명전극으로 형성되고 박막 트랜지스터(TFT)의 드레인 전극(112)과 직접 접속된다. The pixel electrode 114 is formed as a transparent electrode in the pixel region defined by the data line 104 and the gate line 102 and is directly connected to the drain electrode 112 of the thin film transistor TFT.

박막 트랜지스터(TFT)를 통해 화소 신호가 공급된 화소 전극(114)과 공통 전 압이 공급된 공통 전극 사이에는 전계가 형성된다. 이러한 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이의 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.An electric field is formed between the pixel electrode 114 supplied with the pixel signal through the thin film transistor TFT and the common electrode supplied with the common voltage. This electric field causes the liquid crystal molecules between the thin film transistor array substrate and the color filter array substrate to rotate by dielectric anisotropy. In addition, light transmittance through the pixel region is changed according to the degree of rotation of the liquid crystal molecules, thereby realizing grayscale.

스토리지 캐패시터(Cst)는 유전체인 게이트절연막(136) 및 반도체층(154)을 사이에 두고 전단 게이트 라인(102)과 스토리지 전극(116)이 중첩되어 정전용량을 형성하여 화소 전극(114)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다. 스토리지 전극(116)은 화소전극(114)과 직접 접속된다. The storage capacitor Cst overlaps the front gate gate 102 and the storage electrode 116 with the gate insulating layer 136 and the semiconductor layer 154 interposed therebetween to form a capacitance to charge the pixel electrode 114. The made pixel signal remains stable until the next pixel signal is charged. The storage electrode 116 is directly connected to the pixel electrode 114.

게이트 패드(120)는 게이트 구동 집적회로의 출력핀들과 1:1로 접속되어 그 게이트 구동 집적회로에 의해 발생된 게이트신호를 게이트 라인(102)에 공급한다. 이러한 게이트 패드(120)는 게이트 라인(102)으로부터 연장된 게이트 패드 하부 전극(122)과, 게이트 절연막(136) 및 보호막(152)을 관통하는 제1 컨택홀(123)을 통해 게이트 패드 하부 전극(122)과 접속된 게이트 패드 상부 전극(124)을 구비한다.The gate pad 120 is connected to the output pins of the gate driving integrated circuit 1: 1 to supply a gate signal generated by the gate driving integrated circuit to the gate line 102. The gate pad 120 includes a gate pad lower electrode 122 extending from the gate line 102 and a gate pad lower electrode through the first contact hole 123 penetrating the gate insulating layer 136 and the passivation layer 152. A gate pad upper electrode 124 connected to the 122 is provided.

데이터 패드(130)는 데이터 구동 집적회로의 출력핀과 1:1로 접속되어 데이터 구동 집적회로에 의해 발생된 데이터신호를 데이터 라인(104)에 공급한다. 이러한 데이터 패드(130)는 데이터 라인(104)으로부터 연장된 데이터 패드 하부 전극(132)과, 게이트 절연막 및 보호막을 관통하는 제2 컨택홀(133)을 통해 데이터 패드 하부 전극(132)과 접속된 데이터 패드 상부 전극(134)으로 구성된다.The data pad 130 is connected 1: 1 with the output pin of the data driving integrated circuit to supply a data signal generated by the data driving integrated circuit to the data line 104. The data pad 130 is connected to the data pad lower electrode 132 through the data pad lower electrode 132 extending from the data line 104 and the second contact hole 133 penetrating through the gate insulating layer and the protective layer. The data pad upper electrode 134 is formed.

데이터 링크부(140)는 데이터 패드(130)와 데이터 라인(104) 사이에 형성되 어 데이터 패드(130)와 데이터 라인(104)을 전기적으로 접속시킨다. 이를 위하여, 데이터 링크부(140)는 데이터 패드 하부 전극(132)과 접속되는 데이터 링크 하부 전극(142)과, 데이터 라인(104)과 접속되는 데이터 링크 상부 전극(146)과, 제3 컨택홀(143)을 통해 노출된 데이터 링크 하부 전극(142)과 데이터 링크 상부 전극(146)을 접속시키는 링크 전극(144)을 구비한다. 여기서, 제3 컨택홀(143)은 데이터 패드(130)와 인접한 데이터 링크 상부 전극(146)의 끝단에 형성된다. 이와 같이, 제3 컨택홀(143)을 데이터 링크 상부 전극(146)의 끝단에 형성하면, 데이터 링크 하부 전극(142)을 노출시키는 제3 컨택홀(143)의 형성을 위해 게이트 절연막(136)과 보호막(152)만을 식각하면 된다. 따라서, 제3 컨택홀(143) 형성시 보호막(152) 에지부의 Δp 형성과 관련하여 식각 조건을 바꾸어 게이트 절연막(136)이 전부 식각되지 않고 잔류하더라도 데이터 링크 하부 전극(142)이 노출된다. 따라서, 본 발명은 종래의 링크 전극(144)와 데이터 패드 하부 전극(132) 사이의 전기적 접촉 불량을 개선할 수 있다.The data link unit 140 is formed between the data pad 130 and the data line 104 to electrically connect the data pad 130 and the data line 104. To this end, the data link unit 140 includes a data link lower electrode 142 connected to the data pad lower electrode 132, a data link upper electrode 146 connected to the data line 104, and a third contact hole. And a link electrode 144 connecting the data link lower electrode 142 and the data link upper electrode 146 exposed through the 143. The third contact hole 143 is formed at the end of the data link upper electrode 146 adjacent to the data pad 130. As such, when the third contact hole 143 is formed at the end of the data link upper electrode 146, the gate insulating layer 136 to form the third contact hole 143 exposing the data link lower electrode 142. Only the protective film 152 may be etched. Accordingly, when the third contact hole 143 is formed, the data link lower electrode 142 is exposed even when the gate insulating layer 136 remains unetched due to the change of the etching condition in relation to the formation of the edge portion Δp of the passivation layer 152. Accordingly, the present invention can improve a poor electrical contact between the conventional link electrode 144 and the data pad lower electrode 132.

이와 같은 본 발명의 박막 트랜지스터 기판은 다음과 같이 3 마스크 공정으로 형성된다.Such a thin film transistor substrate of the present invention is formed in a three mask process as follows.

도 5a 및 도 5b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도이다.5A and 5B are plan and cross-sectional views illustrating a first mask process in the method of manufacturing the thin film transistor array substrate according to the exemplary embodiment of the present invention.

제1 마스크 공정은 도 6a 및 도 6b에 도시된 바와 같이 하부 기판(145) 상에 게이트 라인(102), 게이트 전극(108), 게이트 패드 하부 전극(122), 데이터 패드 하부 전극(132) 및 데이터 링크 하부 전극(142)을 포함하는 게이트금속 패턴군이 형성된다. 6A and 6B, the first mask process may include the gate line 102, the gate electrode 108, the gate pad lower electrode 122, the data pad lower electrode 132, and the like on the lower substrate 145. A gate metal pattern group including the data link lower electrode 142 is formed.

이 제1 마스크 공정을 상세히 설명하면, 하부 기판(145) 상에 스퍼터링 등의 증착방법을 통해 게이트 금속층이 형성된다. 게이트 금속층은 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같은 금속 물질이 단일층으로 형성되거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al, Mo/Al 합금 등과 같이 이중층 이상이 적층 구조로 형성된다. 이어서, 제1 마스크 공정은 제1 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(102), 게이트 전극(108), 게이트 패드 하부 전극(122), 데이터 패드 하부 전극(132) 및 데이터 링크 하부 전극(142)을 포함하는 게이트금속 패턴군이 형성된다. Referring to the first mask process in detail, a gate metal layer is formed on the lower substrate 145 through a deposition method such as sputtering. The gate metal layer is formed of a single layer of a metal material such as Mo, Ti, Cu, AlNd, Al, Cr, Mo alloy, Cu alloy, Al alloy, or Al / Cr, Al / Mo, Al (Nd) / Al, Al (Nd) / Cr, Mo / Al (Nd) / Mo, Cu / Mo, Ti / Al (Nd) / Ti, Mo / Al, Mo / Ti / Al (Nd), Cu Alloy / Mo, Cu Alloy / Al More than two layers are formed in a laminated structure, such as, Cu alloy / Mo alloy, Cu alloy / Al alloy, Al / Mo alloy, Mo alloy / Al, Al alloy / Mo alloy, Mo alloy / Al, Mo / Al alloy. Subsequently, in the first mask process, the gate metal layer is patterned by a photolithography process and an etching process using the first mask, so that the gate line 102, the gate electrode 108, the gate pad lower electrode 122, and the data pad lower electrode ( A gate metal pattern group including the 132 and the data link lower electrode 142 is formed.

도 7a 및 도 7b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도이다.7A and 7B are plan views and cross-sectional views illustrating a second mask process in the method of manufacturing the thin film transistor array substrate according to the exemplary embodiment of the present invention.

제2 마스크 공정은 게이트금속 패턴군이 형성된 하부 기판(145) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(136)을 형성한다. 게이트 절연막(136)의 재료는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이다.In the second mask process, the gate insulating layer 136 is formed on the lower substrate 145 on which the gate metal pattern group is formed through a deposition method such as PECVD or sputtering. The material of the gate insulating film 136 is an inorganic insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx).

이어서, 제2 마스크 공정은 도 7a 및 도 7b에 도시된 바와 같이 게이트 절연막(136) 위에 적층된 활성층(148) 및 오믹접촉층(150)을 포함하는 반도체층(154)을 형성하고 또한, 데이터 라인(104), 드레인 전극(112), 데이터 링크 상부 전극(146) 및 스토리지 전극(116)을 포함하는 소스/드레인금속 패턴군을 형성한다. Subsequently, the second mask process forms a semiconductor layer 154 including an active layer 148 and an ohmic contact layer 150 stacked on the gate insulating layer 136 as shown in FIGS. 7A and 7B. A source / drain metal pattern group including a line 104, a drain electrode 112, a data link upper electrode 146, and a storage electrode 116 is formed.

반도체층(154)과 소스/드레인금속 패턴군의 형성과정을 도 8a 내지 도 8c를 참조하여 상세히 하면 다음과 같다.A process of forming the semiconductor layer 154 and the source / drain metal pattern group will now be described in detail with reference to FIGS. 8A to 8C.

도 8a에 도시된 바와 같이 게이트 절연막(136) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 제1 반도체층(148A), 제2 반도체층(150A), 그리고 소스/드레인 금속층(104A)이 순차적으로 형성된다. 여기서, 제1 반도체층(148A)은 불순물이 도핑되지 않은 비정질실리콘이 이용되며, 제2 반도체층(150A)은 N형 또는 P형의 불순물이 도핑된 비정질실리콘이 이용된다. 소스/드레인 금속층(104A)은 몰리브덴(Mo), 구리(Cu) 등과 같은 금속으로 이루어진다.As shown in FIG. 8A, the first semiconductor layer 148A, the second semiconductor layer 150A, and the source / drain metal layer 104A are sequentially formed on the gate insulating layer 136 through a deposition method such as PECVD or sputtering. Is formed. Here, amorphous silicon without doping impurities is used as the first semiconductor layer 148A, and amorphous silicon doped with N type or P type impurities is used as the second semiconductor layer 150A. The source / drain metal layer 104A is made of a metal such as molybdenum (Mo), copper (Cu), or the like.

그 다음, 소스/드레인 금속층(104A) 위에 포토레지스트막을 형성한 다음, 투과시키는 광량을 부분적으로 다르게 할 수 있는 제2 마스크가 하부기판(145) 상부에 정렬된다. 제2 마스크는 회절 마스크 또는 하프톤 마스크로써 입사광 대부분을 투과시키는 노광 영역(P1), 입사광을 차단하기 위한 차단 영역(P2), 및 일부의 광만을 투과시키는 부분 노광 영역(P3)을 포함한다. 이러한 제2 마스크를 이용한 포토레지스트막을 노광한 후 현상함으로써 제2 마스크의 차단 영역(P2)과 부분 노광 영역(P3)에서 단차를 갖는 포토레지스트 패턴(168)이 형성된다. 즉, 부분 노광 영역(P3)에 형성된 포토레지스트 패턴(168) 높이(h2)는 차단 영역(P2)에 형성된 포토레지스트 패턴(168)의 높이(h1)보다 낮다. Next, after forming the photoresist film on the source / drain metal layer 104A, a second mask that can partially vary the amount of light to be transmitted is arranged over the lower substrate 145. The second mask includes an exposure area P1 for transmitting most of the incident light as a diffraction mask or a halftone mask, a blocking area P2 for blocking incident light, and a partial exposure area P3 for transmitting only a part of light. After the photoresist film using the second mask is exposed and developed, a photoresist pattern 168 having a step is formed in the blocking region P2 and the partial exposure region P3 of the second mask. That is, the height h2 of the photoresist pattern 168 formed in the partial exposure region P3 is lower than the height h1 of the photoresist pattern 168 formed in the blocking region P2.

이러한 포토레지스트 패턴(168)을 마스크로 이용한 습식 식각 공정으로 소스 /드레인 금속층(154)이 패터닝됨으로써 도 8b에 도시된 바와 같이 데이터 라인(104), 소스전극(110) 및 드레인 전극(112), 데이터 링크 상부 전극(146) 및 스토리지 전극(116)을 포함하는 소스/드레인금속 패턴군이 형성된다.As the source / drain metal layer 154 is patterned by a wet etching process using the photoresist pattern 168 as a mask, as illustrated in FIG. 8B, the data line 104, the source electrode 110 and the drain electrode 112, A source / drain metal pattern group including the data link upper electrode 146 and the storage electrode 116 is formed.

그리고, 제2 마스크 공정은 포토레지스트 패턴(168)을 마스크로 이용한 건식 식각 공정으로 제1 반도체층(148A)과 제2 반도체층(150A)을 식각하여 활성층(148)과 오믹 접촉층(150)이 소스/드레인 금속 패턴을 따라 형성한다. 이어서, 제2 마스크 공정은 산소(O₂) 플라즈마를 이용한 애싱(Ashing) 공정을 실시하여 부분 노광 영역(P3)에서 제2 높이를 갖는 포토레지스트 패턴(168)을 완전히 제거하고, 차단 영역(P2)에서 제1 높이(h1)를 갖는 포토레지스트 패턴(168)의 높이를 낮춘다. 이러한 애싱공정 후 잔류하는 포토레지스트 패턴(168)을 이용한 식각 공정으로 회절 노광 영역(P3), 즉 박막 트랜지스터의 채널부에 형성된 소스/드레인 금속층(104)과 오믹 접촉층(150)이 제거됨으로써 드레인 전극(112)과 소스 전극(110)이 분리된다. The second mask process is a dry etching process using the photoresist pattern 168 as a mask to etch the first semiconductor layer 148A and the second semiconductor layer 150A to etch the active layer 148 and the ohmic contact layer 150. It forms along this source / drain metal pattern. Subsequently, in the second mask process, an ashing process using an oxygen (O ₂ ) plasma is performed to completely remove the photoresist pattern 168 having the second height from the partial exposure area P3, and to block the blocking area P2. ), The height of the photoresist pattern 168 having the first height h1 is decreased. The etching process using the photoresist pattern 168 remaining after the ashing process removes the source / drain metal layer 104 and the ohmic contact layer 150 formed in the channel portion of the diffraction exposure region P3, that is, the thin film transistor, thereby draining the drain. The electrode 112 and the source electrode 110 are separated.

소스/드레인금속 패턴 상에 잔류하는 포토레지스트 패턴(168)은 스트립 공정에 의해 제거된다. The photoresist pattern 168 remaining on the source / drain metal pattern is removed by a strip process.

도 4 및 도 5를 결부하여 제3 마스크 공정을 설명하기로 한다. A third mask process will be described with reference to FIGS. 4 and 5.

도 4 및 도 5를 참조하면, 제3 마스크 공정은 보호막(152), 화소전극(114), 게이트 패드 상부 전극(124), 데이터 패드 상부 전극(134) 및 데이터 패드 링크 전극(144)을 포함하는 제3 마스크 패턴군을 형성한다. 4 and 5, the third mask process includes a passivation layer 152, a pixel electrode 114, a gate pad upper electrode 124, a data pad upper electrode 134, and a data pad link electrode 144. A third mask pattern group is formed.

이러한 제3 마스크 공정을 도 9a 내지 도 9c를 결부하여 상세히 하면 다음과 같다.The third mask process is described in detail with reference to FIGS. 9A to 9C as follows.

제3 마스크 공정은 먼저 도 9a와 같이 반도체 패턴, 소스/드레인금속 패턴및 게이트 절연막(143) 상에 보호막(152)을 전면 형성한다. 보호막(152)의 재료로는 게이트 절연막(136)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다. In the third mask process, the passivation layer 152 is first formed on the semiconductor pattern, the source / drain metal pattern, and the gate insulating layer 143 as shown in FIG. 9A. As the material of the passivation layer 152, an inorganic insulating material such as the gate insulating layer 136, an acrylic insulating compound having a low dielectric constant, an organic insulating material such as BCB or PFCB, or the like is used.

이어서, 제3 마스크 공정은 보호막(152) 상에 포토레지스트막을 전면 형성한 후, 기판(145) 상에 제3 마스크를 정렬한다. 제3 마스크는 광을 투과하기 위한 노광 영역(P1)과 광을 차단하기 위한 차단영역(P2)으로 구성된다. 이러한 제3 마스크를 이용하여 제3 마스크 공정은 포토레지스트막을 노광 및 현상함으로써 제3 마스크의 차단영역(P2)에 포토레지스트 패턴(178)을 형성한다. 이러한 포토레지스트 패턴(178)을 이용한 식각 공정으로 제3 마스크 공정은 도 9b와 같이 화소영역에서 보호막(152), 소스/드레인금속 패턴, 반도체층(154), 및 게이트 절연막(136)을 관통하여 기판(145)을 노출시키는 화소홀(103)을 형성함과 동시에, 보호막(152)과 게이트 절연막(136)을 관통하여 게이트 패드 하부 전극(122)을 노출시키는 제1 컨택홀(123), 보호막(152)과 게이트 절연막(136)을 관통하여 데이터 패드 하부 전극(132)을 노출시키는 제2 컨택홀(133), 및 보호막(152)과 게이트 절연막(136)을 관통하여 데이터 링크 하부 전극(142)을 노출시키는 제3 컨택홀(143)을 형성한다. Subsequently, in the third mask process, the photoresist film is entirely formed on the passivation layer 152, and then the third mask is aligned on the substrate 145. The third mask includes an exposure area P1 for transmitting light and a blocking area P2 for blocking light. In the third mask process using the third mask, the photoresist pattern 178 is formed in the blocking region P2 of the third mask by exposing and developing the photoresist film. As an etching process using the photoresist pattern 178, the third mask process passes through the passivation layer 152, the source / drain metal pattern, the semiconductor layer 154, and the gate insulating layer 136 in the pixel region as shown in FIG. 9B. The first contact hole 123 and the passivation layer which form the pixel hole 103 exposing the substrate 145, and expose the gate pad lower electrode 122 through the passivation layer 152 and the gate insulating layer 136. A second contact hole 133 penetrating the 152 and the gate insulating layer 136 to expose the data pad lower electrode 132, and a data link lower electrode 142 penetrating the protective layer 152 and the gate insulating layer 136. ) Is formed to the third contact hole 143.

이어서, 제3 마스크 공정은 도 9c와 같이 제1 내지 제3 컨택홀(123, 133, 143)이 형성된 기판(145) 전면에 투명도전막(114A)을 형성한다. Subsequently, in the third mask process, as shown in FIG. 9C, the transparent conductive film 114A is formed on the entire surface of the substrate 145 on which the first to third contact holes 123, 133, and 143 are formed.

투명도전막(114A)의 재료로는 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : IZO) 및 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 중 어느 하나가 선택된다. 이어서, 제3 마스크 공정은 도 5와 같이 포토레지스트 패턴(178) 및 그 위에 형성된 투명 도전막(114)을 리프트 오프 공정으로 함께 제거하여 화소홀(103)에 화소전극(114)을, 제1 컨택홀(123)에 게이트 패드 상부 전극(124)을, 제2 컨택홀(133)에 데이터 패드 상부 전극(134)을, 그리고 제3 컨택홀(143)에 데이터 패드 링크 전극(144)을 각각 형성한다. 한편, 리프트 오프 공정이 가능하도록 보호막(152)의 에지부는 포토레지스트 패턴(178)의 에지부 안쪽으로 Δp만큼 오버 에칭된다. Materials of the transparent conductive film 114A include indium tin oxide (ITO), tin oxide (TO), indium tin zinc oxide (IZO), and indium zinc oxide (Indium zinc oxide): IZO) is selected. Subsequently, as shown in FIG. 5, the third mask process removes the photoresist pattern 178 and the transparent conductive film 114 formed thereon by a lift-off process to remove the pixel electrode 114 in the pixel hole 103. The gate pad upper electrode 124 is disposed in the contact hole 123, the data pad upper electrode 134 is disposed in the second contact hole 133, and the data pad link electrode 144 is disposed in the third contact hole 143. Form. On the other hand, the edge portion of the protective film 152 is overetched by Δp into the edge portion of the photoresist pattern 178 to enable the lift-off process.

상술한 바와 같이, 본 발명에 따른 액정표시소자와 그 제조 방법은 3 개의 마스크 공정만으로 박막트랜지스터 어레이 기판을 제조할 수 있어 마스크 공정수를 줄일 수 있을 뿐 아니라, 데이트 링크부에서 제3 컨택홀의 위치를 데이터 링크 상부 전극의 끝단에 형성함으로써 그 컨택홀을 형성할 때 게이트 절연막과 보호막만을 식각하여 게이트 절연막의 잔막이 남는 현상을 예방하여 데이터 링크 하부 전극과 데이터 링크 상부 전극 사이의 컨택 불량이 방지할 수 있다. 또한, 본 발명에 따른 액정표시소자와 그 제조 방법은 데이트 링크부에서 컨택홀의 위치를 데이터 링크 상부 전극의 끝단에 형성하여 제3 컨택홀의 일측에서 게이트 절연막을 완전히 제거하여 제3 컨택홀의 타측에서 게이트 절연막의 잔막이 일부 남더라도 데이터 링크 하부 전극과 데이터 링크 상부 전극 사이의 전기적 접촉을 가능하게 할 수 있 다.As described above, the liquid crystal display device and the method of manufacturing the same according to the present invention can manufacture the thin film transistor array substrate using only three mask processes, thereby reducing the number of mask processes, and the position of the third contact hole in the data link unit. Is formed at the end of the data link upper electrode to prevent the remaining of the gate insulating film remaining by etching only the gate insulating film and the protective film when forming the contact hole, thereby preventing contact failure between the data link lower electrode and the data link upper electrode. Can be. In addition, the liquid crystal display device and the method of manufacturing the same according to the present invention form the position of the contact hole at the end of the data link upper electrode in the data link unit, and completely remove the gate insulating film from one side of the third contact hole so that the gate is opened from the other side of the third contact hole. Even if some of the remaining film of the insulating film remains, it is possible to enable electrical contact between the data link lower electrode and the data link upper electrode.

나아가, 본 발명에 따른 액정표시소자와 그 제조 방법은 보호막이 없는 박막트랜지스터 어레인 기판의 데이터 링크부에도 사용할 수 있으므로 레서피(Recipe) 변경이 용이하다.Furthermore, the liquid crystal display device and the manufacturing method thereof according to the present invention can also be used in the data link portion of the thin film transistor array substrate without a protective film, thereby making it easy to change a recipe.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims

기판 상에 형성된 게이트 라인과; A gate line formed on the substrate;

게이트 절연막을 사이에 두고 상기 게이트 라인과 교차하는 화소 영역을 정의 하는 데이터 라인과;A data line defining a pixel region intersecting the gate line with a gate insulating film interposed therebetween;

상기 게이트 라인과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극, 상기 소스 전극과 마주하는 드레인 전극, 상기 소스 및 드레인 전극 사이의 채널을 형성하는 반도체층을 포함하는 박막 트랜지스터와;A thin film transistor including a gate electrode connected to the gate line, a source electrode connected to the data line, a drain electrode facing the source electrode, and a semiconductor layer forming a channel between the source and drain electrodes;

상기 박막 트랜지스터를 덮도록 형성되는 보호막과;A protective film formed to cover the thin film transistor;

상기 드레인 전극과 직접 접속되고 상기 기판의 화소 영역 상에 형성된 화소전극과;A pixel electrode directly connected to the drain electrode and formed on the pixel region of the substrate;

상기 게이트 라인과 접속되는 게이트 패드와;A gate pad connected to the gate line;

상기 게이트 패드와 동일층에서 상기 데이터 라인과 접속되는 데이터 패드와;A data pad connected to the data line on the same layer as the gate pad;

상기 데이터 패드와 연결되는 데이터 링크 하부 전극, 상기 데이터 라인과 연결되고 상기 게이트 절연막을 사이에 두고 상기 데이터 링크 하부 전극의 일측 끝단과 중첩되는 데이터 링크 상부 전극, 상기 보호막 및 게이트 절연막을 관통하는 제1 컨택홀 내에서 노출된 데이터 링크 하부 전극과 데이터 링크 상부 전극의 측면을 접속시키는 링크 전극을 포함하는 데이터 링크부를 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.A first data link lower electrode connected to the data pad, a first data penetrating the data link upper electrode overlapping one end of the data link lower electrode with the gate insulating layer interposed therebetween, the passivation layer and the gate insulating layer; And a data link unit including a link electrode connecting the exposed side of the data link lower electrode and the data link upper electrode in the contact hole.

제 1 항에 있어서,The method of claim 1,

상기 게이트 절연막을 사이에 두고 상기 게이트 라인과 중첩되어 스토리지 캐패시터를 형성하는 스토리지 전극을 추가로 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.And a storage electrode overlapping the gate line with the gate insulating layer interposed therebetween to form a storage capacitor.

제 1 항에 있어서,The method of claim 1,

상기 데이터 패드는 상기 데이터 링크 하부 전극으로부터 연장되는 데이터 패드 하부 전극과, The data pad includes a data pad lower electrode extending from the data link lower electrode;

상기 게이트 절연막 및 보호막을 관통하는 제2 컨택홀을 통해 상기 데이터 패드 하부 전극과 접속되는 데이터 패드 상부 전극을 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.And a data pad upper electrode connected to the data pad lower electrode through a second contact hole penetrating through the gate insulating layer and the passivation layer.

제 1 항에 있어서,The method of claim 1,

상기 게이트 패드는 상기 게이트 라인으로부터 연장되는 게이트 패드 하부 전극과,The gate pad may include a gate pad lower electrode extending from the gate line;

상기 게이트 절연막 및 보호막을 관통하는 제3 컨택홀을 통해 상기 게이트 패드 하부 전극과 접속되는 게이트 패드 상부 전극을 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.And a gate pad upper electrode connected to the gate pad lower electrode through a third contact hole penetrating through the gate insulating layer and the passivation layer.

기판 상에 형성된 게이트 라인, 상기 게이트 라인과 접속된 게이트 전극 및 게이트 패드 하부 전극, 데이터 라인과 접속될 데이터 패드 하부 전극, 상기 데이트 패드 하부 전극과 접속된 데이터 링크 하부 전극을 포함하는 제1 마스크 패턴군을 형성하는 제1 마스크 공정과;A first mask pattern including a gate line formed on a substrate, a gate electrode connected to the gate line and a gate pad lower electrode, a data pad lower electrode to be connected to a data line, and a data link lower electrode connected to the data pad lower electrode A first mask step of forming a group;

상기 제1 마스크 패턴군을 덮는 게이트 절연막과, 상기 게이트 절연막 위에 형성된 반도체층과, 상기 반도체층 위에 형성되며 상기 게이트 라인과 절연되게 교차하여 화소 영역을 정의하는 데이터 라인과, 상기 데이터 라인과 접속된 박막 트랜지스터의 소스 전극과, 상기 소스 전극과 마주하는 드레인 전극과, 상기 데이터 라인에서 연장되어 상기 데이터 링크 하부 전극의 끝단 일부분과 중첩되는 데이터 링크 상부 전극을 포함하는 제2 마스크 패턴군을 형성하는 제2 마스크 공정과;A gate insulating film covering the first mask pattern group, a semiconductor layer formed on the gate insulating film, a data line formed on the semiconductor layer and crossing the insulating line to be insulated from the gate line, and defining a pixel region; A second mask pattern group including a source electrode of a thin film transistor, a drain electrode facing the source electrode, and a data link upper electrode extending from the data line and overlapping an end portion of the lower data link electrode; 2 mask process;

상기 제2 마스크 패턴군을 덮도록 형성된 보호막과, 리프트 오프 공정을 이용하여 상기 드레인 전극과 접속하는 화소 전극과, 상기 화소 전극과 동시에 형성되며 상기 데이터 링크 상부 전극의 일부분을 노출시키도록 상기 보호막 및 게이트 절연막을 관통하는 제1 컨택홀을 통해 데이터 링크 하부 전극과 데이터 링크 상부 전극을 접속시키는 링크 전극을 포함하는 제3 마스크 패턴군을 형성하는 제3 마스크 공정을 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.A protective film formed to cover the second mask pattern group, a pixel electrode connected to the drain electrode using a lift-off process, a protective film formed simultaneously with the pixel electrode and exposing a portion of the data link upper electrode; And a third mask process of forming a third mask pattern group including a link electrode connecting the data link lower electrode and the data link upper electrode through a first contact hole penetrating through the gate insulating layer. Method of manufacturing a substrate.

제 5 항에 있어서,The method of claim 5,

상기 제2 마스크 공정은 상기 게이트 절연막을 사이에 두고 상기 게이트 라인과 중첩되어 스토리지 캐패시터를 형성하는 스토리지 전극을 형성하는 단계를, The second mask process may include forming a storage electrode overlapping the gate line with the gate insulating layer therebetween to form a storage capacitor.

상기 제3 마스크 공정은 상기 보호막 및 게이트 절연막을 관통하여 상기 게이트 패드 하부 전극과 데이터 패드 하부 전극을 노출시키는 제2 및 제3 컨택홀과, 상기 화소 전극과 동시에 형성되며 상기 제2 및 제3 컨택홀을 통해 상기 게이트 패드 하부 전극 및 데이터 패드 하부 전극과 접속되는 게이트 패드 상부 전극 및 게이트 패드 하부 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.The third mask process includes second and third contact holes through the passivation layer and the gate insulating layer to expose the lower electrode of the gate pad and the lower electrode of the data pad, and are formed simultaneously with the pixel electrode. And forming a gate pad upper electrode and a gate pad lower electrode connected to the gate pad lower electrode and the data pad lower electrode through holes.