KR20050065274A - 전계 효과 트랜지스터 및 그 제조 방법 - Google Patents

전계 효과 트랜지스터 및 그 제조 방법 Download PDF

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후꾸다히로시
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Abstract

본 발명은 현재의 기술로써 용이하게 실현할 수 있는 방법에 의해서, 수V 정도의 게이트 전압을 인가함으로써 실온에서 동작하는 모트 트랜지스터, 및 그 제조 방법을 제공한다. 자기 조직화 나노 입자열(15)을 채널부에 이용함으로써, 실온에서 동작하는 모트 트랜지스터를 제공한다. 본 발명에서 이용하는 나노 입자는, 금속과 유기 분자로 구성되어 있고, 그 크기는 수㎚ 정도로 아주 작기 때문에, 그 차징 에너지는 열 에너지 kBT=26meV보다도 충분히 크고, 실온에서 동작이 가능하다. 또한, 수㎚ 정도의 크기의 나노 입자가 자기 조직적으로 배열되어, 면밀도 1012㎝-2 정도의 전자수의 변화로 모트 전이를 일으킬 수 있기 때문에 수V 정도의 게이트 전압으로 동작한다.

Description

전계 효과 트랜지스터 및 그 제조 방법{FIELD EFFECT TRANSISTOR AND MANUFACTURING METHOD THEREOF}
본 발명은 전계 효과 트랜지스터 및 그 제조 방법에 관한 것으로, 특히 채널부에 이용하는 재료로서, 자기 조직화한 나노 입자열을 이용하고, 그 동작 원리로서 금속 절연체 전이(모트 전이)를 이용함으로써, 낮은 오프 전류와 높은 온 전류를 동시에 달성하는 신형 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다.
실리콘을 이용한 집적 회로 기술은 놀라운 속도로 발전을 계속하고 있다. 미세화 기술의 진보에 수반하여 소자의 치수가 축소되고, 보다 많은 소자를 1개의 칩 내에 집적하는 것이 가능해지고, 그 결과 보다 많은 기능이 실현되어 왔다. 동시에, 소자의 미세화에 수반한, 전류 구동 능력의 향상과 부하 용량의 감소에 의해, 고속화가 달성되어 왔다. 현재의 실리콘 소자의 주류는 CMOSFET(Complementary Metal Oxide Semiconductor Field Effect Transistor)으로, 그 채널 길이가 0.1㎛에 이르는 제품이 이미 출하되는 데에 이르렀다.
그러나, CMOSFET의 또 다른 미세화는 한계에 도달하고 있다. 실제로, 2002년 International Technology Roadmap for Semiconductor(ITRS), Sematech(2002)(비특허 문헌 1)를 참조하면, 2005년부터 2010년경에 요구되는 테크놀러지의 대부분은 해결하는 것이 곤란하며, 수율이나 비용 등에 따른 경제적인 문제 외에 추가로, CMOS 그 자체의 물리적인 한계에 근접하고 있는 것이 기재되어 있다. 그 결과, 2010년경에 실용화가 기대되는 45㎚ 테크놀러지 노드 이후의 세대를 실현하는 것은 곤란하다고 생각되고 있다.
그 원인 중 하나가 단채널 효과라는 것이다. 단채널 효과란, MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 채널 길이가 짧아짐으로써 현저해지는 물리 현상이다. 즉, 채널 길이가 짧아짐에 따라 소스 확산층과 드레인 확산층이 근접한다. 소스/드레인 확산층의 경계부에는 pn 접합이 존재하기 때문에, 각각의 경계부에는 공핍층이 발생한다. 채널 길이가 짧아지면, 이 공핍층도 근접하여, 최악의 경우, 공핍층이 연결되어 펀치스루라고 불리는 현상이 발생하여, MOSFET이 오프 상태에서도 소스와 드레인 사이에 누설 전류가 흐르게 된다. 소스의 공핍층이 드레인의 공핍층과 완전히 연결되지 않는다고 해도, 채널 길이가 짧은 경우에는 이러한 누설 전류를 무시할 수는 없다. 이 누설 전류는, 불순물의 프로파일을 제어하거나 SOI(silicon on insulator) 기판을 이용함으로써, 다소 억제할 수 있지만, 그와 같은 대책에도 한계가 있다. 단채널 효과로서는 누설 전류의 증대 외에 추가로, 전류의 On/Off비의 감소나 임계값의 상승 등, 게이트 전극에 의한 MISFET의 제어성이 저하함에 따른 여러가지 폐해가 나타난다.
이러한 CMOS의 한계를 극복하기 위해서, 나노 테크놀러지를 구사한 여러가지 시도가 있다. 예를 들면, 단전자 트랜지스터, 공명 터널 트랜지스터, 단분자 트랜지스터 등을 예로 들 수 있다. 이 중 단전자 트랜지스터나 단분자 트랜지스터는, 전자 하나 혹은 몇개를 게이트 전압으로 제어한다는 극한적인 저전력 디바이스이기 때문에, Off 상태의 누설 전류를 작게 할 수 있는 한편, On 상태의 구동 전류도 작아지게 되어, 충분한 On/Off비를 확보할 수 없다는 문제가 있다. 또한, 공명 터널 트랜지스터는 절연막을 흐르는 터널 전류를 이용하기 때문에, 충분한 On/Off비를 확보할 수 없다는 문제가 발생하는 것뿐만 아니라, 절연막의 막 두께가 0.수㎚ 정도로 매우 약간 다른 것만으로도, 전류값이 지수 함수적으로 변화하기 때문에, 디바이스 사이에서의 소자 특성의 변동이 커진다는 문제도 발생한다. 따라서, 이들 양자 효과를 이용한 신규 디바이스로, CMOSFET을 치환하기 위해서는, 또 다른 디바이스 특성의 향상이 기대되고 있다.
또한, 최근 주목받고 있는 디바이스로서, 유기 트랜지스터도 연구되고 있다. 유기 트랜지스터는 채널 재료로서, 폴리티오펜이나 펜타센 등을 비롯한 유기 반도체를 이용하고 있는 것을 특징으로 한 전계 효과형 트랜지스터이다. 최근, 유기 반도체의 합성 기술이 비약적으로 진보했기 때문에, 유기 트랜지스터의 성능도 향상하였다. 유기 트랜지스터는 플렉시블한 플라스틱 기판 위에 작성하는 것도 가능하기 때문에, 기판을 구부리는 것도 가능하다. 따라서, 발광 소자인 유기 EL(Electro Luminescence)과 조합할 수 있으면, 종이와 같이 얇게 구부릴 수 있는 플라스틱 기판을 이용한 디스플레이, 즉 전자 페이퍼를 실현할 수 있는 가능성이 기대되고 있다. 그런데, 유기 EL을 구동하기 위해서는 비정질 실리콘과 동일한 정도의 이동도 1.0㎠/Vs 정도가 요구되지만, 현재의 유기 반도체에서는, 이것보다 1 내지 2 자릿수 이상 작다. 따라서, 현재의 유기 반도체에서는 유기 EL을 구동시키는 것은 곤란하다. 이와 같이 유기 반도체의 이동도는 작기 때문에, 포스트 CMOSFET으로서는, 아쉽게도 유기 트랜지스터의 성능은 아직 충분하다고는 할 수 없다.
포스트 CMOSFET을 목표로 하는 다른 디바이스로서, 모트 트랜지스터라고 불리는 디바이스가 생각되고 있다. 이것은 전계 효과형 트랜지스터로, 채널 재료로서, 모트 전이라고 불리는 금속 절연체 전이를 일으키는 재료를 이용함으로써, 절연체 상태에서의 낮은 Off 누설 전류와 금속 상태에서의 높은 On 구동 전류를 실현시키고자 하는 것이다. 예를 들면, 일본 특개평 11-163365(특허 문헌 1)에는, 채널 재료로서, 유기 분자인 BEDT-TTF나 고온 초전도가 되는 La2-xSrxCuO4 등을 이용하여 모트 트랜지스터를 작성하는 방법이 개시되어 있다.
여기서, 모트 전이에 대하여 간단히 설명한다. NiO 등의 천이 금속 산화물이 통상의 대역 이론으로는 금속이 됨에도 불구하고, 절연체로 되어 있다. 천이 금속 산화물에서는, 최외각의 전자가 d 궤도에 속해 있기 때문에, 전자가 강하게 각 원자에 국지적으로 존재하고 있는 결과, 전자 사이에 기능하는 상호 작용이 강해지고 있다. 도 2에서는 사이트(1) 사이를 전자(2)가 호핑하는 형태가 도시되어 있다. 여기서, 사이트(1)는, 모트 전이 재료가 천이 금속 산화물인 경우에는 하나의 원자각을 나타내고 있고, 유기 분자의 경우에는 하나의 유기 분자를 나타낸다. 간단히 하기 위해서 궤도의 축퇴를 무시하면, 전자에는 스핀 축퇴의 자유도가 있기 때문에, 각 사이트(1)에는 최대 2개의 전자가 들어간다. 전자 사이에 기능하는 쿨롱 상호 작용은, 동일한 사이트에 전자가 2개 들어 간 경우에 가장 강하게 기능한다. 쿨롱 척력이 기능하면 그 만큼 에너지가 상승하기 때문에, 전자는 되도록이면 서로를 피하고, 동일한 사이트에 들어가지 않도록 돌아다닌다. 도 2와 같이, 전자수가 사이트수에 비하여 적은 경우에는, 전자는 서로 잘 피할 수 있기 때문에, 전자 사이에 강한 상호 작용이 기능해도, 전자간 상호 작용의 영향은 적고, 전자는 원자 사이를 비교적 자유롭게 호핑할 수 있다. 이 경우에는, 시스템은 금속으로서 동작한다. 그런데, 도 3과 같이 전자수가 사이트수와 정확히 동일한 정도인 경우에는, 전자간 상호 작용의 영향이 매우 강해져, 전자는 자유롭게 움직일 수 없게 된다. 이 경우에는 캐리어인 전자가 존재함에도 불구하고, 시스템은 절연체로서 동작한다. 이와 같이, 전자 사이에 기능하는 강한 상호 작용 때문에, 전자가 이미 주위의 다른 전자의 영향을 강하게 받는 시스템은, 강상관(强相關) 전자계라고 불리고 있다. 전자수를 게이트 전압에 의해 변화시킴으로써, 도 3의 절연체 상태에서 도 2의 금속 상태로 변화시키려고 하는 것이, 앞에서 설명한 모트 트랜지스터의 기본 컨셉이다.
모트 전이라는 개념은, 매우 일반적이어서, 자연계에 존재하는 일부 천이 금속 산화물이나 유기물에 한하지 않고, Si나 GaAs 등의 반도체를 미세 가공한 인공적인 격자에도 나타나지는 않는지 등의 제안이 2001년 Appl. Phys. Lett., vol. 78, p.3702-3704(2001)(비특허 문헌 2)에 기재되었다. 인공적으로 형성된 하나의 양자 도트가 큰 인공적인 원자와 같이 움직이는 것이나, 2개의 양자 도트를 가까이 하면 인공적인 분자와 같이 움직이는 것은 잘 알려져 있다. 이러한 양자 도트를 미세 가공 기술을 이용하여 다수 주기적으로 형성함으로써, 인공적인 분자를 만들어낸다는 제안이 본 문헌에서 이루어져 있다. 이것은 주기율표에 나타나 있는 원자의 조합에서 결정을 만들어낸 것과 같이, 인공적인 결정을 만들어낸 것에 상당한다. In0.72Ga0.28As에 서브 미크론의 미세 가공을 실시하여, 바구니 눈 같은 형태의 인공 격자를 형성함으로써, 강상관 전자계를 출현시킬 수 있어, 강자성으로 상전이시킬 수 있는 것이 기재되어 있다.
또한, 금속의 나노 입자를 이용하여도 금속 절연체 전이가 일으킬 수 있는 것이, 1997년 Nature, vol. 277, p.1978(1997)(비특허 문헌 3)에 보고되어 있다. 그것에 따르면, 은 나노 입자로부터 만들어진 단층막에서, 나노 입자와 인접한 나노 입자 간의 거리가 짧을 때에는, 금속적으로 움직이면, 해당 거리가 멀 때에는 절연체로서 움직이는 것이 나타나 있다. 그 변화를 물 위에 띄운 금속 나노 입자에 압력을 가하여 입자 간의 거리를 변화시킴으로써 확인하였다. 그러나, 나노 입자를 실리콘이나 플라스틱 등의 기판 위에 형성하면, 나노 입자의 거리를 변화시키는 것은 곤란하기 때문에, 디바이스로서 실제로 응용하는 방법까지는 기재되어 있지 않다.
특허 문헌 1 : 일본 특개평 11-163365
비특허 문헌 1 : 2002년 International Technology Roadmap for Semiconductor(ITRS), Sematech(2002)
비특허 문헌 2 : 2001년 Appl. Phys. Lett., vol.78, p.3702-3704
비특허 문헌 3 : 1997년 Science, vol. 277, p.1978
비특허 문헌 4 : 2003년 Nature, vol. 424, p.1015(2003)
먼저 상술한 바와 같이, 모트 트랜지스터는 포스트 CMOSFET으로서 기대되고 있지만, 그 실현에는 여러가지 문제가 있다.
예를 들면, 2003년 Nature, vol. 424, p.1015(2003)(비특허 문헌 4)에는, 천이 금속 산화물 등의 강상관 전자계에서, 전계 효과에 의해 상전이를 일으키기 위한 여러가지 시도가 기재되어 있다. 여기서는, 전계 효과를 이용하면, 초전도나 거대 자기 저항의 변화 등, 전자 상태를 대폭 변화시킬 수 있는 가능성이 있는 것이 지적되어 있다. 그러나, 현실의 벌크의 물성을 전계 효과에 의해 변화시키는 것은 매우 어렵고, 지금까지는 모트 트랜지스터를 이용하여 명료한 상전이 현상을 관측하였다고 하는 보고는 존재하지 않는 것이 기재되어 있다.
본 발명자는 천이 금속 산화물이나 유기 분자 결정 등의 모트 전이 재료를 이용한 종래의 모트 트랜지스터가 동작하지 않는 이유가 무엇인지를 검토하였다. 그 결과, 모트 전이를 일으키기 위해서 요구되는 전자 밀도의 변화가 지나치게 큰 것이 최대의 문제인 것을 발견하였다. 원자 사이의 거리는 0.수㎚의 정도이므로, 단위 면적당 원자 밀도는 1015㎝-2의 정도이다. 모트 전이를 일으켜, 도 3에서 도 2의 상태로 변화시키기 위해서는, 사이트(1)당 전자 밀도를 최저라고 해도 10% 정도 변화시킬 필요가 있다. 즉, 사이트(1)가 하나의 원자 혹은 하나의 분자를 나타내는 종래의 모트 트랜지스터를 동작시키는 경우, 1014㎝-2 정도라는 매우 큰 전자 밀도의 변화가 필요해진다. 이것은 현재의 기술로 가장 우수한 게이트 절연막을 이용한다고 해도, 게이트 전압으로 제어할 수 있는 전자수 1013㎝-2 정도보다 한자릿수 이상 크다. 따라서, 시스템을 모트 전이시키기 위해서는 100V 정도의 매우 큰 게이트 전압을 인가할 필요가 있어, 모트 전이시키기 전에 게이트 절연막이 절연 파괴를 일으킨다고 하는 문제가 발생한다.
한편, 미세 가공 기술을 이용하여 제작한 인공적인 격자로 모트 전이를 일으키는 제안이 이루어져 있지만, 미세 가공 기술을 이용한 가공에는 최소 가공 치수가 100㎚ 정도로 커지기 때문에, 양자 도트의 사이즈가 커지고, 차징 등에 따르는 에너지 스케일이 작아진다고 하는 문제가 있다. 그 결과, 강자성 전이나 금속 절연체 전이가 발생하는 상전이 온도가 수k(-270℃) 정도로 매우 낮게 되기 때문에, 실제 디바이스 응용은 곤란하다. 즉, 사이트(1)를 미세 가공 기술로 형성하는 모트 트랜지스터의 경우, 매우 저온에서만 동작시킬 수 있다. Si의 최선단의 미세 가공 기술을 이용하면, 그 최소 가공 치수를 20㎚ 정도의 사이트를 형성할 수는 있지만, 그래도 실온에서 동작시키는 것은 어렵다. 실온에서 동작시키기 위해서는, 열적인 변동에 수반하는 열 에너지 kBT(kB는 볼트먼 계수, T는 온도)보다도 챠징 에너지를 크게 할 필요가 있다. 실온에서는 kBT=26meV 정도이기 때문에, 이것보다도 챠징 에너지를 크게 하기 위해서는, 양자 도트의 입경을 10㎚ 정도 이하, 보다 바람직하게는 5㎚ 정도 이하로 할 필요가 있다. 미세 가공 기술을 이용하여 이와 같이 작은 구조를 제작하는 것은 매우 곤란하다.
따라서, 포스트 CMOSFET의 유력 후보 중 하나인 모트 트랜지스터의 실온 동작을 실현하기 위해 유효한 방법은 알려져 있지 않다.
이러한 문제를 감안하여, 본 발명의 목적은 현재의 기술로써 용이하게 실현할 수 있는 방법에 의해, 수V 정도의 게이트 전압을 인가함으로써 실온에서 동작하는 모트 트랜지스터, 및 그 제조 방법을 제공하는 데에 있다. 본 발명의 다른 목적은, 플렉시블 기판 위에 제작할 수 있는 모트 트랜지스터, 및 그 제조 방법을 염가로 제공하는 데에 있다.
상기 목적을 달성하기 위해서는, 본 발명은 나노 입자열(nano-particle array)을 채널에 이용함으로써, 실온에서 동작하는 모트 트랜지스터, 및 그 제조 방법을 제공한다. 나노 입자열을 형성하는 제법으로서는, 자기 조직화(self-organized)라는 현상을 이용한다. 자기 조직화는 정연하게 한 질서 구조가 자발적으로 형성되는 현상을 나타내고, 나노 입자열이란 수나노미터 정도의 크기의 입자가 정연하게 나열된 것을 나타낸다. 본 발명에서 이용하는 나노 입자는 중심부의 금속과 중심부를 피복하는 유기 분자로 구성되어 있고, 금속의 중심부가 유기 분자에 의해서 피복되어 있다. 이 유기 분자는 인접하는 나노 입자 내의 금속이 응집하여, 금속 부분이 커지는 것을 방지하고 있다. 중심부의 금속으로서는, 금, 은, 동, 플라티나 등의 귀금속이나, 알루미늄, 주석, 실리콘, 카드뮴, 셀레늄 등도 유용하다. 또한, 중심부를 피복하는 유기 분자로서는, 화학식 1이나 화학식 2에 나타낸 티올기를 갖는 유기 화합물이 유효하다.
(X1, X2, X3, Y1, Y2: 수소, 수산기, 티올기, 아미노기 등으로, 각각 동일한 것이어도 다른 것이어도 된다)
(Z: 벤젠 등의 방향환 혹은 다환 화합물로, 치환기를 갖고 있어도 된다)
이 나노 입자를 기판 위에 성막하면, 나노 입자는 최밀 충전 구조를 취하고, 자기 조직화하고 있다. 또, 나노 입자의 중심부의 입경은 10㎚ 이하로 매우 작기 때문에, 챠징 에너지가 커서 실온에서도 충분하고, 나노 입자로의 단일 전자의 대전 효과를 관측하는 것이 가능하다. 또한, 채널 재료로서 자기 조직화 나노 입자열을 이용함으로써, 종래의 유기 트랜지스터보다 큰 실효 이동도를 나타내고, 플렉시블 기판 위에 제작할 수 있는 트랜지스터, 및 그 제조 방법을 염가로 제공하는 데에 있다.
먼저 설명한 바와 같이, 모트 트랜지스터를 실용화하기 위해서는, 수V 정도의 게이트 전압을 인가하는 것으로 모트 전이를 일으키는 것이 요구된다. 그로 인해, 1012∼1013㎝-2 정도의 전자 밀도의 변화에 의해서 모트 전이를 일으키면 된다. 그를 위해서는, 수㎚ 정도의 크기의 나노 입자를 자기 조직적으로 배열하면 된다는 생각에 이르렀다. 수㎚ 정도의 크기의 나노 입자를 자기 조직적으로 배열하면, 면밀도는 1013㎝-2 정도가 되기 때문에, 그 10%가 되는 1012㎝-2 정도의 전자수의 변화로 모트 전이를 일으킬 수 있다. 또한, 나노 입자의 대전 에너지는 수십∼수백meV 정도가 되기 때문에, 열적인 변동에 수반하는 에너지 kBT=26meV보다도 충분히 크고, 실온에서 동작이 가능해진다. 즉, 사이트(1)로서 화학적으로 합성한 나노 입자를 이용함으로써, 저전압 동작과 실온 동작이라는 종래의 모트 트랜지스터로서는 실현할 수 없던 2개의 과제를 처음으로 실현할 수 있게 된다. 덧붙여, 나노 입자 간의 거리를 변화시키지 않아도, 게이트 전압에 의해 캐리어수를 제어하는 것만으로 금속 절연체 전이를 일으킬 수 있기 때문에, 어떠한 기판 위에서도 동작시킬 수 있다.
또한, 본 발명에 기초한 모트 트랜지스터는, 디바이스 동작 원리 상의 이점뿐만 아니라, 제작 방법에서도 이점이 있다. 즉, 이와 같이 미세한 나노 구조는 리소그래피를 이용한 미세 가공 기술로서는 형성할 수 없다. 그러나, 최근 진보하고 있는 화학적인 나노 입자의 형성 방법을 이용하면, 대량으로 만드는 것이 가능하며, 또한 정연하게 자기 조직적으로 배열하는 것이 가능하다.
본 발명에 기초한 모트 트랜지스터는, 이 자기 조직화한 나노 입자열을 채널에 이용하여, 그 캐리어 밀도를 게이트 전압에 의해 변조시킴으로써, 금속 상태와 절연체 상태를 상전이한다. 그 결과, 높은 On 구동 전류와 낮은 Off 누설 전류를 실현시킬 수 있게 된다.
<실시예>
이하, 본 발명을 실시예에 의해 더욱 상세히 설명한다. 이해를 쉽게 하기 위해서, 도면을 이용하여 설명하여, 주요부는 다른 부분보다도 확대하여 나타내고 있다. 각 부의 재질, 도전형, 및 제조 조건 등은 본 실시예의 기재에 한정되는 것은 아니고, 각각 많은 변형이 가능한 것은 물론이다.
(실시예 1)
우선, 본 발명에 기초한 모트 트랜지스터의 채널부에 이용하는 나노 입자의 합성 방법을 개시한다. 최초로, 테트라클로로 금(III) 산 사수화물 0.31g을 30㎖의 물에 용해시킨다. 상기 수용액에 톨루엔 80㎖를 더하고, 브롬화테트라-n-옥틸암모늄 2.2g를 더하여 실온에서 1시간 교반하였다. 용액에 1-도데칸티올 170㎎을 천천히 적하하고, 또한 1시간 교반하였다. 수소화 붕소나트륨 0.38g을 물 25㎖에 용해시켜, 상기 용액에 30분마다 적하하여 4시간 교반하였다. 용액을 분액하여, 유기층을 10㎖로 농축하고, 400㎖의 에탄올을 더하여, -18℃에서 50시간 정치(靜置)하고, 상청액을 버리고 감압 건조시킴으로써, 흑갈색의 도데칸티올에 의해 표면이 보호된 금나노 입자 0.21g을 얻었다. 이 나노 미립자의 중심부의 평균 입경은 3.6㎚였다.
이와 같이 하여 형성된 금나노 입자(5)를 모식적으로 도 4에 도시한다. 금나노 입자(5)는, 금원자(3)가 수십 내지 수백개 정도 중심부에 모여 있고, 그 외주부에 유기 화합물(4)이 화학적으로 결합하고 있는 구조를 하고 있다. 금 입자의 크기는, 챠징 에너지를 열 에너지보다도 충분히 크게 하기 위해서, 10㎚ 이하, 보다 바람직하게는 5㎚ 이하로 할 필요가 있다. 본 실시예에 기초한 합성 방법을 이용하면 이 조건을 충분히 만족할 정도의 작은 입경의 나노 입자를 합성할 수 있는 것이 확인되었다. 본 실시예에서는, 도데칸티올이 갖는 티올기에 의해 티올기의 유황 원자와 금원자가 결합하고 있어, 금원자의 표면을 도데칸티올이 한분자층 피복하고 있다.
상기 합성예에서는, 나노 입자의 중심 물질로서 금을 이용하고 있지만, 그 외의 은 플라티나 등의 귀금속이나 강철 알루미늄 주석 등의 금속, 실리콘이나 게르마늄이나 카드뮴 셀레늄 등의 반도체를 구성 원자로 해도 지장은 없다. 중심 물질로서 금을 이용한 것은, 다른 재료보다도 티올기와의 결합이 상대적으로 강하여, 금원자 표면을 티올기를 갖는 도데칸티올이 피복하고 쉽다. 그 때문에, 금나노 입자를 재현성좋게 작성할 수 있어, 만들기 쉽기 때문이다.
예를 들면, 상기 테트라클로로금(III) 산 사수화물 0.31g을 과염소산은(I) 0.19g으로 바꾸는 것 이외는 상기 합성예와 마찬가지의 수순으로 합성하여 나노 입자를 형성함으로써, 도데칸티올에 의해 표면이 보호된 흑갈색의 은 나노 입자 0.15g을 얻을 수 있었다. 이 은 나노 입자의 중심부의 평균 입경은 4.0㎚였다. 후술하는 디바이스 특성은, 은 나노 입자를 이용해도 금나노 입자와 현저한 차이는 관측되지 않았다. 중심 재료에 은을 이용한 경우에는 금보다도 염가이기 때문에, 재료 비용이 억제되어 대량 생산에 적합하다.
혹은, 상기 1-도데칸티올 170㎎ 대신에 2, 5-디메틸티오페놀 232㎎을 사용하는 것 이외에는 상기 합성예와 마찬가지의 수순으로 합성하여 나노 입자를 형성함으로써, 2, 5-디메틸티오페놀에 표면이 보호된 흑갈색의 금나노 미립자 2.3g을 얻었다. 이 금나노 미립자의 중심부의 평균 입경은, 3.3㎚였다. 디메틸티오페놀을 도데칸티올 대신에 사용한 경우에는 금나노 입자의 중심부의 표면 사이의 거리를 짧게 하는 것이 가능해져, 금나노 입자 간을 전하가 이동하기 쉬워진다.
혹은, 2 종류 이상의 금속 원자를 이용하여 금속 나노 입자를 형성해도 된다. 이 경우, 우선 최초로 테트라클로로 금(III) 산 사수화물 0.15g과 헥사클로로 백금(IV) 수합물 0.15g을 30㎖의 물에 용해시킨다. 상기 수용액에 톨루엔 80㎖를 더하여, 브롬화테트라-n-옥틸암모늄 2.2g를 더하여 실온에서 1시간 교반하였다. 용액에 1-도데칸티올 170㎎을 천천히 적하하고, 또한 1시간 교반하였다. 수소화 붕소 나트륨 0.38g을 물 25㎖에 용해시켜, 상기 용액에 30분마다 적하하여 4시간 교반하였다. 용액을 분액하고, 유기층을 10㎖로 농축하고, 400㎖의 에탄올을 더하여, -18℃에서 50시간 정치하여, 상청액을 버리고 감압 건조시킴으로써, 흑갈색의 도데칸티올에 의해 표면이 보호된 중심핵이 금 코팅된 백금 나노 미립자 0.21g를 얻었다. 이 나노 입자의 중심부의 평균 입경은 1.8㎚였다. 본 실시예에서는, 도데칸티올이 갖는 티올기에 의해서, 티올기의 유황 원자와 금 원자가 결합하고 있고, 금원자의 표면을 도데칸티올이 1분자층 피복하고 있다. 2 종류 이상의 금속 원자를 혼합한 경우에는, 금이나 은 등의 단체의 재료보다도 작은 입경의 나노 입자를 형성할 수 있기 때문에, 나노 입자의 챠징 에너지를 보다 크게 할 수 있다. 그 때문에, 모트 트랜지스터의 채널부에 2 종류 이상의 금속 원자를 혼합한 재료를 이용하면, 실온이나 그 이상의 온도 환경에서의 모트 트랜지스터의 동작이 가능해진다.
다음으로, 모트 트랜지스터를 제작하기 위한 기판을 준비한다. 본 실시예에서는, 소자 작성의 간단화를 위해, 실리콘 기판을 이용하고 있지만 기판으로서 플라스틱 등을 이용하면, 도 26에 도시한 바와 같이 구부릴 수 있는 플렉시블한 기판(26)에 모트 트랜지스터를 포함하는 집적 회로(27)를 제작할 수 있다. 먼저 설명한 바와 같이, 종이와 같이 구부려지는 집적 회로 기판은, 유비쿼터스 사회의 실현을 지지하기 위한 기반 기술이 된다. 본 실시예와 같이, 기판으로서 실리콘 기판을 이용하는 것의 이점은, 후술하는 바와 같이 종래의 CMOS 소자와 모트 트랜지스터를 동일 칩 위에 집적화할 수 있다는 점이다. 이 때문에, 모트 트랜지스터는 종래의 실리콘 테크놀러지로 제작된 프로세스 디자인 레이아웃 회로 등의 기술을 계승할 수 있다. 또, SOI 기판을 이용하면, SOI 소자와 모트 트랜지스터를 동일 칩 상에 집적화하는 것도 가능하다.
다음으로, 도 5에 도시한 바와 같이, 본 실시예에서 이용한 실리콘 기판(6)의 표면을 산화시킴으로써, 소자 분리를 위한 200㎚의 막 두께를 갖는 이산화 실리콘 절연막(7)을 형성하였다. 계속해서, n+ 도전형으로 도핑된 폴리실리콘을 막 두께 200㎚ 정도, 전면에 퇴적한 후, 포토 리소그래피와 드라이 에칭 기술을 이용하여, 원하는 형태로 가공한 n형 게이트 전극(8)을 형성한 도 6의 상태로 하였다. 게이트 전극으로서는, 이 외에 도전형을 p형으로 하여 임계값 전압을 바꾼 것도 제작하였다. 이 경우, 모트 트랜지스터의 임계값 전압을 1V 정도 저하시킬 수 있다. 또한, 일함수가 상이한 금이나 알루미늄 등의 금속을 게이트 전극으로서 이용할 수도 있게 된다. 임계값 전압을 어디에 설계하고자 할지에 따라, 자유롭게 게이트 전극을 선택할 수 있다.
다음으로, 전면에 막 두께 20㎚의 이산화 실리콘 게이트 절연막(9)을 퇴적시켜 도 7의 상태로 하였다. 계속해서, 막 두께 1㎛의 레지스트를 전면에 도포한 후, 포토 리소그래피를 이용하여 레지스트를 원하는 형태로 가공하였다. 그 후, 전면(前面)에 막 두께 100㎚의 금을 전면(全面)에 증착시켰다. 그 후, 시료를 아세톤 내에 넣어 초음파로 교반시킴으로써, 레지스트를 박리함으로써 금을 리프트 오프 상태로 하고, 금 소스 전극(10)과 금 드레인 전극(11)을 형성한 도 8의 상태로 하였다. 본 실시예에서 작성한 모트 트랜지스터의 채널 길이 L은 20㎛이고, 폭 W는 20㎛ 이다.
다음으로, 상기 금나노 입자를, 유기 용매(톨루엔)에 녹여, 스핀 도포기를 이용하여, 전면(全面)에 막 두께 100㎚ 정도로 도포함으로써 도 9에 도시한 바와 같이 자기 조직화 나노 입자열(12)을 형성하여 모트 트랜지스터를 완성시켰다. 오프 상태의 누설 전류를 작게 하기 위해서는, 자기 조직화 나노 입자열(12)의 막 두께는 얇은 쪽이 바람직하고, 가장 이상적으로는 단층(모노층)인 것이 바람직하다. 실제로, 자기 조직화 나노 입자열(12)을 랑뮤르-블로젯(Langmuir Blodgett막: LB막)으로서 형성하면 모노층으로 하는 것이 가능하며, 이 때 모트 트랜지스터의 오프 누설 전류가 가장 작았다. 도 10에, 여기서 도시한 LB막의 형성 방법을 도시한다. 우선, 도 10의 (a)에 도시한 바와 같이, 수조(21)를 초순수(19)로 채우고, 그 위에 마이크로 실린지를 사용하여, 클로로포름에 용해시킨 금나노 입자(2)를 적하하고, 물의 표면을 덮도록 한다. 한쪽에서부터 수면을 눌러가면서 나노미립자(20)를 초순수(19) 표면에 세밀 충전하여 LB막을 형성한다(도 10의 (b)). 도 10의 (c)에 도시한 바와 같이, 나노 미립자(20)의 LB막을 전사하고자 하는 기판(22)을 수면과 평행하게 밀착시켜 금나노 미립자(20)의 LB막을 기판(22) 상에 얻었다. 여기서, 금나노 미립자를 클로로포름에 용해시켜 LB막을 형성했지만, 이 용액에 알콜을 가하는 것이나, 용제를 크실렌이나 톨루엔 등으로 바꾸는 것도 가능하다. 여기서, 디바이스 제작에 관하여 주의할 점을 설명한다. 금나노 입자는, 유기물을 포함하고 있기 때문에, 공기 중에서는 산소나 수분 등이 흡착하여 디바이스 특성이 열화하기 쉽기 때문에, 산소나 수분이 투과하기 어려운 패시베이션막을 형성하는 것이 바람직하다. 그 때, 패시베이션막을 형성하기 전에, 흡착하고 있는 산소나 수분을 날려버리기 위해서, 디바이스를 진공 속에서 100℃ 정도로 가열하거나, 혹은 4일간 가열없이 방치하면 소자 특성이 개선되었다.
도 11에 모트 트랜지스터를 상부에서 본 그림을 모식적으로 도시한다. 나노 입자(5)는 자기 조직적으로 정연하게 나열하고 있다. 단, 자기 조직화 나노 입자열(12)은 인공적인 결정과 같이 움직인다고는 해도, 엄밀한 의미에서 문자 그대로 장거리 질서가 유지되는 것은 아니다. 즉, 나노 입자의 크기나 나노 입자 간의 거리에는 변동이 있다. 변동에 수반하는 랜덤리스 발생은, 전자의 산란을 야기하여 온 전류로 연결되기 때문에, 변동이 적은 쪽이 바람직한 것은 물론이다. 그러나, 나노 입자의 크기가 충분히 작아서, 변동의 크기가 수 10% 정도로 억제되어 있으면, 실온에서도 충분히 나노 입자로의 대전 효과를 관측하는 것이 가능하고, 모트 트랜지스터의 동작에는 지장은 없다. 또한, 자기 조직화 나노 입자열은 결함이 없는 것이 바람직하다. 결함이란 주로, 일부 입자끼리가 접촉한다거나 일부 입자가 최밀 충전 구조가 존재해야 할 장소에 배치되거나 하는 것을 가리킨다. 다소 이러한 결함이 있다고 해도 모트 트랜지스터의 소스 전극과 드레인 전극 간의 전류 경로는 무수히 있기 때문에 동작에는 지장은 없다. 본 명세서 내에서의 최밀 충전 구조라는 표현은 실질적인 최밀 충전 구조를 의미하는 것으로, 다소의 결함이 있다고 해도, 최밀 충전 구조로 표현하고 있다.
계속해서, 모트 트랜지스터를 집적화시키기 위한 프로세스를 설명한다. 도 6의 공정에서 복수의 게이트 전극(8)을 형성하는 공정 이외, 도 5 내지 도 9까지의 공정은 동일하기 때문에 생략한다. 도 9의 상태에서, 전면에 SiO2를 200㎚ 퇴적시킨 후, 포토 리소그래피를 이용한 레지스트 패턴을 마스크로 하여, 불산에 의해서 SiO2의 일부를 제거하여 자기 조직화 나노 입자열을 노출시킨다. 그 후, 자기 조직화 나노 입자열(12)의 노출시킨 부분을 아세톤으로 제거한 상태로 가공함으로써, 도 12와 같은 복수의 모트 트랜지스터를 형성할 수 있었다. 도 13의 A-B 점선에서의 단면도가 도 12이고, 도 12에서는 도 13에 기재되어 있는 구리 배선(24)은 생략하였다. 금 소스 전극(10)과 금 드레인 전극(11)의 표면을 노출시킴으로써 금 소스 전극(10) 또는 금 드레인 전극(11)과 배선과의 컨택트 영역을 형성할 수 있다. 또한, 도 12에서의 집적화된 모트 트랜지스터는 전류가 기판 내를 통하지 않기 때문에, 종래의 CMOS에서 실리콘 기판 내에 형성되어 있던 소자 분리를 형성할 필요가 없다. 그 때문에, 고집적화가 가능하다. 모트 트랜지스터를 집적화한 회로를 상부에서 본 그림을 도 13에 도시한다. 배선(23)은 구리 배선(24)을 통하여 게이트 전극(8)과 금 소스 전극(10)과 금 드레인 전극(11)과 전기적으로 접속되어 있다.
또한, 다른 회로를 형성하는 방법으로서, 도 12의 상태에서, 더욱 전면(前面)에 SiO2를 200㎚ 퇴적시킨 후, 표면을 CMP(화학적 기계적 연마)에 의해 평탄화한 후, 도 12의 회로를 형성한 것과 동일한 프로세스를 행함으로써, 도 14와 같은 모트 트랜지스터에 의한 회로를 집적화시킨 회로를 형성할 수 있었다. 모트 트랜지스터를 실리콘 기판(6)의 두께 방향에 대하여 복수 배치할 수 있기 때문에 고집적화가 가능해진다.
또한, 실리콘 기판(6)을 이용하는 대신에, 실리콘 기판 상에 CMOS 회로(25)가 이미 형성되어 있는 기판을 이용하여, 그 배선층 상에, 도 12의 회로를 형성하는 프로세스와 동일한 프로세스에 의해, CMOS 회로와 모트 트랜지스터에 의한 회로가 동일 기판 위에 형성된 도 15와 같은 회로를 형성할 수 있었다. 모트 트랜지스터를 CMOS 회로(25) 상에 형성할 수 있기 때문에 CMOS 회로와 모트 트랜지스터로 구성된 회로를 동일한 기판에 혼재할 수 있어, 집적화가 가능해진다. CMOS 회로는 벌크의 실리콘 상에 형성된 회로뿐만 아니라, SOI 기판 위에 형성된 회로도 포함한다.
본 실시예에서는, 스핀 도포기를 이용한 방법이나 LB막의 형성 방법에 의해, 기판의 상측의 일면에 자기 조직화 나노 입자열(12)을 형성한 후, 불필요한 부분의 자기 조직화 나노 입자열을 제거하는 방법에 대하여 설명하였다. 그러나, 도 12에서의 자기 조직화 나노 입자열(12)을 예로 들면, 인쇄 분야에서 이용되는 잉크제트와 같은 방법에 의해 모트 트랜지스터의 채널부를 포함하는 영역에 적하함으로써 모트 트랜지스터의 채널부를 작성해도 된다. 본 방법에 따르면, 기판의 상측의 일면에 자기 조직화 나노 입자열이 형성되지 않기 때문에, 채널부를 구성하지 않는 자기 조직화 나노 입자열을 제거하는 공정 등을 생략할 수 있다. 따라서, 모트 트랜지스터의 집적 회로를 작성하는 프로세스가 용이해진다.
금회 합성한 금나노 입자의 평균 입경은 3.6㎚이고, 분산이 0.6㎚이고, 유기 분자를 제외한 최근접의 금나노 입자 간의 거리의 평균이 2.0㎚였다. 이와 같이 작은 나노 입자이면, 실온에서도 충분히 대전 효과가 확인된다. 또한, 금나노 입자 간은 터널링으로 전도하기 때문에, 금나노 입자 표면 사이의 거리는, 적어도 4.0㎚ 이하인 것이 요구되며, 바람직하게는 2.0㎚ 이하이다. 본 발명에서 제작한 금나노 입자에서, 금나노 입자를 구성하는 외주부는 일 분자층의 유기 분자이기 때문에 이 조건을 충족시키고 있었다.
도 16에 본 실시예에 기초한 모트 트랜지스터의 디바이스 특성을 도시한다. 여기서, 소스/드레인 사이에는, 20V의 전위차가 걸려 있다. 본 발명의 실시예에서의 전기 측정은 전부 실온에서 행하였다. (1)의 영역에서부터, 게이트 전압을 크게 함에 따라, 드레인 전류가 커져, (2)에서 극대를 나타낸 후에 감소로 바뀌고, (3)에서 극소가 발생하고, 또한 전압을 크게 하면 다시 증대로 바뀌고 (4)에서 다시 극대를 나타내고, 주기적으로 전류가 변화하는 것이 관측되었다. (1)의 영역에서, 게이트에 전압이 인가되어 있지 않을 때에는, 나노 입자에 대전하고 있는 전자가 없기 때문에, 대역 절연체에 대응하는 데 대하여, (2)의 영역에 걸쳐서 게이트 전압을 인가해가면 전자수가 증가해감에 따라 전류가 증대하고 있는 것을 알 수 있다. 이와 같이, 저전압 부분에서 드레인 전류가 증대하는 것은, 전자수가 증가하여 전도에 기여하는 캐리어수가 증가하기 때문이다. 이 드레인 전류가 감소로 바뀌는 것이 강상관의 효과이다. 즉, 도 2의 금속 상태에서 도 3의 절연체 상태에 근접함에 따라 전류가 감소해간다. 이것은 전압을 인가하여 캐리어수가 증대된 결과, 캐리어끼리의 쿨롱 반발력이 작용하게 되기 때문이다. 그리고, 나노 입자당 정확히 1개의 전자가 채워져 있을 때가, 모트 절연체에 대응하고 있어 (3)과 같이 전류값이 극소로 된다. 극소가 되는 전압 Vmin은, 게이트 절연막의 유전율이나 막 두께, 및 나노 입자의 밀도 등으로 결정되게 되고, 본 실시예에서는 10V 정도였다. 전압을 더 인가하면 이번에는, 모든 나노 입자에 존재하는 평균 전자수가 1개 이상이 되어, 캐리어수의 증대와 함께 전류값이 다시 증대로 바뀐다. 나노 입자당 홀수개의 캐리어가 존재하는 경우가 모트 절연체에 대응하고, 나노 입자당 짝수개의 캐리어가 존재하는 경우가 대역 절연체에 대응한다. 따라서, 나노 입자당 캐리어수가 정수개일 때에 전류가 극소로 되기 때문에, 게이트 전압의 증대에 수반하여 전류값이 주기적으로 변화한다.
이 형태를, 시뮬레이션을 사용하여 계산한 상태 밀도, 도 17과 도 18을 이용하여 설명한다. 도 2의 금속 상태에서는 전자수가 충분히 있기 때문에, 도 17에 도시한 바와 같이 페르미 에너지 부근의 상태 밀도가 유한하여, 금속적인 전기 전도를 도시한다. 이 상태가 도 16에서의 (2)의 금속 상태에 대응한다. 그런데, 게이트 전압에 의해서, 도 3의 상태에 가까이 하면, 전자 사이의 강한 척력 상호 작용의 결과, 전자가 움직이기 어렵게 되어, 도 18에 도시한 바와 같이 페르미 에너지 부근의 상태 밀도가 없어져, 절연체적인 전기 전도를 나타낸다. 이 상태가 도 16에서의 (3)의 모트 절연체 상태에 대응한다. 이 금속으로부터 절연체로의 상전이에 수반하는 드레인 전류의 변화는 도 16에 도시한 드레인 전류의 극대에서 극소로 변화에 대응한다. 이 변화는 단순히 캐리어수의 변화뿐만 아니라 상태 밀도의 변화도 수반하고 있기 때문에 종래의 CMOS와 비교하여, 보다 급격하게 되어 있다.
이와 같이, 자기 조직화 나노 입자열을 채널부에 이용한 전계 효과 트랜지스터는 부성 저항을 나타내게 되기 때문에, SRAM 등의 회로를 조합하는 것에 적합하다. 또한, 게이트 전압의 증대에 대하여 드레인 전류가 증대하거나 감소하거나 하면 완전히 반대로 바뀔 수 있기 때문에, 동일한 자기 조직화 나노 입자열을 이용해도 게이트의 일함수의 조정으로, nMOS에도 pMOS 대응할 수 있다. 덧붙여, 본 실시예에 기초한 모트 트랜지스터는 소스 전극이나 드레인 전극과 채널의 경계부에 pn 접합을 이용하지 않기 때문에, 단채널 효과가 발생하지 않는다. 따라서, 종래의 CMOS와 비교하여 보다 작은 사이즈까지 디바이스를 스케일해도 전기 특성이 열화하지 않는다. 덧붙여, 금속 상태에서 절연체 상태로의 상전이를 동작 원리로 하고 있기 때문에, 104 이상의 매우 큰 On/Off비와, 금속 상태에서의 큰 구동 전류가 양립할 수 있다.
(실시예 2)
상기 실시예 1에서는, 게이트 전압을 인가하기 전에는, 나노 입자에 캐리어가 도핑되어 있지 않기 때문에, 게이트 전압의 증대에 있어서, 금속으로부터 절연체로 변화하는 거동을 관측하였다. 본 실시예 2에서는, 미리 자기 조직화 나노 입자열에 도핑을 실시함으로써 노멀 오프를 실현하고, 플렉시블 기판 위에 모트 트랜지스터를 집적하는 방법을 개시한다.
우선, 플렉시블한 플라스틱 기판(13)을 준비하고, 그 위에 리프트 오프 프로세스를 이용하여 금 게이트 전극(14)을 가공한 도 19의 상태로 한다. 플렉시블 기판은 플라스틱으로 할 수 있어, 단결정의 실리콘 기판과 달리 염가이기 때문에, 디바이스 제작에 수반하는 비용을 대폭 저감할 수 있다.
계속해서, 이산화 실리콘 게이트 절연막(9)을 20㎚만큼 퇴적시킨 도 20의 상태로 한다. 다음으로, 상기 실시예 1과 마찬가지의 제법에 의해 나노 입자를 제작한다. 나노 입자는 용매 내에 용해할 수 있지만, 이 중에 TTF(tetra-thiafulvalene) 분자를 나노 입자의 수와 동일한 정도가 되도록 용해시켰다. 이 용액을 이용하여, 나노 입자열을 형성하면 TTF 분자가 나노 입자와 인접하는 나노 입자의 간극에 들어간다. 그렇게 하면, TTF 분자로부터 금나노 입자에 전하 이동이 발생하여, TTF 분자는 플러스로 대전하고, 금나노 입자에는 전자가 도핑된다. 이것은 TTF 분자의 HOMO(highest occupied molecular orbital)는, 금의 페르미 에너지보다도 높은 곳에 위치하고 있기 때문이다. 이와 같이, 이온화함으로써 캐리어를 주입할 수 있는 재료를 도펀트, 또는 분배 재료라고 한다. 분배 재료를 나노 입자와 동일한 정도로 주입한 결과, 게이트 전극에 전압을 걸지 않는 상태에서도, 도 16에서의 (3)의 상태에 대응하는 상태, 즉 도 3의 모트 절연체 상태를 실현할 수 있기 때문에, 노멀 오프를 실현할 수 있다. 전자를 주입하기 위한 도펀트로서는, TTF 분자에 한하지 않고, 유기 분자의 HOMO가 나노 입자를 형성하고 있는 물질의 페르미 에너지보다도 큰 물질이면 이용할 수 있다. 또한, Ce(SO4)2 등의 이온화하기 쉬운 비유기 분자를 나노 입자가 들어가 있는 용매 내에 용해시킨 것을 이용할 수 있게 된다. 이 경우, 이온화하기 쉽기 때문에 도펀트로서 유효하게 기능하여, 전자를 도핑할 수 있다. 덧붙여, 알칼리 금속이나 알칼리토류 금속을 도핑할 수 있다. 이 경우에서도, 이온화하기 쉬운 도펀트로서 유효하게 기능하여, 전자를 도핑할 수 있다. 또한, 도핑량은 나노 입자 1개당 1개로 한하지 않고 홀수개이면 지장은 없다.
게이트 전압을 인가하지 않는 상태에서, 나노 입자열을 모트 절연체로 하는 다른 방법으로서는, 전자를 도핑하는 대신에 홀을 나노 입자당 홀수개 넣은 방법이 있다. 이 경우에는, 주입하는 분극 재료인 유기 분자의 HOMO가 나노 입자를 형성하고 있는 물질의 페르미 에너지보다도 작은 물질이면, 특별히 재료는 한정되지 않는다. 혹은 홀을 도핑하는 경우에는 진공 준위로부터 나노 입자를 형성하고 있는 물질의 페르미 에너지까지 측정한 에너지보다도 일함수가 큰 재료를 선택하면 된다. 예를 들면, 나노 입자에 금을 이용한 경우에, 분극 재료로 백금 이온을 이용하는 것으로 나노 입자에 홀이 도핑된다. 또한, I2, Br2, Cl2, AsF5 및 BF3 등의 다른 재료가 홀 도펀트에 적합하다. 홀을 도핑함으로써, 홀을 캐리어로 한 모트 트랜지스터를 작성할 수 있다.
즉, 노멀 오프로 하기 위해 중요한 것은, 게이트 전압을 걸기 이전에, 나노 입자 하나당 홀수개의 캐리어가 미리 도핑되어 있는 것으로, 도펀트의 종류나 캐리어의 극성에 한정되는 것은 아니다. 또한, TTF의 수는 엄밀하게 나노 입자의 수와 일치하지 않아도, 그 농도의 오차가 수% 이면 문제없다.
다음으로, 이산화 실리콘 게이트 절연막(9) 상에, TTF와 나노 입자가 용해되어 있는 용액을 이용하여, 도핑된 자기 조직화 나노 입자열(15)을 형성한 도 21의 상태로 하였다. 자기 조직화 나노 입자열(15) 중에는, 금나노 입자(5)뿐만 아니라, TTF 분자가 포함되어 있고, 나노 입자의 수와 TTF 분자의 수는 거의 일치하도록 TTF 분자의 양을 조정하였다.
계속해서, 포토 리소그래피와 리프트 오프 프로세스를 이용하여, 자기 조직화 나노 입자열(15) 위에 금 소스 전극(10)과 금 드레인 전극(11)을 형성하여, 톱 컨택트형 모트 트랜지스터를 완성시켰다. 소스/드레인 전극의 재료로서는, 금 이외의 재료를 이용해도 지장은 없다. 그러나, 금은 다른 재료보다도 컨택트가 취하기 쉽다고 하는 이점이 있다.
이와 같이 하여 제작한 모트 트랜지스터의 디바이스 특성을 도 23에 도시한다. 소스 드레인 사이에는 20V의 전압이 인가되어 있다. 게이트 전압이 작은 (5)의 영역에서는, 드레인 전류가 작아서, 노멀 오프가 실현되어 있는 것을 알 수 있다. 이 상태가 도 3의 모트 절연체 상태이며, 도 16에서는 (3)의 상태에 대응한다. 여기서, 게이트 전압을 마이너스측에 인가해감에 따라, 드레인 전류가 커지고 있고, (6)에서 매우 크게 나타나는 것이 확인되었다. 이 상태가 도 2의 금속 상태이고, 도 16에서는 (2)의 상태에 대응한다. 따라서, TTF 분자를 도핑함으로써, 도 16에서의 Vmin의 값을 도 23에서는 0V 부근으로 평행 시프트할 수 있는 것을 알 수 있다. 따라서, 도핑에 의해서 임계값을 제어할 수 있는 것이 분명해졌다. 모트 전이가 상전이 현상인 것을 반영하여, 전류값의 변화는 매우 급경사이다. 본 실시예에서는 나노 입자의 수와 TTF 분자의 수를 거의 일치하도록 조정했지만, TTF 분자의 수를 변화시킴으로써, 디바이스 특성의 임계값을 임의로 제어할 수 있다.
이러한 우수한 디바이스 특성 외에 추가로, 본 실시예에서는 플라스틱 기판 위에 모트 트랜지스터를 제작했기 때문에, 기판 자체를 구부리는 것이 가능하다. 또한, 구동 전류로서도, 통상의 유기 반도체로부터 유기 트랜지스터와 비교해도 큰 전류값을 확보할 수 있기 때문에, 디스플레이 등의 표시부를 구부리는 것이 가능한, 소위 전자페이퍼를 실현하기 위한 유기 EL 구동용 트랜지스터로서 최적이다.
(실시예 3)
본 실시예에서는, 금속 나노 입자의 외주부에 유기 반도체를 결합시키는 것으로, 유기 반도체에서 결합된 자기 조직화 나노 입자열을 채널에 이용한 전계 효과 트랜지스터의 실효 이동도를 1자릿수 정도 상승시키는 기술을 개시한다.
최초로, 본 실시예에서 이용하는 나노 입자를 형성한다. 우선, 테트라클로로금(III) 산 사수화물 0.37g을 30㎖의 물에 용해시킨다. 상기 수용액에 클로로포름 80㎖를 더하고, 브롬화테트라-n-옥틸암모늄 2.2g를 더하여 실온에서 1시간 교반하였다. 용액에 폴리(3-헥실폴리티오펜) 0.28g을 첨가하고, 1시간 더 교반하였다. 수소화 붕소나트륨 0.38g을 물 25㎖에 용해시켜, 상기 용액에 30분마다 적하하여 5시간 교반하였다. 용액을 분액하여, 유기층을 10㎖로 농축하고, 400㎖의 에탄올을 더하여, -18℃에서 50 시간 정치하고, 상청액을 버리고 감압 건조시킴으로써, 흑갈색의 폴리티오펜에 의해 표면이 보호된 금나노 입자 0.25g를 얻었다. 이 나노 미립자의 평균 입경은 3.8㎚ 였다. 폴리티오펜이 갖는 유황 원자와 금원자가 결합하였기 때문에, 중심부는 폴리티오펜에 피복되어 있다.
다음으로, 실시예 1에 기재된 방법과 동일한 방법으로, 실리콘 기판 상에 게이트 전극(8), 이산화 실리콘 게이트 절연막(9), 금 소스 전극(10), 및 금 드레인 전극(11)을 형성한 도 8의 상태로 한다. 기판으로서는, 디바이스의 작성이 간단하기 때문에 본 실시예에서는 실리콘 기판을 이용하였지만, 실시예 2에서 이용한 바와 같이 플렉시블한 플라스틱 기판을 이용해도 문제없다.
계속해서, 상기 폴리티오펜에 의해 표면이 보호된 금나노 미립자(16)를 LB막으로 하여 모노층을 형성한 도 24의 상태로 하였다.
다음으로, 칩 전체를 0.4mol/l의 수소화 붕소 나트륨 수용액 내에 24 시간 침지하였다. 그 결과, 도 25에 도시한 바와 같이, 폴리티오펜(17)에 의해서 복수의 금나노 입자의 사이가 망의 눈 형상으로 결합한 자기 조직화 나노 입자열(18)을 생성하였다. 이것에 의해서, 유기 반도체로 결합된 자기 조직화 나노 입자열을 채널에 이용한 전계 효과 트랜지스터를 완성시켰다. 회로를 형성할 때에는, 이 후 원하는 배선을 실시하면 된다.
유기 반도체 분자로서는, 폴리티오펜 이외에, 펜타센 나프탈렌 구리 프타로시아닌 등을 이용하는 것도 가능하다.
이와 같이 하여 제작한 전계 효과 트랜지스터는 축적측에서 동작하는 pMOS 이다. 폴리티오펜은 의도적으로 도핑을 행하지 않아도 페르미 레벨이 가전자대 부근에 존재하는 것이 알려져 있어, 노멀 오프로 할 수 있다. 본 실시예와 같이 금 나노 입자를 결합시킨 경우에도 pMOS로서 동작하여 노멀 오프로 할 수 있다.
이 디바이스에 관하여, 실효 이동도를 구하면 1.0㎠/Vs 정도였다. 이것은 금속 나노 입자를 이용하지 않고 폴리티오펜만으로 채널부를 형성한 종래의 유기 트랜지스터와 비교하여, 한자릿수 이상 커졌다. 이것은 금속 나노 입자로 폴리티오펜 분자 사이를 결합시킴으로써, 폴리티오펜 분자 사이를 홀이 호핑하기 쉽게 되었기 때문이라고 생각된다. 따라서, 유기 반도체에 금속 나노 입자를 결합시키면, 전계 효과 트랜지스터의 이동도를 실효적으로 크게 할 수 있다.
실시예 1 내지 실시예 3의 트랜지스터는, 게이트 전극의 상측에 채널부가 형성된 예를 나타내었지만, 반드시 게이트 전극의 상측에 채널부가 없어도 된다. 예를 들면, 게이트의 하측에 있어도 되고, 채널부가 기판에 대하여 수직으로 형성되어 있어도 된다.
본 발명에 따른 자기 조직화 나노 입자열을 이용한 전계 효과형 모트 트랜지스터는 금속 상태에서의 높은 구동 전류와 절연체 상태에서의 낮은 오프 누설 전류가 양립할 수 있다. 소스/드레인 전극과 채널이 되는 자기 조직화 나노 입자열 사이에 pn 접합이 이용되지 않기 때문에, 단채널 효과가 발생하지 않고, 종래의 CMOSFET의 한계를 넘어 미세화를 추진하는 것이 가능해진다. 플렉시블한 플라스틱 기판 위에 고성능의 모트 트랜지스터를 집적화하는 것이 가능하기 때문에, 종래의 유기 트랜지스터의 성능으로서는 불가능하던 유기 EL의 구동이 가능해진다. 따라서, 유비쿼터스 사회의 기반 기술이 될 수 있는 임의의 기판에 형성 가능한 트랜지스터를 제공하는 것이 가능해졌다. 또한, 단결정 실리콘 기판을 이용하지 않기 때문에 염가로 디바이스를 제작할 수 있다고 하는 효과도 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 완성 단면도.
도 2는 모트(금속 절연체) 전이 재료가 금속 상태로 되어 있는 형태의 모식도.
도 3은 모트(금속 절연체) 전이 재료가 절연체 상태로 되어 있는 형태의 모식도.
도 4는 본 발명에 이용하는 금나노 입자의 단면도.
도 5는 본 발명의 제1 실시예에 따른 모트 트랜지스터의 제조 공정 순서를 도시하는 단면도.
도 6은 본 발명의 제1 실시예에 따른 모트 트랜지스터의 제조 공정 순서를 도시하는 단면도.
도 7은 본 발명의 제1 실시예에 따른 모트 트랜지스터의 제조 공정 순서를 도시하는 단면도.
도 8은 본 발명의 제1 실시예에 따른 모트 트랜지스터의 제조 공정 순서를 도시하는 단면도.
도 9는 본 발명의 제1 실시예에 따른 모트 트랜지스터의 완성 단면도.
도 10은 LB막 형성 방법.
도 11은 상부에서 본 본 발명의 제1 실시예에 따른 모트 트랜지스터의 완성도.
도 12는 제1 실시예에 따른 모트 트랜지스터를 이용한 CMOS 회로.
도 13은 상부에서 본 본 발명의 제1 실시예에 따른 모트 트랜지스터 배선도.
도 14는 본 발명의 제1 실시예에 따른 모트 트랜지스터의 적층 회로도.
도 15는 본 발명의 제1 실시예에 따른 CMOS 회로 상에 형성한 모트 트랜지스터.
도 16은 본 발명의 제1 실시예에 따른 모트 트랜지스터의 전기 특성.
도 17은 자기 조직화 나노 입자열의 금속 상태.
도 18은 자기 조직화 나노 입자열의 절연체 상태.
도 19는 본 발명의 제2 실시예에 따른 모트 트랜지스터의 제조 공정 순서를 도시하는 단면도.
도 20은 본 발명의 제2 실시예에 따른 모트 트랜지스터의 제조 공정 순서를 도시하는 단면도.
도 21은 본 발명의 제2 실시예에 따른 모트 트랜지스터의 제조 공정 순서를 도시하는 단면도.
도 22는 본 발명의 제2 실시예에 따른 모트 트랜지스터의 완성 단면도.
도 23은 본 발명의 제2 실시예에 따른 모트 트랜지스터의 전기 특성.
도 24는 본 발명의 제3 실시예에 따른 전계 효과 트랜지스터의 제조 공정 순서를 도시하는 단면도.
도 25는 상부에서 본 본 발명의 제3 실시예에 따른 전계 효과 트랜지스터의 완성도.
도 26은 플렉시블한 기판에 형성된 집적 회로의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 사이트
2 : 전자
3 : 금원자
4 : 유기 화합물
5 : 금나노 입자
6 : 실리콘 기판
7 : 이산화 실리콘 절연막
8 : n형 게이트 전극
9 : 이산화 실리콘 게이트 절연막
10 : 금 소스 전극
11 : 금 드레인 전극
12 : 자기 조직화 나노 입자열
13 : 플렉시블한 플라스틱 기판
14 : 금 게이트 전극
15 : 도핑된 자기 조직화 나노 입자열
16 : 폴리티오펜에 의해 표면이 보호된 금나노 미립자
17 : 폴리티오펜
18 : 결합한 자기 조직화 나노 입자열
19 : 초순수(超純水)
20 : 나노 미립자
21 : LB막 형성용 수조
22 : 기판
23 : 배선
24 : 구리 배선
25 : CMOS 회로
26 : 플렉시블한 기판
27 : 모트 트랜지스터를 포함하는 집적 회로

Claims (23)

  1. 게이트 전극과, 한쌍의 소스/드레인 전극과, 채널부를 갖고,
    상기 채널부는 금속 또는 반도체로 구성된 입자와 상기 입자를 피복하는 유기 분자를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
  2. 제1항에 있어서,
    상기 입자의 입경이 10㎚ 이하인 것을 특징으로 하는 전계 효과 트랜지스터.
  3. 제1항에 있어서,
    상기 입자는 복수 존재하고, 입자 표면 사이의 최단 거리가 4㎚ 이하인 것을 특징으로 하는 전계 효과 트랜지스터.
  4. 제1항에 있어서,
    상기 유기 분자는 티올기를 갖는 것을 특징으로 하는 전계 효과 트랜지스터.
  5. 제1항에 있어서,
    상기 입자는 복수 존재하고, 상기 입자의 배열은 최밀 충전 구조인 것을 특징으로 하는 전계 효과 트랜지스터.
  6. 제1항에 있어서,
    상기 입자는 금, 은, 또는 플라티나, 또는 이들 복수의 원소를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
  7. 제1항에 있어서,
    상기 입자는 구리, 알루미늄, 주석, 실리콘, 카드뮴, 또는 셀레늄을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
  8. 게이트 전극과, 한쌍의 소스/드레인 전극과, 채널부를 갖고,
    상기 채널부는 금속 또는 반도체로 구성된 입자와 상기 입자를 피복하는 유기 분자와 이온화된 분극 재료를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
  9. 제8항에 있어서,
    상기 입자의 입경이 10㎚ 이하인 것을 특징으로 하는 전계 효과 트랜지스터.
  10. 제8항에 있어서,
    상기 입자는 복수 존재하고, 입자 표면 사이의 최단 거리가 4㎚ 이하인 것을 특징으로 하는 전계 효과 트랜지스터.
  11. 제8항에 있어서,
    상기 유기 분자는 티올기를 갖는 것을 특징으로 하는 전계 효과 트랜지스터.
  12. 제8항에 있어서,
    상기 입자는 복수 존재하고, 상기 입자의 배열은 최밀 충전 구조인 것을 특징으로 하는 전계 효과 트랜지스터.
  13. 제8항에 있어서,
    상기 입자는 적어도 금, 은, 또는 플라티나의 중 하나를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
  14. 제8항에 있어서,
    상기 입자는 구리, 알루미늄, 주석, 실리콘, 카드뮴, 또는 셀레늄을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
  15. 제8항에 있어서, 상기 이온화된 분극 재료는 TTF 분자, Ce(SO4)2, 알칼리 금속, 알칼리토류 금속, I2, Br2, Cl2, AsF5 및 BF3 중 어느 하나 또는 그들의 복수의 재료를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
  16. 게이트 전극과, 한쌍의 소스/드레인 전극과, 채널부를 갖고,
    상기 채널부는 금속 또는 반도체로 구성된 입자와, 상기 입자를 피복하는 유기 분자와, 유기 반도체 분자를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
  17. 제16항에 있어서,
    상기 유기 반도체 분자는, 폴리티오펜, 펜타센, 나프탈렌, 또는 구리 프탈시아닌인 것을 특징으로 하는 전계 효과 트랜지스터.
  18. 기판을 준비하는 제1 공정과,
    유기 분자로 피복된 금속 또는 반도체의 입자를 포함하는 채널부를 기판 위에 형성하는 제2 공정을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  19. 제18항에 있어서,
    상기 제2 공정은 상기 입자를 상기 채널부의 일부 또는 전부에 자기 조직적으로 배열하는 공정을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  20. 제18항에 있어서,
    상기 제2 공정은 유기 용액 내에 상기 입자가 혼합된 용액을 적하하는 공정을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  21. 제18항에 있어서,
    상기 제2 공정은 유기 용액 내에 상기 입자가 혼합된 용액을 회전 도포하는 공정을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  22. 제18항에 있어서,
    상기 제2 공정은 랑뮤르-블로젯(Langmuir Blodgett: LB) 막 형성 방법을 이용하는 공정을 포함하는 전계 효과 트랜지스터의 제조 방법.
  23. 제18항에 있어서,
    상기 기판은 구부려지는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
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