KR20050065220A - 반도체 칩 제조 공정의 통합 방법 - Google Patents
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Abstract
본 발명은 반도체 칩 제조 공정 중에서 전처리(Front End Of the Line: FEOL) 공정 및 후처리(Back End Of the Line: BEOL) 공정을 별도로 진행한 후에 접합시킴으로써, 전체 공정 시간을 단축시킬 수 있는 반도체 칩 제조 공정의 통합 방법에 관한 것이다. 본 발명에 따른 반도체 칩 제조 공정의 통합 방법은, 전처리(FEOL) 공정으로서, 반도체 기판 상에 게이트 및 소스/드레인을 각각 형성하고, 그 상부에 각각 콘택을 형성하는 단계; 상기 전처리 공정과는 별도로 실시되는 후처리(BEOL) 공정으로서, 다른 반도체 기판 상에 패시베이션층(Passivation Layer), 금속 배선층 및 비아홀을 형성하는 단계; 및 상기 전처리 공정으로 제조된 결과물과 상기 후처리 공정으로 제조된 결과물을 정렬한 상태에서 서로 접합하는 단계를 포함한다. 본 발명에 따르면, 반도체 칩 제조 공정의 전처리 공정과 후처리 공정을 별도로 진행한 후, 서로 접합시켜 반도체 칩을 제조함으로써, 반도체 제조 시간이 거의 절반으로 줄어들어 보다 많은 제품을 신속하게 시장에 출하시킬 수 있다.
Description
본 발명은 반도체 칩 제조 공정의 통합 방법에 관한 것으로, 보다 구체적으로, 반도체 칩 제조 공정 중에서 전처리(Front End Of the Line: FEOL) 공정 및 후처리(Back End Of the Line: BEOL) 공정을 별도로 진행한 후에 각 공정의 결과물을 접합시켜 반도체 칩을 제조함으로써, 전체 공정 시간을 단축시킬 수 있는 반도체 칩 제조 공정의 통합 방법에 관한 것이다.
반도체 제조 공정은 일반적으로 실리콘 기판 중에 트랜지스터를 형성하는 공정(기판 공정 또는 FEOL)과 배선을 형성하는 공정(배선 공정 또는 BEOL)으로 구분한다. 이러한 배선 기술은 반도체 집적 회로에서 개별 트랜지스터를 서로 연결하여 회로를 구성하는 전원 공급 및 신호 전달의 통로를 실리콘 위에 구현하는 기술로서, 이 분야는 비메모리 소자가 기술을 선도하고 있다.
그러나 종래의 반도체 칩 제조 공정의 경우, 반도체 기판 또는 실리콘 웨이퍼 상에 트랜지스터를 형성시키는 단계에서부터 금속 전극 배선을 연결하고 절연시키는 공정까지 모두 웨이퍼 상에서 순차적으로 진행하기 때문에 반도체 칩을 제조하는데 상당히 많은 시간이 소요되고 있다. 뿐만 아니라, 반도체 집적도가 높아짐에 따라 금속 전극 배선도 계속 다층화됨에 따라 콘택 이후의 금속 배선 형성을 위한 공정 시간이 계속 증가되고 있다는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 전처리(FEOL) 공정과 후처리(BEOL) 공정을 각각 별도로 진행한 후 각 공정에서 제조된 결과물을 서로 접합하여 반도체 칩을 제조함으로써 전체 반도체 칩 제조 공정 시간을 단축시킬 수 있는 반도체 칩 제조 공정의 통합 방법을 제공하기 위한 것이다.
상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 반도체 칩 제조 공정의 통합 방법은,
반도체 칩의 제조 공정 중 전처리(Front End Of the Line: FEOL) 공정으로서, 반도체 기판 상에 게이트 및 소스/드레인을 각각 형성하고, 그 상부에 각각 콘택을 형성하는 단계;
상기 전처리 공정과는 별도로 실시되는 후처리(Back End Of the Line: BEOL) 공정으로서, 다른 반도체 기판 상에 패시베이션층(Passivation Layer), 금속 배선층 및 비아홀을 형성하는 단계; 및
상기 전처리 공정으로 제조된 결과물과 상기 후처리 공정으로 제조된 결과물을 정렬한 상태에서 서로 접합하는 단계
를 포함한다.
여기서, 상기 패시베이션층 상에 놓인 반도체 기판을 제거하고, 상기 패시베이션층 표면에 상기 금속 배선층을 연결하는 패드를 오픈하는 단계를 추가로 포함할 수 있다.
여기서, 상기 후처리 공정에서 형성된 금속 배선층은 적어도 1층 이상의 다층을 이루며, 상기 다층을 이루는 금속 배선층을 연결하는 적어도 1층 이상의 비아홀이 형성되는 것을 특징으로 한다.
본 발명에 따르면, 반도체 칩 제조 공정의 전처리 공정과 후처리 공정을 별도로 진행한 후, 결과물들을 서로 접합시켜 반도체 칩을 제조함으로써, 반도체 칩 제조 시간을 거의 절반으로 줄일 수 있다.
이하, 첨부된 도면을 참조하여, 본 발명의 실시예에 따른 반도체 칩 제조 공정의 통합 방법을 상세히 설명한다.
도 1은 반도체 칩을 제조하는 공정 중에서 전처리 공정인 콘택까지만 형성한 상태를 나타내는 도면이며, 도 2는 반도체 칩을 제조하는 공정 중에서 후처리 공정인 금속 배선을 형성한 상태를 나타내는 도면이고, 도 3은 본 발명의 실시예에 따른 전처리 공정 및 후처리 공정을 통합하는 방법을 설명하기 위한 도면이다.
본 발명에 따른 전처리 공정 및 후처리 공정을 통합하는 방법은, 먼저 각각의 실리콘 기판에 반도체 칩을 제조하는 공정 중에서, 전처리 공정 및 후처리 공정을 각각 별도로 진행한다.
도 1은 전처리 공정으로서, 반도체 기판 또는 실리콘 기판(11) 상에 반도체 칩을 제조하는 공정 중에서 전처리 공정인 콘택까지만 형성한 상태를 나타내는 도면이다.
도 1을 참조하면, 반도체 기판 또는 실리콘 웨이퍼(11) 상에 게이트(12) 및 소스/드레인(13, 14)을 형성하고, 그 전면에 절연막(15)을 형성한 후, 사진 및 식각 공정으로 상기 게이트(12) 및 소스/드레인(13, 14)에 연결될 콘택(16a, 16b, 16c)을 형성하게 되는데, 여기까지의 공정 단계를 전처리 공정(또는 전공정)이라 한다.
한편, 도 2는 후처리 공정(또는 후공정)으로서, 다른 반도체 기판 또는 실리콘 기판(21) 상에 패시베이션층(Passivation Layer: 22)을 증착하고, 그 상부에 최상위 금속층인 N번째 금속층(24n)을 형성하고, 그 상부에 N-1번째 비아(25n-1), N-1번째 금속층(24n-1), ... , 제2 금속층(242), 제1 비아(251), 및 제1 금속층(241)을 순차적으로 형성한 것을 나타내는 도면이다. 상기 후처리 공정 중에서 최종 단계 중의 하나로서 전체 웨이퍼 상에 보호 패시베이션층을 도포하게 되는데, 상기 패시베이션층(22)의 기능은 기처리된 웨이퍼를 운송 및 취급이 용이하도록 최종 패키징하는 동안에 주위 환경으로부터 보호하기 위한 것이다. 여기서, 미설명 도면부호 23은 절연층을 나타낸다. 또한, 상기 후처리 공정에서 형성된 금속 배선층은 적어도 1층 이상의 다층(241, ... , 24n)을 이루며, 상기 다층을 이루는 금속 배선층을 연결하는 적어도 1층 이상의 비아홀(251, ... , 25n-1)이 형성된다.
도 1 및 도 2에 도시된 바와 같이, 전처리(FEOL) 공정 및 후처리(BEOL) 공정을 실시하여 각각의 실리콘 기판(11, 21)에 별도로 진행한 후, 도 3에 도시된 바와 같이, 각각의 웨이퍼들을 정렬한 상태에서 접합을 하고, 패시베이션층(22) 상부에 놓인 실리콘 기판(21)을 제거하고, 이후, 상기 패시베이션층(22) 표면에 최상위 금속층(24n)을 연결하기 위한 패드를 오픈(open)함으로써, 전술한 반도체 칩 제조 공정 중 전처리 공정 및 후처리 공정을 통합할 수 있다. 여기서, 도면부호 22'는 패드가 오픈된 패시베이션층을 나타낸다.
따라서 본 발명은 반도체 제조 공정의 전처리 공정과 후처리 공정을 각각 별도로 진행한 후, 서로 접합시켜 공정을 통합시키는 것으로서, 반도체 제조에 소정의 지식을 가진 사람들에 의해 변경이 가능할 수 있다. 전술한 바와 같이, 반도체 칩 제조 공정의 전처리 공정과 후처리 공정을 별도로 진행한 후, 서로 접합시켜 반도체 칩을 제조함으로써, 반도체 칩 제조 시간을 거의 절반으로 줄일 수 있다.
위에서 발명을 설명하였지만, 이러한 실시예는 이 발명을 제한하려는 것이 아니라 예시하려는 것이다. 이 발명이 속하는 분야의 숙련자에게는 이 발명의 기술 사항을 벗어남이 없어 위 실시예에 대한 다양한 변화나 변경 또는 조절이 가능함이 자명할 것이다. 그러므로 본 발명의 보호 범위는 첨부된 청구 범위에 의해서만 한정될 것이며, 위와 같은 변화예나 변경예 또는 조절예를 모두 포함하는 것으로 해석되어야 할 것이다.
본 발명에 따르면, 반도체 칩 제조 공정의 전처리 공정과 후처리 공정을 별도로 진행한 후, 서로 접합시켜 반도체 칩을 제조함으로써, 반도체 제조 시간이 거의 절반으로 줄어들어 보다 많은 제품을 신속하게 시장에 출하시킬 수 있다.
도 1은 반도체 칩을 제조하는 공정 중에서 전처리 공정인 콘택까지만 형성한 상태를 나타내는 도면이다.
도 2는 반도체 칩을 제조하는 공정 중에서 후처리 공정인 금속 배선을 형성한 상태를 나타내는 도면이다.
도 3은 본 발명의 실시예에 따른 전처리 공정 및 후처리 공정을 통합하는 방법을 설명하기 위한 도면이다.
Claims (3)
- 반도체 기판 상에 게이트 및 소스/드레인을 각각 형성하고, 그 상부에 각각 콘택 등의 전처리(Front End Of the Line: FEOL) 공정을 수행하는 단계;상기 전처리 공정과는 별도로, 다른 반도체 기판 상에 패시베이션층(Passivation Layer), 금속 배선층 및 비아홀 등의 실시되는 후처리(Back End Of the Line: BEOL) 공정을 수행하는 단계; 및상기 전처리 공정으로 제조된 결과물과 상기 후처리 공정으로 제조된 결과물을 정렬한 상태에서 서로 접합하는 단계를 포함하는 반도체 칩 제조 공정의 통합 방법.
- 제 1항에 있어서,상기 패시베이션층 상에 놓인 반도체 기판을 제거하고, 상기 패시베이션층 표면에 상기 금속 배선층을 연결하는 패드를 오픈하는 단계를 추가로 포함하는 반도체 칩 제조 공정의 통합 방법.
- 제 1항에 있어서,상기 후처리 공정에서 형성된 금속 배선층은 적어도 1층 이상의 다층을 이루며, 상기 다층을 이루는 금속 배선층을 연결하는 적어도 1층 이상의 비아홀이 형성되는 것을 특징으로 하는 반도체 칩 제조 공정의 통합 방법.
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| KR1020030096990A KR20050065220A (ko) | 2003-12-24 | 2003-12-24 | 반도체 칩 제조 공정의 통합 방법 |
Applications Claiming Priority (1)
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| KR1020030096990A KR20050065220A (ko) | 2003-12-24 | 2003-12-24 | 반도체 칩 제조 공정의 통합 방법 |
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| KR1020030096990A KR20050065220A (ko) | 2003-12-24 | 2003-12-24 | 반도체 칩 제조 공정의 통합 방법 |
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| KR (1) | KR20050065220A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100681262B1 (ko) * | 2006-01-24 | 2007-02-09 | 삼성전자주식회사 | 스택형 반도체 장치의 제조 방법 |
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2003
- 2003-12-24 KR KR1020030096990A patent/KR20050065220A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100681262B1 (ko) * | 2006-01-24 | 2007-02-09 | 삼성전자주식회사 | 스택형 반도체 장치의 제조 방법 |
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