KR100681262B1 - 스택형 반도체 장치의 제조 방법 - Google Patents

스택형 반도체 장치의 제조 방법 Download PDF

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강성관
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Abstract

개시된 스택형 반도체 장치의 제조 방법에서는 그 표면이 융기된 부위들을 갖는 채널막을 형성한 후, 상기 채널막 상에 층간 절연막을 형성하고, 이어서 상기 층간 절연막과 상기 채널막을 순차적으로 패터닝하여 상기 채널막의 융기된 부위들 각각의 측면을 노출시키는 개구부를 갖는 다층 구조물 패턴을 형성한다. 그리고, 상기 채널막의 융기된 부위들 각각의 측면과 연결되면서 상기 다층 구조물 패턴의 개구부를 충분하게 매립하는 금속 배선을 형성한다.

Description

스택형 반도체 장치의 제조 방법{method of manufacturing a stacked semiconductor memory device}
도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 스택형 반도체 장치의 제조 방법을 나타내는 개략적인 단면도들이다.
도 2는 본 발명의 방법에 따라 제조한 스택형 반도체 장치에서의 저항 특성을 설명하기 위한 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12, 32 : 게이트 패턴
14, 34 : 소스/드레인 16 : 층간 절연막 패턴
17 : 개구부 18 : 플러그 타입의 박막
20 : 비정질의 결정 구조를 갖는 박막
22 : 채널막 36 : 층간 절연막
37 : 연통 타입의 개구부 38 : 금속 배선
본 발명은 스택형 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게 는 게이트 패턴과 소스/드레인을 포함하는 트랜지스터 등과 같은 반도체 구조물이 수직으로 배치되는 스택형 반도체 장치의 제조 방법에 관한 것이다.
최근, 반도체 장치는 디자인-룰(design-rule)의 미세화로 인하여 반도체 기판 상부에 형성하는 반도체 구조물의 크기, 그들 사이의 거리 등을 감소시키는 추세에 있다. 그러나, 동일 평면에서 상기 반도체 구조물의 크기, 그들 사이의 거리 등을 계속적으로 감소시킬 경우에는 저항 등의 상승을 초래하고, 결국 상기 반도체 구조물을 포함하는 반도체 장치의 전기적 신뢰성을 저하시킨다.
이에 따라, 최근에는 상기 반도체 구조물을 다층으로 적층시키는 스택형 반도체 장치를 개발하고 있다. 상기 스택형 반도체 장치에 대한 예로서는 미국특허 6,538,330호 등에 개시되어 있다. 아울러, 상기 스택형 반도체 장치는 주로 에스램(SRAM), 에스오씨(SOC : system on chip) 등에 적용하고 있다.
상기 스택형 반도체 장치의 경우에는 상기 반도체 구조물을 다층으로 적층해야 하기 때문에 다층으로 적층되는 각각의 층간 절연막 패턴 상에 채널막을 형성한다. 아울러, 상기 스택형 반도체 장치는 다층으로 적층되는 상기 반도체 구조물을 전기적으로 연결해야 하기 때문에 수직으로 적층되는 층간 절연막 패턴들을 포함하는 다층 구조의 절연막 패턴을 패터닝하여 상기 반도체 기판의 표면을 노출시키는 연통 타입의 개구부를 형성하고, 상기 연통 타입의 개구부에 전기적 연결을 위한 금속 배선을 매립시킨다. 또한, 상기 연통 타입의 개구부는 상기 반도체 기판의 표면 뿐만 아니라 각각의 층간 절연막 패턴 상에 형성되는 상기 채널막의 측면도 함께 노출시키도록 형성해야 한다.
여기서, 상기 채널막이 약 500Å을 초과하는 두께를 갖도록 형성할 경우에는 풀리 디플리티드 에스오아이(fully depleted SOI : FDSOI)를 형성하기 어렵기 때문에 최근에는 상기 채널막을 약 500Å 이하의 두께를 갖도록 형성하고 있다.
그러나, 상기 채널막을 약 500Å 이하의 두께를 갖도록 형성할 경우에는 상기 채널막 측면과 전기적으로 연결되는 금속 배선 사이에서 저항을 상승시키는 결과를 초래한다. 그 이유는, 상기 저항은 상기 금속 배선과 면접하는 단면적에 반비례하기 때문이다. 즉, 상기 채널막이 얇은 두께를 가질수록 상기 금속 배선과 면접하는 단면적이 좁아져서 상기 저항이 상승하는 것이다.
따라서, 종래의 스택형 반도체 장치는 풀리 디플리티드 에스오아이를 형성하기 위하여 상부에 형성하는 채널막을 얇은 두께를 갖도록 형성하지만, 부수적으로 저항의 상승을 초래하는 단점이 발생한다.
본 발명의 목적은 풀리 디플리티드 에스오아이의 형성에 지장을 초래하지 않으면서도 저항의 상승을 충분하게 저지할 수 있는 스택형 반도체 장치를 제조하는 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 스택형 반도체 장치의 제조 방법에서는 그 표면이 융기된 부위들을 갖는 채널막을 형성한 후, 상기 채널막 상에 층간 절연막을 형성하고, 이어서 상기 층간 절연막과 상기 채널막을 순차적으로 패터닝하여 상기 채널막의 융기된 부위들 각각의 측면을 노출시키는 개구 부를 갖는 다층 구조물 패턴을 형성한다. 그리고, 상기 채널막의 융기된 부위들 각각의 측면과 연결되면서 상기 다층 구조물 패턴의 개구부를 충분하게 매립하는 금속 배선을 형성한다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 스택형 반도체 장치의 제조 방법에서는 게이트 패턴과 소스/드레인을 포함하는 제1 반도체 구조물을 갖는 반도체 기판 상에 상기 반도체 기판의 표면을 부분적으로 노출시키는 제1 개구부들을 갖는 제1 층간 절연막 패턴을 형성한다. 그리고, 상기 반도체 기판과 실질적으로 동일한 결정 구조를 가지면서 상기 제1 개구부들 각각에 충분하게 매립되는 플러그 타입의 제1 박막을 형성한 후, 상기 플러그 타입의 제1 박막을 갖는 제1 층간 절연막 패턴 상에 상기 제1 박막과 실질적으로 동일한 결정 구조를 가지면서 그 표면이 융기된 부위들을 포함하는 제1 채널막을 형성한다. 이어서, 상기 제1 채널막 상에 게이트 패턴과 소스/드레인을 포함하는 제2 반도체 구조물을 형성한다. 계속해서, 상기 제2 반도체 구조물을 갖는 제1 채널막 상에 제2 층간 절연막을 형성한 후, 상기 제2 층간 절연막, 상기 제1 채널막 및 상기 제1 층간 절연막 패턴을 순차적으로 패터닝한다. 그 결과, 반도체 기판 상부에는 상기 반도체 기판의 표면을 노출시키면서 상기 제1 채널막의 융기된 부위들 각각의 측면을 노출시키는 연통 타입의 개구부를 갖는 다층 구조물 패턴이 형성된다. 그리고, 상기 제1 채널막의 융기된 부위들 각각의 측면과 연결되면서 상기 연통 타입의 개구부를 충분하게 매립하는 금속 배선을 형성한다.
여기서, 상기 플러그 타입의 제1 박막과 상기 제1 채널막은 인-시튜로 공정 을 수행하여 형성할 수도 있다. 특히, 상기 인-시튜로 공정을 수행할 경우, 상기 플러그 타입의 제1 박막은 선택적 에피택시얼 성장을 수행하여 형성하는 것이 바람직하고, 상기 제1 채널막은 에피택시얼 측면 과성장을 수행하여 형성하는 것이 바람직하다.
이와 달리, 상기 플러그 타입의 제1 박막을 선택적 에피택시얼 성장을 수행하여 형성한 후, 상기 플러그 타입의 제1 박막을 갖는 제1 층간 절연막 패턴 상에 비정질의 결정 구조를 갖는 박막을 형성하고, 상기 플러그 타입의 제1 박막이 상변화에 영향을 끼치는 상태에서 상변화가 발생하도록 상기 비정질의 결정 구조를 갖는 박막에 레이저 빔을 조사하여 상기 제1 채널막을 형성할 수도 있다.
아울러, 상기 제1 채널막의 표면이 융기된 부위들은 상기 반도체 기판과 전기적으로 연결되는 부위에 위치하는 것이 바람직하다. 특히, 상기 제1 채널막의 표면이 융기된 부위들은 회로 설계에 따라 그 위치를 달리할 수 있지만, 상기 반도체 기판과 전기적으로 연결되는 부위에 중점적으로 위치시킬 경우에는 상기 제1 채널막이 전체적으로 얇은 두께를 가져도 저항이 상승하는 것을 적절하게 조정할 수 있을 것이다.
그리고, 언급한 스택형 반도체 장치의 제조에서는 상기 제1 채널막의 표면이 융기된 부위들은 상기 제1 층간 절연막 패턴의 개구부들 사이의 중간 부위에 위치하는 것이 바람직하다. 이는, 공정 특성상 상기 개구부들 내에 매립되는 플러그 타입의 제1 박막들이 상변화에서의 시드로 작용하기 때문이다. 즉, 상기 제1 채널막을 형성할 때 플러그 타입의 제1 박막들의 중간 부위에서는 액상과 고상의 밀도 차 이에 의해 인위적이 아닌 자연 발생적으로 상기 융기된 부위가 생성되기 때문이다.
그러므로, 본 발명에서는 회로 설계적 조건과 공정 특성상의 조건을 적절하게 조화시켜 상기 제1 채널막의 융기된 부위의 표면들을 배치시키는 것이 바람직하다.
또한, 본 발명에서는 상기 제2 반도체 구조물이 형성된 상기 제1 채널막 상부에 상기 제1 층간 절연막 패턴과 동일한 제2 내지 제n(n은 3이상의 자연수) 층간 절연막 패턴, 상기 플러그 타입의 제1 박막과 동일한 제2 내지 제p 박막(p는 3이상의 자연수), 상기 제1 채널막과 동일한 제2 내지 제q(q는 3이상의 자연수) 채널막 및 상기 제2 반도체 구조물과 동일한 제3 내지 제r(r은 4이상의 자연수) 반도체 구조물을 반복 형성하는 단계를 더 포함하는 것이 바람직하다.
언급한 바와 같이, 본 발명에의 스택형 반도체 장치는 채널막을 융기된 부위의 표면을 갖도록 형성하고, 상기 융기된 부위의 측면을 금속 배선과 연결시키는 구조를 갖는다. 따라서, 반도체 구조물이 형성되는 부위에서의 두께를 변경하지 않고도 상기 채널막과 전기적으로 연결되는 금속 배선 사이에서의 저항을 적절하게 줄일 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 박막 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 박막이 다른 박막 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 박막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3 박막이 개재될 수도 있다. 아울러, 본 발명의 바람직한 실시예에서는 스택형 반도체 장치로서 에스램과 유사한 구조에 한정하여 설명하겠지만, 이에 국한되지 않고 에스오씨(SOC) 등에도 다양하게 적용할 수 있음은 당업자에게 있어 자명하다.
도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 스택형 반도체 장치의 제조 방법을 나타내는 개략적인 단면도들이다.
도 1a를 참조하면, 반도체 기판(10)을 마련한다. 여기서, 상기 반도체 기판(10)의 예로서는 실리콘 기판, 실리콘-온-인슐레이터 기판, 게르마늄 기판, 게르마늄-온-인슐레이터 기판, 실리콘-게르마늄 기판 등을 들 수 있다. 아울러, 상기 반도체 기판(10)이 스택형 반도체 장치에서 상부에 형성되는 채널막으로 이해될 경우에는 상기 반도체 기판(10)은 선택적 에피택시얼 성장(selective epitaxial growth : SEG)을 수행하여 수득하는 단결정 구조의 박막 등을 포함할 수도 있다.
그러나, 본 발명의 실시예에서는 상기 반도체 기판(10)이 스택형 반도체 장치의 구조에서 하부에 위치하기 때문에 상기 반도체 기판(10)으로서 단결정 실리콘 기판을 사용하는 것이 바람직하다.
이어서, 도시하지는 않았지만, 상기 반도체 기판(10)에 소자 분리막으로서 트렌치 소자 분리막을 형성하여 액티브 영역과 필드 영역을 한정한다. 상기 소자 분리막으로서 트렌치 소자 분리막을 형성하는 것은 집적도 측면을 고려하기 때문이다.
그리고, 상기 반도체 기판(10)의 액티브 영역에 게이트 패턴(12)과 소스/드레인(14)을 포함하는 트랜지스터 등과 같은 반도체 구조물을 형성한다. 여기서, 상기 반도체 기판(10) 상에 형성하는 반도체 구조물의 경우에는 후술하는 채널막 상에 형성하는 반도체 구조물과 구분하기 위하여 편의상 이하에서는 제1 반도체 구조물로 나타내기로 한다. 아울러, 상기 게이트 패턴(12)은 주로 게이트 절연막(12a)과 게이트 도전막(12b)을 포함한다.
상기 게이트 패턴(12)과 소스/드레인(14)을 포함하는 트랜지스터 등과 같은 제1 반도체 구조물을 형성하는 방법은 다음과 같다.
상기 반도체 기판(10) 상에 절연막과 도전막을 형성한다. 그리고, 사진 식각 공정과 같은 패터닝을 수행하여 게이트 패턴을 형성한다. 구체적으로, 상기 도전막 상에 상기 도전막을 부분적으로 노출시키는 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 사용하는 식각을 수행한다. 이에 따라, 상기 포토레지스트 패턴에 의해 노출된 도전막과 그 아래에 위치하는 절연막이 제거된다. 그리고, 상기 포토레지스트 패턴을 완전히 제거한다. 그러면, 상기 반도체 기판(10) 상에는 게이트 절연막(12a)과 게이트 도전막(12b)을 포함하는 게이트 패턴(12)이 형성된다.
그리고, 상기 게이트 패턴(12)을 마스크로 사용하는 이온 주입을 수행한다. 그러면, 상기 게이트 패턴(12)과 인접하는 반도체 기판(10)의 표면 아래에 불순물이 도핑된 소스/드레인(14)이 형성된다. 여기서, 상기 소스/드레인(14)을 형성하기 위한 불순물의 예로서는 보론, 포스포러스, 아르제닉 등을 들 수 있다. 만약, 상기 스택형 반도체 장치로서 더블 스택형 에스램을 형성할 경우에는 하부의 반도체 기판(10)에 엔모스 트랜지스터를 형성하기 때문에 상기 불순물로서 포스포러스, 아르제닉을 사용한다.
아울러, 본 발명의 다른 실시예에서는 상기 소스/드레인을 엘디디 구조로 형성하기도 한다. 상기 엘디디 구조의 소스/드레인은 상기 게이트 패턴의 측벽에 스페이서를 형성한 후, 깊은 접합 영역을 갖도록 이온 주입을 더 수행함으로써 수득할 수 있다.
본 발명의 실시예에서는 상기 제1 반도체 구조물로서 상기 게이트 패턴(12)과 소스/드레인(14)을 포함하는 트랜지스터에 한정하고 있지만, 상기 제1 반도체 구조물은 회로 설계에 근거하여 로직 소자, 배선 등을 더 포함할 수도 있다.
계속해서, 상기 게이트 패턴(12)과 소스/드레인(14)의 트렌지스터 등을 포함하는 제1 반도체 구조물을 갖는 반도체 기판(10) 상에 층간 절연막을 형성한다.
특히, 언급하는 층간 절연막의 경우에는 후술하는 채널막 상에 형성하는 층간 절연막과 구분하기 위하여 편의상 이하에서는 제1 층간 절연막으로 나타내기로 한다. 아울러, 상기 제1 층간 절연막은 산화물을 포함하는 것이 바람직하다. 그러므로, 상기 제1 층간 절연막의 예로서는 비피에스지(BPSG : borophosphor silicate glass) 박막, 피에스지(PSG : phosphor silicate glass) 박막, 유에스(USG : undoped silicate glass) 박막, 에스오지(SOG : spin on glass) 박막 등을 들 수 있다.
그리고, 본 발명의 실시예에서는 상기 제1 층간 절연막을 패터닝하여 상기 반도체 기판(10)의 표면을 노출시키는 제1 개구부(17)들을 갖는 제1 층간 절연막 패턴(16)으로 형성한다.
여기서, 상기 제1 개구부(17)들이 형성되는 위치는 후술하는 연통 타입의 개구부가 형성되는 위치에 의존한다. 즉, 후술하는 연통 타입의 개구부가 형성되는 위치를 중간 부위로 설정하고, 상기 중간 부위의 양측 부위에 상기 제1 개구부(17)들을 위치시키는 것이다. 그러므로, 상기 스택형 반도체 장치의 회로 설계에 근거하여 상기 제1 개구부(17)들의 위치를 결정하는 것이 바람직하다.
아울러, 상기 제1 개구부(17)들을 형성하기 위한 패터닝은 주로 사진 식각 공정을 수행한다. 상기 제1 층간 절연막 상에 상기 제1 층간 절연막을 부분적으로 노출시키는 포토레지스트 패턴을 형성한다. 그리고, 상기 포토레지스트 패턴을 식각 마스크로 사용한 식각을 수행하여 상기 제1 층간 절연막을 제거한 후, 상기 제1 층간 절연막 상에 잔류하는 포토레지스트 패턴을 완전히 제거한다. 그러면, 상기 반도체 기판(10) 상부에는 상기 반도체 기판(10)의 표면을 노출시키는 제1 개구부(17)들을 갖는 제1 층간 절연막 패턴(16)이 형성된다.
도 1b를 참조하면, 상기 제1 개구부(17)들 각각에 충분하게 매립되는 플러그 타입의 제1 박막(18)을 형성한다. 특히, 본 발명의 실시예에서는 선택적 에피택시얼 성장을 수행하여 상기 플러그 타입의 제1 박막(18)을 상기 제1 개구부(17)들 각 각에 충분하게 매립시킨다. 아울러, 상기 선택적 에피택시얼 성장을 수행할 때 온도가 약 600℃ 미만이면 상기 플러그 타입의 제1 박막(17)의 성장이 용이하게 이루어지지 않기 때문에 바람직하지 않고, 약 1,100℃ 초과이면 상기 반도체 기판(10) 상부에 형성된 상기 제1 반도체 구조물 등에 열적 스트레스가 가해지기 때문에 바람직하지 않다. 따라서, 상기 선택적 에피택서얼 성장은 약 600 내지 1,100℃의 온도에서 수행하는 것이 바람직하고, 약 600 내지 900℃의 온도에서 수행하는 것이 보다 바람직하다.
이와 같이, 본 발명의 실시예에서는 선택적 에피택시얼 성장을 수행하여 상기 제1 개구부(17)들 각각에 상기 플러그 타입의 제1 박막(18)을 매립시키기 때문에 상기 플러그 타입의 제1 박막(18)은 상기 반도체 기판(10)과 실질적으로 동일한 결정 구조를 가지는 것이 바람직하다. 그러므로, 상기 반도체 기판(10)이 단결정 실리콘 기판일 경우에는 상기 선택적 에피택시얼 성장을 수행하여 수득하는 상기 플러그 타입의 제1 박막(18)이 단결정 실리콘 박막인 것이 바람직하다.
또한, 상기 선택적 에피택시얼 성장의 수행에서는 상기 플러그 타입의 제1 박막(18)이 상기 제1 개구부(17)들 각각의 입구 부위보다 높게 형성되기도 한다. 이와 같이, 상기 제1 개구부(17)들 각각의 입구 부위보다 높게 상기 플러그 타입의 제1 박막(18)이 형성될 경우에는 화학기계적 연마 등과 같은 평탄화 공정을 수행하여 상기 제1 개구부(17)들 각각의 입구 부위보다 높게 형성된 상기 플러그 타입의 제1 박막(18)을 제거하는 것이 바람직하다.
도 1c 내지 도 1d를 참조하면, 상기 제1 개구부(17)들 각각에 상기 플러그 타입의 제1 박막을 충분하게 매립시킨 후, 상기 플러그 타입의 제1 박막(18)을 갖는 결과물 상에 비정질의 결정 구조를 갖는 박막(20)을 형성한다. 여기서, 상기 비정질의 결정 구조를 갖는 박막(20)은 주로 화학기상증착을 수행하여 형성하는 것이 바람직하다. 또한, 상기 비정질의 결정 구조를 갖는 박막(20)은 채널막(22)으로 수득해야 하는 부재이기 때문에 약 500Å 이하의 두께를 갖도록 형성하는 것이 바람직하다. 그 이유는, 상기 비정질의 결정 구조를 갖는 박막(20)이 500Å을 초과하는 두께를 가질 경우 상기 비정질의 결정 구조를 갖는 박막(20)으로부터 수득하는 채널막(22) 또한 500Å을 초과하는 두께를 가지고, 그 결과 풀리 디플리티드 에스오아이를 형성하기 어렵기 때문이다.
그리고, 상기 플러그 타입의 제1 박막(18)이 상변화에 영향을 끼치는 상태에서 상변화가 발생하도록 상기 비정질의 결정 구조를 갖는 박막(20)에 레이저 빔을 조사한다. 이때, 상기 레이저 빔은 상기 비정질의 결정 구조를 갖는 박막(20)을 녹일 수 있는 온도로 조사하는 것이 바람직하다. 그러므로, 본 발명의 실시예에서는 상기 비정질의 결정 구조를 갖는 박막(20)이 비정질 실리콘 박막이기 때문에 상기 레이저 빔을 약 1,410℃ 이상의 온도로 조사하는 것이 바람직하다. 이는, 실리콘의 녹는점(melting point)이 약 1,410℃이기 때문이다.
만약, 다른 실시예로서 상기 비정질의 결정 구조를 박막이 비정질 게르마늄 박막일 경우에는 게르마늄의 녹는점이 937.4℃이기 때문에 상기 레이저 빔을 약 937.4℃ 이상의 온도로 조사한다.
이와 같이, 상기 비정질의 결정 구조를 갖는 박막(20)에 레이저 빔을 조사함 에 따라 상기 비정질의 결정 구조를 갖는 박막(20)은 액상으로 상변화가 발생한다. 그러나, 상기 상변화는 수 나노초 동안 발생하기 때문에 상기 액상으로 상변화가 이루어진 비정질의 결정 구조를 갖는 박막(20)이 상기 제1 층간 절연막 패턴(16)으로부터 흘러내리지 않는다.
그리고, 상기 레이저 빔을 조사하여 상변화가 발생할 때 상기 비정질의 결정 구조를 갖는 박막(20)과 면접하는 플러그 타입의 제1 박막(18)이 시드로 작용한다. 이에 따라, 상기 비정질의 결정 구조를 갖는 박막(20)은 상기 플러그 타입의 제1 박막(18)과 실질적으로 동일한 결정 구조로 형성된다. 즉, 상기 상변화를 통하여 상기 비정질의 결정 구조를 갖는 박막(20)이 단결정의 결정 구조를 갖는 박막으로 형성된다. 특히, 본 발명의 실시예에서 상기 플러그 타입의 제1 박막(18)이 단결정 실리콘 박막이기 때문에 상기 비정질의 결정 구조를 갖는 박막(20)으로부터 수득하는 단결정의 결정 구조를 갖는 박막이 단결정 실리콘 박막인 것이 바람직하다.
또한, 상기 레이저 빔을 조사할 때 상기 비정질의 결정 구조를 갖는 박막(20)이 형성된 결과물을 가열하는 것이 바람직하다. 그 이유는, 상기 레이저 빔을 조사함에 따라 상변화가 발생할 때 온도 구배를 감소시키기 위함이다. 즉, 상기 온도 구배를 감소시킬 경우에는 보다 큰 크기를 갖는 그레이들의 수득이 가능하기 때문이다.
이와 같이, 본 발명의 실시예에서는 상기 비정질의 결정 구조를 갖는 박막(20)으로부터 단결정의 결정 구조를 갖는 박막을 수득할 수 있다. 그러므로, 상기 단결정의 결정 구조를 갖는 박막을 채널막(22)으로 용이하게 적용할 수 있다. 이하 에서는 상기 단결정의 결정 구조를 갖는 박막을 채널막(22)으로 표현하고, 편의상 제1 채널막으로 표현하기도 한다.
특히, 본 발명의 실시예에서는 상기 플러그 타입의 제1 박막(18)이 다수개의 제1 개구부(17)들 각각에 형성되어 상기 상변화에서 시드로 작용하기 때문에 상기 플러그 타입의 제1 박막(18) 사이의 중간 부위에 형성되는 제1 채널막(22)의 표면은 융기되는 형태로 형성된다. 그 이유는, 상기 플러그 타입의 제1 박막(18) 사이의 중간 부위에서는 액상과 고상의 밀도 차이가 다소 발생하는 상태에서 상변화가 이루어지기 때문이다. 아울러, 상기 융기된 부위(Ⅰ)에서의 두께는 다른 부위의 두께에 약 2배를 갖는다. 따라서, 상기 제1 채널막(22)이 약 500Å을 두께를 갖도록 형성할 경우 상기 융기된 부위(Ⅰ)는 약 1,000Å의 두께를 갖도록 형성된다.
그리고, 본 발명의 실시예에서는 상기 제1 채널막(22)에 별도의 소자 분리막을 형성하기는 것이 용이하지 않기 때문에 상기 제1 채널막(22)의 패터닝을 통하여 액티브 영역과 필드 영역으로 구분하기도 한다.
이와 같이, 본 발명의 실시예에서는 상기 플러그 타입의 제1 박막(18)을 갖는 제1 층간 절연막 패턴(16) 상에 상기 플러그 타입의 제1 박막(18)과 동일한 결정 구조를 가지면서 그 표면이 융기된 부위(Ⅰ)들을 포함하는 제1 채널막(22)을 형성한다.
그러나, 본 발명의 다른 실시예로서 상기 플러그 타입의 제1 박막과 상기 제1 채널막을 인-시튜로 공정을 수행하여 형성할 수도 있다. 즉, 상기 선택적 에피택시얼 공정을 수행하여 상기 플러그 타입의 제1 박막을 형성한 후, 계속적으로 상기 제1 층간 절연막 패턴 표면을 따라 측면으로 에피택시얼 측면 과성장(epitaxial lateral overgrowth : ELO)을 수행하여 상기 제1 채널막을 수득하는 것이다. 이 경우에도, 상기 제1 플러그 타입의 박막 사이의 중간 부위에서의 제1 채널막은 용기된 부위가 형성된다. 그 이유는, 상기 플러그 타입의 제1 박막이 양쪽에서 서로 마주하면서 상기 에피택시얼 측면 과성장이 이루어지기 때문이다.
도 1e를 참조하면, 제1 채널막(22) 상에 게이트 패턴(32)과 소스/드레인(34)을 포함하는 트랜지스터 등과 같은 제2 반도체 구조물을 형성한다. 상기 제2 반도체 구조물의 트랜지스터의 형성은 언급한 제1 반도체 구조물의 트랜지스터를 형성하는 방법과 동일하다.
그러므로, 상기 제1 채널막(22) 상에 도 1a에서 설명한 것과 동일한 방법으로 절연막과 도전막을 형성한 후, 패터닝을 수행한다. 이에 따라, 상기 제1 채널막(22) 상에는 게이트 절연막(32a)과 게이트 도전막(32b)을 포함하는 게이트 패턴(32)이 형성된다. 그리고, 상기 게이트 패턴(32)을 마스크로 사용하는 이온 주입을 수행하여 상기 게이트 패턴(32)과 인접하는 제1 채널막(22)의 표면 아래에 소스/드레인(34)을 형성한다.
도 1f를 참조하면, 상기 제2 반도체 구조물을 갖는 제1 채널막(22) 상에 제2 층간 절연막(36)을 형성한다. 상기 제2 층간 절연막(36)의 경우에도 언급한 제1 층간 절연막과 동일한 방법을 수행하여 형성한다. 그러므로, 상기 제2 층간 절연막(36)의 예로서는 비피에스지 박막, 피에스지 박막, 유에스 박막, 에스오지 박막 등을 들 수 있다.
도 1g를 참조하면, 상기 제2 층간 절연막(36), 상기 제1 채널막(22) 및 상기 제1 층간 절연막 패턴(16)을 순차적으로 패터닝하여 연통 타입의 개구부(37)를 갖는 다층 절연막 패턴을 형성한다. 여기서, 상기 연통 타입의 개구부(37)를 형성하기 위한 패터닝은 주로 포토레지스트 패턴을 식각 마스크로 사용하는 식각 공정을 수행한다.
그리고, 본 발명의 실시예에서는 상기 연통 타입을 개구부(37)를 상기 제1 채널막(22)의 융기된 부위를 관통하도록 형성하고, 그 하부에 위치하는 반도체 기판(10)의 표면을 노출하도록 형성한다. 이때, 상기 연통 타입의 개구부(37)가 형성되는 위치는 언급한 바와 같이 회로 설계에 따라 적절하게 조정할 수 있다. 특히, 본 발명의 실시예에서는 언급한 바와 같이 상기 제1 채널막(22)의 융기된 부위를 관통하도록 상기 연통 타입의 개구부(37)를 형성함에 따라 상기 제1 채널막(22)의 융기된 부위의 측면이 노출된다.
도 1h를 참조하면, 상기 연통 타입의 개구부(37)에 전기적 연결을 위한 금속 배선(38)을 충분하게 매립시킨다. 특히, 상기 금속 배선(38)은 상기 연통 타입의 개구부(37)의 측면과 저면에 연속적으로 형성되는 장벽 배선과 상기 연통 타입의 개구부(37)에 매립되는 매립 배선을 포함하는 것이 바람직하다.
구체적으로, 상기 연통 타입의 개구부(37)의 측벽과 저면 상에 장벽 배선을 연속적으로 형성한다. 이때, 상기 장벽 배선은 티타늄과 질화 티타늄의 다층 구조를 갖는 것이 바람직하다. 그러므로, 티타늄 배선을 약 30 내지 80Å의 두께를 갖도록 형성한 후, 상기 티타늄 배선 상에 질화 티타늄 배선을 약 80 내지 150Å의 두께를 갖도록 형성한다. 아울러, 상기 장벽 배선은 화학기상증착 또는 스퍼터링을 수행하여 형성한다.
그리고, 상기 장벽 배선이 형성된 상기 연통 타입의 개구부(37) 내에 금속 물질을 충분하게 매립시켜 매립 배선을 형성한다. 이때, 상기 매립 배선은 주로 매립 특성이 양호한 텅스텐을 포함한다. 특히, 상기 매립 배선의 형성은 적층과 평탄화를 순차적으로 수행함에 의해 달성된다.
언급한 바와 같이, 본 발명의 실시예에서는 상기 장벽 배선과 매립 배선을 포함하는 금속 배선(38)을 형성함에 따라 상기 반도체 기판(10)의 표면, 상기 제1 채널막(22) 등을 전기적으로 연결시킨다. 특히, 상기 금속 배선(38)은 상기 제1 채널막(22)의 융기된 부위의 측면과 전기적으로 연결된다. 그러므로, 종래에 비해 상기 금속 배선(38)과 상기 제1 채널막(22)이 연결되는 부위의 단면적이 충분하게 확장됨을 확인할 수 있다. 즉, 상기 제1 채널막(22)을 융기된 부위의 표면을 갖도록 형성하고, 상기 제1 채널막(22)의 융기된 부위의 측면과 상기 금속 배선(38)을 연결시키는 것이다.
따라서, 본 발명에서의 스택형 반도체 장치의 경우에는 풀리 디플리티드 에스오아이의 형성에는 거의 지장을 끼치지 않으면서도 상기 제1 채널막(22)과 상기 금속 배선(38)이 접촉하는 부위의 단면적을 확장시켜 상기 제1 채널막(22)과 상기 금속 배선(38) 사이에서의 저항도 충분하게 감소시킬 수 있다.
그리고, 본 발명의 실시예에서는 스택형 반도체 장치로서 더블 스택형 반도체 장치에 한정하여 설명하고 있지만, 본 발명의 실시예에서의 방법을 적절하게 적 용할 경우에는 트리플 스택형 반도체 장치 뿐만 아니라 그 이상의 적층 구조를 갖는 반도체 장치의 제조도 용이하게 제조할 수 있다.
즉, 상기 제2 반도체 구조물이 형성된 상기 제1 채널막 상부에 상기 제1 층간 절연막 패턴과 동일한 제2 내지 제n(n은 3이상의 자연수) 층간 절연막 패턴, 상기 플러그 타입의 제1 박막과 동일한 제2 내지 제p 박막(p는 3이상의 자연수), 상기 제1 채널막과 동일한 제2 내지 제q(q는 3이상의 자연수) 채널막 및 상기 제2 반도체 구조물과 동일한 제3 내지 제r(r은 4이상의 자연수) 반도체 구조물을 반복 형성한 후, 연통 타입의 개구부와 금속 배선을 형성하면 된다.
스택형 반도체 장치에서의 저항 평가
도 2는 본 발명의 방법에 따라 제조한 스택형 반도체 장치에서의 저항 특성을 설명하기 위한 그래프이다.
도 2를 참조하면, 제1 심볼(-●-)은 언급한 본 발명의 방법을 수행하여 수득한 스택형 반도체 장치로서 융기된 부위의 측면을 갖는 채널막과 금속 배선 사이에서의 저항을 측정한 결과를 나타내는 그래프이다. 그리고, 제2 심볼(-○-), 제3 심볼(-■-) 및 제4 심볼(-□-) 각각은 종래의 방법을 수행하여 수득한 스택형 반도체 장치로서 평평한 부위의 측면을 갖는 채널막과 금속 배선 사이에서의 저항을 측정한 결과를 나타내는 그래프이다.
상기 저항을 측정한 결과, 제1 심볼의 경우가 제2 내지 제4 심볼에 비해 저항이 충분하게 감소됨을 확인할 수 있었다.
따라서, 본 발명에 의하면 스택형 반도체 장치에서 금속 배선과 전기적으로 연결되는 채널막의 측면 부위의 단면적을 확장시킴으로써 풀리 디플리티드 에스오아이의 형성에는 거의 지장을 끼치지 않으면서도 채널막과 금속 배선 사이에서 발생하는 저항도 충분하게 감소시킬 수 있다.
그러므로, 최근의 고집적화를 요구하는 반도체 장치의 제조에 본 발명의 방법을 적극적으로 활용할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (13)

  1. 그 표면이 융기된 부위들을 갖는 채널막을 형성하는 단계;
    상기 채널막 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막과 상기 채널막을 순차적으로 패터닝하여 상기 채널막의 융기된 부위들 각각의 측면을 노출시키는 개구부를 갖는 다층 구조물 패턴을 형성하는 단계;
    상기 채널막의 융기된 부위들 각각의 측면과 연결되면서 상기 다층 구조물 패턴의 개구부를 충분하게 매립하는 금속 배선을 형성하는 단계를 포함하는 스택형 반도체 장치의 제조 방법.
  2. 제1 항에 있어서, 상기 채널막은 선택적 에피택시얼 성장(selective epitaxial growth : SEG)을 수행하여 형성하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  3. 제1 항에 있어서, 상기 층간 절연막은 산화물을 포함하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  4. 게이트 패턴과 소스/드레인을 포함하는 제1 반도체 구조물을 갖는 반도체 기판 상에 상기 반도체 기판의 표면을 부분적으로 노출시키는 제1 개구부들을 갖는 제1 층간 절연막 패턴을 형성하는 단계;
    상기 반도체 기판과 실질적으로 동일한 결정 구조를 가지면서 상기 제1 개구부들 각각에 충분하게 매립되는 플러그 타입의 제1 박막을 형성하는 단계;
    상기 플러그 타입의 제1 박막을 갖는 제1 층간 절연막 패턴 상에 상기 제1 박막과 실질적으로 동일한 결정 구조를 가지면서 그 표면이 융기된 부위들을 포함하는 제1 채널막을 형성하는 단계;
    상기 제1 채널막 상에 게이트 패턴과 소스/드레인을 포함하는 제2 반도체 구조물을 형성하는 단계;
    상기 제2 반도체 구조물을 갖는 제1 채널막 상에 제2 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막, 상기 제1 채널막 및 상기 제1 층간 절연막 패턴을 순차적으로 패터닝하여 상기 반도체 기판의 표면을 노출시키면서 상기 제1 채널막의 융기된 부위들 각각의 측면을 노출시키는 연통 타입의 개구부를 갖는 다층 구조물 패턴을 형성하는 단계; 및
    상기 제1 채널막의 융기된 부위들 각각의 측면과 연결되면서 상기 연통 타입의 개구부를 충분하게 매립하는 금속 배선을 형성하는 단계를 포함하는 스택형 반도체 장치의 제조 방법.
  5. 제4 항에 있어서, 상기 제1 층간 절연막 패턴과 상기 제2 층간 절연막 각각은 산화물을 포함하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  6. 제4 항에 있어서, 상기 플러그 타입의 제1 박막과 상기 제1 채널막은 인-시튜로 공정을 수행하여 형성하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  7. 제6 항에 있어서, 상기 인-시튜로 공정을 수행할 경우, 상기 플러그 타입의 제1 박막은 선택적 에피택시얼 성장을 수행하여 형성하고, 상기 제1 채널막은 에피택시얼 측면 과성장(epitaxial lateral overgrowth : ELO)을 수행하여 형성하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  8. 제4 항에 있어서, 상기 플러그 타입의 제1 박막은 선택적 에피택시얼 성장을 수행하여 형성하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  9. 제4 항에 있어서, 상기 제1 채널막을 형성하는 단계는,
    상기 플러그 타입의 제1 박막을 갖는 제1 층간 절연막 패턴 상에 비정질의 결정 구조를 갖는 박막을 형성하는 단계; 및
    상기 플러그 타입의 제1 박막이 상변화에 영향을 끼치는 상태에서 상변화가 발생하도록 상기 비정질의 결정 구조를 갖는 박막에 레이저 빔을 조사하는 단계를 포함하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  10. 제9 항에 있어서, 상기 레이저 빔은 상기 비정질의 결정 구조를 갖는 박막을 녹일 수 있는 온도로 조사하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  11. 제4 항에 있어서, 상기 제1 채널막의 표면이 융기된 부위들은 상기 반도체 기판과 전기적으로 연결되는 부위에 위치하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  12. 제4 항에 있어서, 상기 제1 채널막의 표면이 융기된 부위들은 상기 제1 층간 절연막 패턴의 제1 개구부들 사이의 중간 부위에 위치하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  13. 제4 항에 있어서, 상기 제2 반도체 구조물이 형성된 상기 제1 채널막 상부에 상기 제1 층간 절연막 패턴과 동일한 제2 내지 제n(n은 3이상의 자연수) 층간 절연막 패턴, 상기 플러그 타입의 제1 박막과 동일한 제2 내지 제p 박막(p는 3이상의 자연수), 상기 제1 채널막과 동일한 제2 내지 제q(q는 3이상의 자연수) 채널막 및 상기 제2 반도체 구조물과 동일한 제3 내지 제r(r은 4이상의 자연수) 반도체 구조물을 반복 형성하는 단계를 더 포함하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
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US11/491,396 US7674660B2 (en) 2006-01-24 2006-07-22 Multilevel semiconductor device and method of manufacturing the same
CN2007100040969A CN101009247B (zh) 2006-01-24 2007-01-23 多层半导体器件及其制造方法

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8048784B2 (en) 2007-10-17 2011-11-01 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices including a doped silicon layer
US9466402B2 (en) 2003-09-16 2016-10-11 The Trustees Of Columbia University In The City Of New York Processes and systems for laser crystallization processing of film regions on a substrate utilizing a line-type beam, and structures of such film regions

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7648871B2 (en) * 2005-10-21 2010-01-19 International Business Machines Corporation Field effect transistors (FETS) with inverted source/drain metallic contacts, and method of fabricating same
KR100833250B1 (ko) * 2006-12-08 2008-05-28 (주)실리콘화일 적층구조를 갖는 집적회로의 제조방법 및 그 집적회로
US8247317B2 (en) * 2009-09-16 2012-08-21 Applied Materials, Inc. Methods of solid phase recrystallization of thin film using pulse train annealing method
TWI528418B (zh) 2009-11-30 2016-04-01 應用材料股份有限公司 在半導體應用上的結晶處理
KR20120073394A (ko) * 2010-12-27 2012-07-05 삼성전자주식회사 반도체 소자 및 이의 제조방법
JP5819614B2 (ja) * 2011-02-02 2015-11-24 信越化学工業株式会社 Ｓｏｉウェーハの製造方法
KR102053348B1 (ko) 2013-09-05 2019-12-06 삼성전자주식회사 반도체 소자
US9281305B1 (en) * 2014-12-05 2016-03-08 National Applied Research Laboratories Transistor device structure
CN109137063B (zh) * 2017-06-27 2020-12-08 南京新创力光电科技有限公司 一种高质量多晶硅薄膜的制备方法和制备装置
CN111584498B (zh) * 2020-05-27 2023-03-24 上海集成电路研发中心有限公司 一种cmos片内三维结构的形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970023722A (ko) * 1995-10-20 1997-05-30 김광호 반도체 장치의 제조방법
JP2000100829A (ja) 1998-09-25 2000-04-07 Sony Corp 接合型電界効果トランジスタおよびその製造方法
KR20050065220A (ko) * 2003-12-24 2005-06-29 동부아남반도체 주식회사 반도체 칩 제조 공정의 통합 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5770482A (en) * 1996-10-08 1998-06-23 Advanced Micro Devices, Inc. Multi-level transistor fabrication method with a patterned upper transistor substrate and interconnection thereto
JP2001284252A (ja) * 2000-03-30 2001-10-12 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US6429484B1 (en) * 2000-08-07 2002-08-06 Advanced Micro Devices, Inc. Multiple active layer structure and a method of making such a structure
DE10200399B4 (de) * 2002-01-08 2008-03-27 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Erzeugung einer dreidimensional integrierten Halbleitervorrichtung und dreidimensional integrierte Halbleitervorrichtung
KR100583972B1 (ko) * 2004-11-26 2006-05-26 삼성전자주식회사 씨모스 인버터의 노드 콘택 구조체를 갖는 반도체소자의제조방법들
KR100621633B1 (ko) * 2005-04-18 2006-09-19 삼성전자주식회사 적층된 트랜지스터들을 구비하는 반도체 장치의 형성 방법및 그에 의해 형성된 반도체 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970023722A (ko) * 1995-10-20 1997-05-30 김광호 반도체 장치의 제조방법
JP2000100829A (ja) 1998-09-25 2000-04-07 Sony Corp 接合型電界効果トランジスタおよびその製造方法
KR20050065220A (ko) * 2003-12-24 2005-06-29 동부아남반도체 주식회사 반도체 칩 제조 공정의 통합 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9466402B2 (en) 2003-09-16 2016-10-11 The Trustees Of Columbia University In The City Of New York Processes and systems for laser crystallization processing of film regions on a substrate utilizing a line-type beam, and structures of such film regions
US8048784B2 (en) 2007-10-17 2011-11-01 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices including a doped silicon layer

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