KR20050025822A - 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치 - Google Patents

멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치 Download PDF

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Abstract

본 발명은 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치에 관한 것으로써, 특히 메인 비트라인 센스 앰프의 센싱 레벨을 복수개로 설정하고 데이타 레지스터에서 센싱된 멀티 레벨 출력 전압을 시간 구간으로 구분하여 레퍼런스 타이밍 스트로브 구간에서 복수개의 셀 데이타를 판정할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은, 복수개의 셀 어레이 블럭이 레퍼런스 타이밍 스트로브 구간동안 서로 다른 복수개의 센싱감지 임계전압을 생성하여, 각각 다른 시간 구간에서 복수개의 센싱감지 임계전압과 메인 비트라인으로부터 인가되는 복수개의 셀 데이타 센싱 전압을 비교하여 출력하고, 데이타 레지스터 어레이부는 각각 다른 시간 구간에서 서로 다른 타이밍에 활성화되는 복수개의 리드 락신호에 따라 복수개의 셀 어레이 블럭으로부터 각각 인가되는 복수개의 셀 데이타를 저장함으로써 셀 데이타의 센싱 전압 레벨을 복수개로 설정하여 센싱된 복수개의 데이타 비트들을 하나의 셀에 저장할 수 있도록 한다.

Description

멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치{Non-volatile ferroelectric memory device for controlling multi-bit}
본 발명은 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치에 관한 것으로써, 특히 하나의 강유전체 메모리 셀에 멀티비트의 데이타를 저장하고 센싱할 수 있도록 하는 기술이다.
일반적으로 불휘발성 강유전체 메모리 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM;Dynamic Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다.
이러한 FeRAM은 디램과 거의 유사한 구조를 갖는 기억소자로써 캐패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다.
상술된 FeRAM에 관한 기술내용은 본 발명과 동일 발명자에 의해 출원된 대한민국 특허 출원 제 2001-57275호에 개시된 바 있다.
이러한 종래의 불휘발성 강유전체 메모리에서 셀 데이타 센싱시, 센싱 레퍼런스 전압의 레벨을 적정한 레벨로 설정해야 한다.
하지만, FeRAM의 칩 동작 전압이 저 전압화 되면서 셀을 센싱하기 위한 레퍼런스 전압의 레벨이 점점 감소하게 되었다. 셀 데이타의 센싱 전압 레벨이 낮을 경우 레퍼런스 전압과의 전압 마진이 작아지게 되어 데이타 판별이 어렵게 되는 문제점이 있다. 또한, 레퍼런스 전압 자체의 전압 레벨 변동에 의해 센싱 마진이 감소하게 되는 문제점이 있다. 따라서, 1T1C(1transistor, 1capacitor) 구조의 FeRAM 칩에서 빠른 동작 속도의 구현이 어렵게 되는 문제점이 있다.
또한, 반도체 메모리의 디자인 룰(Design Rule)이 작아지면서 셀 사이즈도 점점 작아지게 된다. 이에 따라, 셀 사이즈의 유효성을 증가시키기 위하여 하나의 셀에 복수개의 멀티비트 데이타를 저장할 수 있도록 하는 본 발명의 필요성이 대두되었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 다음과 같은 목적을 갖는다.
첫째, 센스앰프 어레이부에서 서로 다른 센싱감지 임계전압을 생성하여 복수개의 데이타 레벨을 감지할 수 있도록 하는데 그 목적이 있다.
둘째, 타이밍 스트로브 구간에서 복수개의 레벨 센싱 출력 전압을 각각 다른 시간 구간으로 나누어 복수개의 데이타 레벨을 감지함으로써 하나의 셀에 복수개의 데이타 비트를 저장할 수 있도록 하는데 그 목적이 있다.
셋째, 레지스터를 통해 리드 및 라이트된 복수개의 데이타를 저장하여 데이타 엑세스 시간이 향상된 칩을 구현하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치는, 불휘발성 강유전체 메모리를 각각 구비하고, 레퍼런스 타이밍 스트로브 구간동안 서로 다른 복수개의 센싱감지 임계전압을 생성하여, 각각 다른 시간 구간에서 복수개의 센싱감지 임계전압과 메인 비트라인으로부터 인가되는 복수개의 셀 데이타 센싱 전압을 비교하여 출력하는 복수개의 셀 어레이 블럭; 각각 다른 시간 구간에서 서로 다른 타이밍에 활성화되는 복수개의 리드 락신호에 따라 복수개의 셀 어레이 블럭으로부터 각각 인가되는 복수개의 셀 데이타를 저장하고, 저장된 상기 복수개의 셀 데이타를 아날로그 레퍼런스 레벨 신호로 변환하여 출력하는 데이타 레지스터 어레이부; 및 복수개의 셀 어레이 블럭과 공통 연결되어 복수개의 셀 어레이 블럭과 데이타 레지스터 어레이부간의 상호 데이타 교환을 제어하는 공통 데이타 버스부를 구비함을 특징으로 한다.
또한, 본 발명은 복수개의 셀 어레이 블럭; 및 공통 데이타 버스부를 통해 복수개의 셀 어레이 블럭으로부터 인가되는 복수개의 셀 데이타 센싱 전압을 순차적으로 저장하는 데이타 레지스터 어레이부를 구비하고, 복수개의 셀 어레이 블럭은 레퍼런스 타이밍 스트로브 구간에서 일정한 시간 간격을 두고 순차적으로 활성화되는 복수개의 센싱 인에이블 신호에 따라 복수개의 센싱감지 임계전압을 생성하고, 공통 데이타 버스부로부터 인가되는 복수개의 셀 데이타 센싱 전압을 복수개의 센싱감지 임계전압과 비교하는 센스앰프 어레이부를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명에 따른 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치에 관한 구성도이다.
본 발명은 리드/라이트 데이타 버퍼부(100), 데이타 버퍼 버스부(200), 데이타 레지스터 어레이부(300), 복수개의 셀 어레이 블럭(400,402) 및 공통 데이타 버스부(500)를 구비한다.
셀 어레이 블럭(400,402)은 데이타 저장을 위한 복수개의 셀 어레이를 구비한다. 특히, 본 발명의 셀 어레이 블럭(400,402)은 서브 비트라인 및 메인 비트라인을 구비하고 서브 비트라인의 센싱전압을 전류로 변환시켜 메인 비트라인 센싱전압을 유도하는 멀티 비트라인 구조의 비트라인 셀 어레이를 갖는다.
여기서, 공통 데이타 버스부(500)를 중심으로 위, 아래로 복수개의 셀 어레이 블럭(400,402)이 배치된다. 그리고, 복수개의 셀 어레이 블럭(400,402)이 공통 데이타 버스부(500)를 공유하도록 하는 구조를 갖는다.
리드/라이트 데이타 버퍼부(100)는 데이타 버퍼 버스부(200)를 통해 데이타 레지스터 어레이부(300)와 연결된다. 데이타 레지스터 어레이부(300)는 공통 데이타 버스부(500)의 데이타를 센싱시 데이타의 전압 레벨이 센싱감지 임계전압을 지나는 시간을 기준으로 데이타의 레벨 즉 하이 또는 로우를 판별한다.
이러한 구성을 갖는 본 발명은, 리드 동작 모드시 셀 어레이 블럭(400,402)에서 리드된 데이타가 공통 데이타 버스부(500)를 통해 데이타 레지스터 어레이부(300)에 저장된다. 그리고, 데이타 레지스터 어레이부(300)에 저장된 리드 데이타는 데이타 버퍼 버스부(200)를 통해 리드/라이트 데이타 버퍼부(100)로 출력된다.
반면에, 라이트 동작 모드시 리드/라이트 데이타 버퍼부(100)를 통해 입력된 입력 데이타는 데이타 버퍼 버스부(200)를 통해 데이타 레지스터 어레이부(300)에 저장된다. 그리고, 데이타 레지스터 어레이부(300)에 저장된 입력 데이타 또는 리드 데이타는 공통 데이타 버스부(500)를 통해 셀 어레이 블럭(400,402)에 라이트된다.
도 2는 도 1의 셀 어레이 블럭(400,402)에 관한 상세 구성도이다.
셀 어레이 블럭(400)은 MBL(Main Bit Line) 풀업(Pull Up) 제어부(410), 메인 비트라인 센싱 로드부(420), 복수개의 서브 셀 어레이(430), 라이트 스위칭부(440) 및 센스앰프 어레이부(450)를 구비한다.
여기서, 복수개의 서브 셀 어레이(430)의 메인 비트라인은 라이트 스위칭부(440)를 통해 센스앰프 어레이부(450)와 연결되고, 센스앰프 어레이부(450)는 공통 데이타 버스부(500)와 연결된다.
도 3은 도 2의 MBL 풀업 제어부(410)에 관한 상세 회로도이다.
MBL 풀업 제어부(410)는 프리차지시 메인 비트라인 MBL을 풀업 시키기 위한 PMOS트랜지스터 P1를 구비한다. PMOS트랜지스터 P1의 소스 단자는 전원전압 VCC 인가단에 연결되고, 드레인 단자는 메인 비트라인 MBL에 연결되며, 게이트 단자를 통해 메인 비트라인 풀업 제어신호 MBLPUC가 인가된다.
도 4는 도 2의 메인 비트라인 센싱 로드부(420)에 관한 상세 회로도이다.
메인 비트라인 센싱 로드부(420)는 메인 비트라인 MBL의 센싱 로드를 제어하는 PMOS트랜지스터 P2를 구비한다. PMOS트랜지스터 P2의 소스 단자는 전원전압 VCC 인가단 사이에 연결되고, 드레인 단자는 메인 비트라인 MBL에 연결되며, 게이트 단자를 통해 메인 비트라인 제어신호 MBLC가 인가된다.
도 5는 도 2의 라이트 스위칭부(440)에 관한 상세 회로도이다.
라이트 스위칭부(440)는 NMOS트랜지스터 N1 및 PMOS트랜지스터 P3를 구비한다. 여기서, NMOS트랜지스터 N1는 메인 비트라인 MBL과 공통 데이타 버스부(500) 사이에 연결되어 게이트 단자를 통해 라이트 스위칭 신호 WSN가 인가된다. 또한, PMOS트랜지스터 P3는 메인 비트라인 MBL과 공통 데이타 버스부(500) 사이에 연결되어 게이트 단자를 통해 라이트 스위칭 신호 WSP가 인가된다.
도 6은 도 2의 서브 셀 어레이(430)에 관한 상세 회로도이다.
서브 셀 어레이(430)의 각각의 메인 비트라인 MBL은 복수개의 서브 비트라인 SBL 중에서 하나의 서브 비트라인 SBL과 선택적으로 연결된다. 즉, 복수개의 서브 비트라인 선택 신호 SBSW1 중 어느 하나의 활성화시 해당하는 NMOS트랜지스터 N6가 턴온되어 하나의 서브 비트라인 SBL을 활성화시킨다. 또한, 하나의 서브 비트라인 SBL에는 복수개의 셀 C이 연결된다.
서브 비트라인 SBL은 서브 비트라인 풀다운 신호 SBPD의 활성화시 NMOS트랜지스터 N4의 턴온에 따라 그라운드 레벨로 풀다운 된다. 그리고, 서브 비트라인 풀업 신호 SBPU는 서브 비트라인 SBL에 공급되는 전원을 제어하기 위한 신호이다. 즉, 저전압에서는 전원전압 VCC 보다 높은 전압을 생성하여 서브 비트라인 SBL에 공급한다.
그리고, 서브 비트라인 선택 신호 SBSW2는 NMOS트랜지스터 N5의 스위칭에 따라 서브 비트라인 풀업 신호 SBPU 인가단과 서브 비트라인 SBL 사이의 연결을 제어한다.
또한, NMOS트랜지스터 N3는 NMOS트랜지스터 N2와 메인 비트라인 MBL 사이에 연결되고, 게이트 단자가 서브 비트라인 SBL과 연결된다. NMOS트랜지스터 N2는 접지전압단과 NMOS트랜지스터 N3 사이에 연결되고, 게이트를 통해 메인 비트라인 풀다운 신호 MBPD가 인가되어 메인 비트라인 MBL의 센싱 전압을 조정한다.
도 7은 도 2의 센스앰프 어레이부(450)에 관한 상세 구성도이다.
센스앰프 어레이부(450)는 멀티레벨 센싱부(451)와 센싱 출력부(453)를 구비한다. 그리고, 멀티레벨 센싱부(451)는 센싱 전압 조정부(452)와 NMOS트랜지스터 N7을 구비한다. 여기서, 센싱 전압 조정부(452)는 전원전압 VCC 인가단과 노드 SLO 사이에 병렬 연결된 PMOS트랜지스터 P4~P6를 구비한다.
PMOS트랜지스터 P4는 센싱 인에이블 신호 S1_EN의 디스에이블시 턴온되어 노드 SLO의 감지전압을 생성한다. 그리고, PMOS트랜지스터 P5는 센싱 인에이블 신호 S2_EN의 디스에이블시 턴온되어 노드 SLO의 감지전압을 생성한다. 또한, PMOS트랜지스터 P6는 센싱 인에이블 신호 S3_EN의 디스에이블시 턴온되어 노드 SLO의 감지전압을 생성한다. 이러한 PMOS트랜지스터 P4~P6의 턴온을 제어하는 센싱 인에이블 신호 S1_EN~S3_EN는 각각 독립적으로 활성화되고, 일정한 시간 간격을 두고 순차적으로 디스에이블된다.
여기서, PMOS트랜지스터 P4~P6의 채널 저항 값은 설정하고자 하는 전압 레벨에 따라 모두 동일하게 설정할수도 있고 다르게 설정할수도 있다.
또한, NMOS트랜지스터 N7는 노드 SLO와 접지전압단 사이에 연결되어 게이트 단자가 메인 비트라인 MBL에 연결되고, 메인 비트라인 MBL의 전압에 의해 흐르는 전류의 양이 제어된다. 이에 따라, 센싱전압 조정부(452)로부터 노드 SLO에 인가되는 전류와 NMOS트랜지스터 N7로부터 노드 SLO에 인가되는 전류의 비에 의해 복수개의 감지 전압 레벨이 생성된다.
만약, 메인 비트라인 MBL이 임계전압 이상일 경우 NMOS트랜지스터 N7가 턴온되어 노드 SLO가 로우가 된다. 그리고, 메인 비트라인 MBL이 임계전압 이하일 경우 NMOS트랜지스터 N7가 턴오프 상태를 유지하여 노드 SLO가 하이가 된다.
센싱 출력부(453)는 공통 데이타 버스부(500)와 접지전압단 사이에 직렬 연결된 NMOS트랜지스터 N8,N9를 구비한다. NMOS트랜지스터 N8의 게이트 단자는 노드 SLO와 연결되고, NMOS트랜지스터 N9의 게이트 단자에는 센싱 출력 인에이블 신호 SOUT_EN가 인가된다.
여기서, NMOS트랜지스터 N9는 통상 동작 모드시 오프 상태를 유지한다. 그리고, 리드 동작 모드시 센싱 출력 인에이블 신호 SOUT_EN가 인에이블 되면 NMOS트랜지스터 N9가 턴온된다. 따라서, 노드 SLO의 전압 레벨 상태에 따라 공통 데이타 버스부(500)의 전압 레벨이 결정된다.
즉, 공통 데이타 버스부(500)는 후술하는 버스 풀업부에 의해 하이 레벨로 프리차지 상태를 유지하고, 노드 SLO의 전압 레벨에 의해 풀 다운 여부가 결정된다. 만약, 노드 SLO의 전압 레벨이 하이일 경우 공통 데이타 버스부(500)는 로우 레벨로 풀다운 된다. 반면에, 노드 SLO의 전압 레벨이 로우일 경우 공통 데이타 버스부(500)는 그대로 하이 레벨 상태를 유지한다.
도 8은 이러한 센스앰프 어레이부(450)에 관한 동작 타이밍도이다.
먼저, T0 구간은 워드라인 및 플레이트 라인이 비활성화 상태이고, 메인 비트라인 MBL 및 공통 데이타 버스부(500)를 하이 레벨로 프리차지 하는 구간이다. 여기서, 서브 비트라인 SBL 및 노드 SLO는 로우 레벨로 프리차지 되고, 센싱 출력 인에이블 신호 SOUT_EN가 디스에이블 상태이다.
이후에, T1 구간에서는 워드라인 및 플레이트 라인이 하이 레벨로 활성화된다. 그리고, 셀에 4레벨(2비트)의 데이타를 저장하고, 저장된 셀 데이타의 전압 레벨을 센싱하기 위하여 서브 비트라인 SBL과 메인 비트라인 MBL에 데이타 00, 데이타 01, 데이타 10, 데이타 11 등의 멀티 데이타가 인가된다.
이어서, T2 구간에서는 PMOS트랜지스터 P1,P2,P3의 활성화 상태에 따라 센싱 감지 임계전압 Vs1,Vs2,Vs3이 각각 다르게 설정된다. 그리고, 센싱 출력 인에이블 신호 SOUT_EN가 하이 레벨이 된다. 따라서, 상술된 메인 비트라인 MBL의 4개의 센싱 전압 레벨은 센싱 전압 조정부(452)에 의해 설정된 3개의 센싱감지 임계전압 Vs1,Vs2,Vs3과 비교 및 증폭된다.
먼저, T2 구간의 진입시 센싱 인에이블 신호 S1_EN가 디스에이블되면 PMOS트랜지스터 P4가 턴온된다. 이에 따라, 가장 낮은 레벨을 갖는 센싱감지 임계전압 Vs1을 기준으로 노드 SLO의 전압 레벨이 결정된다. 여기서, PMOS트랜지스터 P4만 활성화 될 경우 메인 비트라인 MBL의 전압 레벨이 가장 낮은 데이타 11과 데이타 10을 판별할 수 있게 된다.
이후에, T3 구간에 진입하여 센싱 인에이블 신호 S2_EN가 디스에이블되면 PMOS트랜지스터 P4,P5가 동시에 활성화된다. 이에 따라, 중간 레벨을 갖는 센싱감지 임계전압 Vs2을 기준으로 노드 SLO의 전압 레벨이 결정된다. 여기서, PMOS트랜지스터 P4,P5가 활성화될 경우 메인 비트라인 MBL의 전압 레벨이 중간 레벨을 갖는 데이타 10과 데이타 01을 판별할 수 있게 된다.
이어서, T4 구간의 진입시 센싱 인에이블 신호 S3_EN가 디스에이블되면 PMOS트랜지스터 P4,P5,P6가 동시에 활성화된다. 이에 따라, 가장 높은 레벨을 갖는 센싱감지 임계전압 Vs3을 기준으로 노드 SLO의 전압 레벨이 결정된다. 여기서, PMOS트랜지스터 P4,P5,P6이 모두 활성화 될 경우 메인 비트라인 MBL의 전압 레벨이 가장 높은 데이타 01과 데이타 00을 판별할 수 있게 된다.
여기서, 상술된 멀티 데이타 판별과정은 센싱 인에이블 신호 S1_EN~S3_EN의 서로 다른 디스에이블 시점에 따라 각각 다른 타이밍 구간으로 설정되고, 이러한 레퍼런스 타이밍 스트로브 구간(T2~T4) 동안에는 센싱 출력 인에이블 신호 SOUT_EN가 인에이블 상태를 유지한다. 따라서, 노드 SLO의 전압 레벨에 따라 공통 데이타 버스부(500)에 판별된 데이타의 전압 레벨이 출력된다.
이후에, T5 구간의 진입시 노드 SOL의 전압 레벨이 셀 데이타와 상관없이 모두 하이 레벨로 인에이블 된다. 따라서, 공통 데이타 버스부(500)의 전압 레벨이 모두 로우 레벨로 디스에이블된다.
도 9는 도 1의 데이타 레지스터 어레이부(300)에 관한 상세 구성도이다.
데이타 레지스터 어레이부(300)는 데이타 레지스터부(320), 디코더(330), 인코더(340) 및 D/A(Digital/Analog) 변환기(350)를 구비한다.
먼저, 데이타 레지스터부(320)는 단위 데이타 레지스터(310)들을 복수개 구비하고, 리드 락신호 R_LOCK0~R_LOCK2에 따라 공통 데이타 버스부(500)로부터 인가되는 복수개의 센싱 데이타 레벨을 래치하여 저장한다. 그리고, 데이타 레지스터부(320)는 리드된 데이타를 재저장하기 위하여 라이트 락신호 W_LOCK에 따라 데이타 레지스터 신호 DREG<0:2>를 D/A변환기(350)에 출력한다. 또한, 데이타 레지스터부(320)는 디코더(330)를 통해 인가되는 코딩신호 DEC_ENC<0:2>를 저장하고, 인코더(340)에 저장된 코딩신호 DEC_ENC<0:2>를 출력한다.
여기서, 데이타 레지스터 어레이부(300)는 2비트 데이타를 처리하기 위해 3개의 데이타 레지스터(310)를 구비한다. 그리고, 4개의 데이타 센싱 레벨을 3개의 센싱 감지 임계전압과 비교하고, 그 결과를 3개의 데이타 레지스터(310)에 각각 저장한다. 3개의 센싱 감지 임계전압과의 비교 시점은 리드 락신호 R_LOCK0~R_LOCK2의 인에이블 시점에 의해 결정된다.
디코더(330)는 데이타 버퍼 버스부(200)를 통해 리드/라이트 데이타 버퍼부(100)로부터 인가되는 입력 데이타를 디코딩하여 코딩신호 DEC_ENC<0:2>를 데이타 레지스터부(320)로 출력한다. 인코더(340)는 데이타 레지스터부(320)로부터 인가되는 코딩신호 DEC_ENC<0:2>를 인코딩하여 데이타 버퍼 버스부(200)를 통해 리드/라이트 데이타 버퍼부(100)에 출력한다.
D/A 변환기(350)는 데이타 레지스터부(320)로부터 인가되는 복수개의 데이타 레지스터 신호 DREG<0:2>를 아날로그 신호로 변환하여 공통 데이타 버스부(500)에 출력한다.
도 10은 도 9의 데이타 레지스터 어레이부(300)에서 단위 데이타 레지스터(310)에 관한 상세 구성도이다.
데이타 레지스터(310)는 버스 풀업부(311), 리드 버스 스위칭부(312), 데이타 래치부(313), 데이타 입력 스위칭부(314) 및 데이타 출력 스위칭부(315)를 구비한다.
여기서, 버스 풀업부(311)는 버스 풀업신호 BUSPU에 따라 프리차지 구간 동안에 공통 데이타 버스부(500)를 하이 레벨로 풀업시킨다. 리드 버스 스위칭부(312)는 리드 락신호 R-LOCK에 따라 공통 데이타 버스부(500)로부터 인가되는 리드 데이타를 데이타 래치부(313)에 출력한다. 데이타 래치부(313)는 리드 버스 스위칭부(312)로부터 인가되는 리드 데이타 및 데이타 입력 스위칭부(314)로부터 인가되는 입력 데이타를 저장하고 데이타 레지스터 신호 DREG<n>를 출력한다.
데이타 입력 스위칭부(314)는 라이트 모드시에 라이트 락신호 W_LOCK에 따라 디코더(330)로부터 인가되는 코딩신호 DEC_ENC<n>를 데이타 래치부(313)에 출력한다. 데이타 출력 스위칭부(315)는 출력 인에이블 신호 OUT_EN에 따라 데이타 래치부(313)로부터 인가되는 데이타를 데이타 레지스터 신호 DREG<n>로써 D/A 변환기(350)에 출력한다.
이러한 구성을 갖는 데이타 레지스터 어레이부(300)는 리드 모드시에 공통 데이타 버스부(500)로부터 인가되는 셀 데이타를 리드 버스 스위칭부(312)를 통해 데이타 래치부(313)에 저장한다. 데이타 래치부(313)에 저장된 데이타는 데이타 출력 스위칭부(315)를 통해 데이타 버퍼 버스부(200)에 출력된다. 그리고, 데이타 래치부(313)에 저장된 데이타를 데이타 레지스터 신호 DREG<n>로써 D/A 변환기(350)에 피드백 출력되어 파괴된 데이타를 재저장하는데 사용된다.
반면에, 라이트 모드시에는 데이타 버퍼 버스부(200)로부터 인가되는 데이타가 데이타 입력 스위칭부(314)를 통해 데이타 래치부(313)에 저장된다.
도 11은 도 10의 데이타 레지스터(310)에 관한 상세 회로도이다.
먼저, 버스 풀업부(311)는 전원전압단과 공통 데이타 버스부(500) 사이에 연결된 PMOS트랜지스터 P7을 구비한다. PMOS트랜지스터 P7는 버스 풀업신호 BUSPU에 따라 공통 데이타 버스부(500)를 풀업시킨다.
리드 버스 스위칭부(312)는 전송게이트 T1,T2 및 인버터 IV1을 구비한다. 인버터 IV1는 리드 락신호 R_LOCK를 반전한다. 전송게이트 T1는 리드 락신호 R_LOCK의 상태에 따라 공통 데이타 버스부(500)로부터 인가되는 리드 데이타를 선택적으로 출력한다. 전송게이트 T2는 리드 락신호 R_LOCK의 상태에 따라 인버터 IV3의 출력신호를 선택적으로 출력한다.
데이타 래치부(313)는 래치 회로로 구성된 인버터 IV2, IV3를 구비한다.
데이타 입력 스위칭부(314)는 인버터 IV4 및 전송게이트 T3,T4를 구비한다. 인버터 IV4는 라이트 락신호 W_LOCK를 반전한다. 전송게이트 T3는 라이트 락신호 W_LOCK의 상태에 따라 인버터 IV4의 출력신호를 선택적으로 출력한다. 전송게이트 T4는 라이트 락신호 W_LOCK의 상태에 따라 데이타 버퍼 버스부(200)의 출력신호를 데이타 래치부(313)에 선택적으로 출력한다.
데이타 출력 스위칭부(315)는 인버터 IV5~IV7 및 전송게이트 T5를 구비한다. 인버터 IV5,IV6은 전송게이트 T4의 출력신호를 지연한다. 인버터 IV7는 출력 인에이블 신호 OUT_EN를 반전한다. 전송게이트 T5는 출력 인에이블 신호 OUT_EN의 상태에 따라 인버터 IV6의 출력신호를 데이타 버퍼 버스부(200)에 선택적으로 출력한다.
도 12는 도 9의 데이타 레지스터부(320)에 대한 동작 타이밍도이다.
먼저, T1 구간에서는 리드 락신호 R_LOCK<n>가 인에이블 되고, 복수개의 셀 센싱 데이타 00,01,10,11가 서브 비트라인 SBL에 인가된다. 그리고, 서브 비트라인 SBL의 복수개의 데이타 센싱 레벨은 복수개의 메인 비트라인 MBL 신호로 분리된다. 이때, 메인 비트라인 MBL에 인가되는 복수개의 센싱 레벨은 센스앰프 어레이부(450)에서 설정된 복수개의 센싱 감지 임계전압을 기준으로 비교하게 된다.
이후에, T2 구간에서 센싱 인에이블 신호 S1_EN가 디스에이블 된 상태에서 리드 락신호 R_LOCK0가 디스에이블되면 셀의 센싱 데이타 11과 데이타 10을 구분하여 데이타 레지스터(0)(310)에 저장한다.
그리고, T3 구간에서 센싱 인에이블 신호 S1_EN,S2_EN가 디스에이블 된 상태에서 리드 락신호 R_LOCK1가 디스에이블되면 셀의 센싱 데이타 10과 데이타 01을 구분하여 데이타 레지스터(1)(310)에 저장한다.
또한, T4 구간에서 센싱 인에이블 신호 S1_EN,S2_EN,S3_EN가 모두 디스에이블된 상태에서 리드 락신호 R_LOCK2가 디스에이블되면 셀의 센싱 데이타 01과 데이타 00을 구분하여 데이타 레지스터(2)(310)에 저장한다.
즉, 리드 락신호 R_LOCK<n>가 인에이블 된 상태에서는 데이타 래치부(313)가 활성화되어 공통 데이타 버스부(500)로부터 인가되는 복수개의 센싱 레벨을 갖는 리드 데이타가 계속해서 데이타 레지스터부(320)에 입력된다. 이에 따라, 메인 비트라인 MBL에서 레퍼런스 타이밍 스트로브 구간동안 복수개의 센싱 감지 임계 전압에 도달하는 복수개의 셀 센싱 데이타 00,01,10,11의 전압 레벨이 서로 다른 전압값을 갖게 된다.
따라서, 레퍼런스 타이밍 스트로브 구간에서 센싱 인에이블 신호 S1_EN,S2_EN,S3_EN가 디스에이블 되는 동안 센스앰프 어레이부(450)로부터 센싱된 복수개의 데이타를 3개의 데이타 레지스터(310)에 각각 저장한다. 그리고, 리드 락신호 R_LOCK<n>가 로우로 천이하면, 리드 버스 스위칭부(312)가 차단되어 리드 데이타가 더이상 데이타 래치부(313)에 입력되지 않는다. 따라서, 레퍼런스 타이밍 스트로브 구간동안 리드 락신호 R_LOCK<n>가 디스에이블 되는 시점에서 데이타 래치부(313)에 기저장된 데이타를 계속해서 유지할 수 있게 된다.
이후에, T5 구간에서 센싱 인에이블 신호 S1_EN,S2_EN,S3_EN가 모두 하이로 천이하면 센스 앰프 어레이부(450)가 비활성화되어 노드 SLO의 전압 레벨이 복수개의 셀 데이타의 전압 레벨과 상관없이 모두 하이 레벨로 인에이블 된다.
도 13은 도 9의 D/A 변환기(350)에 관한 상세 구성도이다.
D/A 변환기(350)는 레퍼런스 레벨 발생부(351)와 공통 데이타 버스 구동부(355)를 구비한다.
레퍼런스 레벨 발생부(351)는 데이타 레지스터부(320)로부터 인가되는 복수개의 데이타 레지스터 신호 DREG<0:2>, 플레이트 라인 제어신호 DAC_PL 및 이퀄라이징 신호 DAC_EQ에 따라 레퍼런스 레벨 신호 DAC_REF를 출력한다. 레퍼런스 레벨 발생부(351)는 2비트 데이타를 처리하기 위하여 3개의 데이타 레지스터 신호 DREG<0:2>를 이용하여 4개의 셀 기록 전압 레벨을 생성한다.
여기서, 레퍼런스 레벨 발생부(351)는 데이타 레지스터 신호 DREG<0:2>가 모두 "1"일 경우 데이타 레벨 "3"을 갖는 레퍼런스 레벨 신호 DAC_REF를 출력하고, 데이타 레지스터 신호 DREG<0>이 "0"이고 데이타 레지스터 신호 DREG<1> 및 DREG<2>가 "1"일 경우 데이타 레벨 "2"를 갖는 레퍼런스 레벨 신호 DAC_REF를 출력한다. 그리고, 데이타 레지스터 신호 DREG<2>이 "1"이고 데이타 레지스터 신호 DREG<0> 및 DREG<1>가 "0"일 경우 데이타 레벨 "1"를 갖는 레퍼런스 레벨 신호 DAC_REF를 출력하고, 데이타 레지스터 신호 DREG<0:2>가 모두 "0"일 경우 데이타 레벨 "0"을 갖는 레퍼런스 레벨 신호 DAC_REF를 출력한다.
공통 데이타 버스 구동부(355)는 레퍼런스 레벨 신호 DAC_REF를 구동하여 공통 데이타 버스부(500)에 출력한다.
도 14는 도 13의 레퍼런스 레벨 발생부(351)의 상세 회로도이다.
레퍼런스 레벨 발생부(351)는 스위칭부(352), 캐패시터 조정부(353) 및 프리차지 제어부(354)를 구비한다.
여기서, 스위칭부(352)는 복수개의 인버터 IV8~IV10와 복수개의 전송 스위치 T6~T8를 구비한다. 그리고, 캐패시터 조정부(353)는 복수개의 불휘발성 강유전체 캐패시터 FC1~FC3를 구비한다. 또한, 프리차지 제어부(354)는 레퍼런스 레벨 신호 DAC_REF 출력단과 접지전압 VSS 인가단 사이에 연결되어 게이트 단자를 통해 이퀄라이징 신호 DAC_EQ가 인가되는 NMOS트랜지스터 N10를 구비한다.
먼저, 스위칭부(352)의 복수개의 인버터 IV8~IV10는 데이타 레지스터부(320)로부터 인가되는 복수개의 데이타 레지스터 신호 DREG<0:2>를 반전한다. 그리고, 복수개의 전송게이트 T6~T8는 복수개의 데이타 레지스터 신호 DREG<0:2>의 상태에 따라 플레이트 라인 제어신호 DAC_PL를 선택적으로 출력한다.
복수개의 불휘발성 강유전체 캐패시터 FC1~FC3는 전송게이트 T6~T8로부터 각각 인가되는 출력신호에 따라 출력되는 캐패시터의 사이즈가 선택적으로 조정되어 레퍼런스 레벨 신호 DAC_REF의 데이타 전압 레벨을 제어한다.
프리차지 구간 동안에는 이퀄라이징 신호 DAC_EQ가 하이가 되고 NMOS트랜지스터 N10가 턴온됨으로써 레퍼런스 레벨 신호 DAC_REF를 로우 레벨로 프리차지시킨다.
도 15는 도 19의 공통 데이타 버스 구동부(355)에 관한 상세 회로도이다.
공통 데이타 버스 구동부(355)는 버퍼(356)와 구동부(357)를 구비한다. 여기서, 버퍼(356)는 레퍼런스 레벨 신호 DAC_REF의 전류 구동 능력을 증폭시켜 출력한다. 여기서, 레퍼런스 레벨 신호 DAC_REF의 전압과 공통 데이타 버스부(500)에 출력되는 전압은 동일하다.
그리고, 구동부(357)는 인버터 IV11와 전송게이트 T9를 구비한다. 구동부(357)는 라이트 모드 동안에만 인에이블 되는 구동 인에이블 신호 DAC_EN의 상태에 따라 버퍼(356)의 출력신호를 공통 데이타 버스부(500)에 선택적으로 출력한다.
도 16은 도 13의 D/A변환기(350)에 관한 동작 타이밍도이다.
먼저, t0구간 동안 플레이트 라인 제어신호 DAC_PL가 로우로 천이하고, t1구간 이후에 하이 레벨 상태를 유지한다. 이에 따라, 캐패시터 조정부(353)의 노이즈 차지를 제거하게 된다. 또한, 이퀄라이징 신호 DAC_EQ가 하이가 되어 캐패시터 조정부(353)를 로우 레벨로 초기화시킨다.
이후에, t1구간의 진입시 이퀄라이징 신호 DAC_EQ가 로우 레벨로 천이한다. 그리고, 공통 데이타 버스부(500)를 통해 셀 어레이 블럭(400,402)에 데이타를 라이트 하기 위하여 t1의 라이트 모드 동안 구동 인에이블 신호 DAC_EN가 인에이블 된다. 그리고, 복수개의 데이타 레지스터 신호 DREG<0:2>에 따라 레퍼런스 레벨 신호 DAC_REF의 전압 레벨이 결정된다.
즉, 복수개의 데이타 레지스터 신호 DREG<0:2>가 모두 하이일 경우 캐패시터 조정부(353)의 3개의 불휘발성 강유전체 캐패시터 FC1~FC3에 모두 플레이트 라인 제어신호 DAC_PL의 전압레벨이 인가되는 상태이므로 레퍼런스 레벨 신호 DAC_REF가 가장 높은 전압 레벨로 출력된다. 반대로, 복수개의 데이타 레지스터 신호 DREG<0:2>가 모두 로우일 경우 캐패시터 조정부(353)의 3개의 불휘발성 강유전체 캐패시터 FC1~FC3에 모두 플레이트 라인 제어신호 DAC_PL의 전압레벨이 인가되지 않는 상태이므로 레퍼런스 레벨 신호 DAC_REF가 가장 낮은 전압 레벨로 출력된다.
공통 데이타 버스부(500)는 초기화시 하이 레벨로 프리차지된 상태이기 때문에 라이트 구간 동안 레퍼런스 레벨 신호 DAC_REF가 기록된다.
한편, 메모리 셀에 n비트를 저장하기 위해서는 2n레벨의 데이타가 필요하다. 예를 들어, 2비트를 저장하기 위해서는 4(22) 레벨의 데이타가 필요하다. 즉, 00,01,10,11의 데이타 레벨이 필요하다. 따라서, 4레벨의 데이타를 셀에 저장하기 위해 전압 레벨을 VW0(VPP),VW1,VW2,VW3(VSS)로 구분하여 각각 저장한다.
2비트 데이타를 셀에 라이트하기 위한 동작 과정을 설명하면 다음과 같다.
먼저, 플레이트 라인 PL이 접지전압 VSS 레벨인 상태에서 VW0(VPP) 전압으로 모든 셀에 히든 데이타 "1"을 라이트한다.
다음에, 플레이트 라인 PL에 펌핑전압 VPP가 가해진 상태에서, 데이타 레벨 (10)을 저장하기 위해 서브 비트라인 SBL과 메인 비트라인 MBL에 전압 VW1을 인가한다. 이에 따라, 플레이트 라인 PL과 서브 비트라인 SBL에 전압 VW0-VW1 만큼의 전압이 가해진다. 즉, 처음 셀에 저장된 전하값이 전압 VW0-VW1의 값에 해당되는전하값 만큼 줄어든다. 따라서, 데이타 레벨 (11)이 데이타 레벨 (10)로 천이한다.
이후에, 동일한 방식으로 서브 비트라인 SBL 및 메인 비트라인 MBL에 전압 VW2,VW3을 각각 달리 인가함으로써, 셀에 데이타 레벨 (01) 및 데이타 레벨 (00)을 저장할 수 있게 된다.
여기서, 서브 비트라인 SBL 센싱 전압은 메인 비트라인 MBL에서 2n개의 데이타 레벨(111), 데이타 레벨(110)... 데이타 레벨(001), 데이타 레벨(000)으로 표현된다. 그리고, 2n개의 데이타 레벨은 2n-1개의 레퍼런스 레벨과 비교 및 증폭된다.
리드 모드시에는 데이타 센싱시 2n-1개의 센스앰프 어레이부(450)의 출력이 인코더(340)에서 인코딩되어 n개의 입/출력 데이타가 리드/라이트 데이타 버퍼부(100)에 출력된다. 반면에, 라이트 또는 재저장시에는 인코더(340)의 출력이 디코더(330)로 피드백 입력된다. 따라서, 디코더(330)의 출력은 D/A 변환기(350)에서 D/A 변환되고, D/A 변환기(350)는 2n개의 라이트/재저장 레벨의 전압 VW0, VW1...을 출력한다.
한편, 도 17은 본 발명에 따른 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치의 라이트 모드시 동작 타이밍도이다.
먼저, t1구간의 진입시 라이트 인에이블 신호 /WE가 로우로 디스에이블 되면, 라이트 모드 엑티브 상태가 된다. 이때, 메인 비트라인 제어신호 MBLC가 디스에이블되고, 메인 비트라인 풀업신호 MBLPU가 인에이블된다.
이후에, t2구간의 진입시 워드라인 WL이 펌핑전압 VPP 레벨로 인에이블되고, 메인 비트라인 풀업 제어신호 MBLPUC가 인에이블 된다.
다음에, 데이타 센싱 구간인 t3 구간의 진입시 플레이트 라인 PL이 펌핑전압 VPP 레벨로 인에이블되고, 서브 비트라인 풀다운 신호 SBPD가 디스에이블되어 메인 비트라인 MBL에 셀 데이타가 인가된다. 그리고, 리드 락신호 R_LOCK가 순차적으로 디스에이블되어 복수개의 셀 센싱 데이타를 래치하게 된다. 이때, 서브 풀업신호 BUSPU는 인에이블되어 공통 데이타 버스부(500)의 프리차지 동작을 중지하게 된다.
이후에, t4 구간의 진입시 리드 락신호 R_LOCK가 하이로 인에이블되어 공통 데이타 버스부(500)로부터 인가되는 새로운 셀 데이타를 입력받게 된다.
다음에, t5 구간의 진입시 플레이트 라인 PL이 로우로 디스에이블되고, 서브 비트라인 선택 신호 SBSW2가 하이로 인에이블된다. 그리고, 서브 비트라인 풀다운 신호 SBPD가 하이로 인에이블 되고, 서브 비트라인 SBL 및 메인 비트라인 풀다운 신호 MBPD가 로우로 디스에이블된다.
t6구간에서는 히든 데이타 "1"을 기록한다. t6구간의 진입시 워드라인 WL 전압이 상승하고, 서브 비트라인 풀업 신호 SBPU신호의 인에이블에 따라 서브 비트라인 선택신호 SBSW2가 펌핑전압 VPP 레벨로 인에이블 된다. 이에 따라, 서브 비트라인 SBL의 전압 레벨이 펌핑전압 VPP 레벨로 상승한다.
이때, 라이트 스위칭 신호 WSN가 인에이블되면 메인 비트라인 MBL과 공통 데이타 버스부(500)가 연결된다. 그리고, 라이트 락신호 W_LOCK가 인에이블되어 데이타 래치부(313)에 저장된 데이타를 메모리 셀에 저장할 수 있게 된다. 또한, 버스 풀업신호 BUSPU가 로우가 되어 공통 데이타 버스부(500)가 프리차지된다.
다음에, t7 구간에서는 라이트 인에이블 신호 /WE의 인에이블에 따라 멀티 레벨의 데이타를 기록할 수 있다. t7구간의 진입시 플레이트 라인 PL이 다시 하이로 인에이블된다. 그리고, 서브 비트라인 선택 신호 SBSW1가 펌핑전압 VPP 레벨로 상승하고, 서브 비트라인 선택 신호 SBSW2가 디스에이블된다. 이때, 메인 비트라인 제어신호 MBLC와 버스 풀업신호 BUSPU가 하이로 인에이블된다.
따라서, 서브 비트라인 선택 신호 SBSW1가 펌핑전압 VPP 레벨인 구간동안, 서브 비트라인 SBL 및 메인 비트라인 MBL에 인가되는 멀티 전압 VW0~VW3 레벨에 따라 복수개의 데이타를 메모리 셀에 기록할 수 있다.
이후에, t8 구간의 진입시 워드라인 WL이 디스에이블된다. 그리고, t9 구간의 진입시 플레이트 라인 PL, 서브 비트라인 선택 신호 SBSW1 및 서브 비트라인 풀업 신호 SBPU가 디스에이블된다. 또한, 서브 비트라인 풀다운 신호 SBPD가 인에이블되고, 메인 비트라인 풀업 제어신호 MBLPUC가 디스에이블되어 메인 비트라인 MBL을 전원전압 VCC 레벨로 프리차지 한다. 이때, 라이트 스위칭 신호 WSN가 디스에이블되어 메인 비트라인 MBL 및 공통 데이타 버스부(500)의 연결을 차단한다.
도 18은 본 발명에 따른 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치의 리드 모드시 동작 타이밍도이다.
먼저, 리드 모드시에는 라이트 인에이블 신호 /WE가 전원전압 VCC 레벨을 유지한다. 그리고, t3,t4 구간은 데이타 센싱 구간이다. 또한, t6구간에서는 히든 데이타 "1"을 기록하고, t7 구간 이후에 데이타 출력 유효 구간을 유지한다.
이때, 셀 어레이 블럭(400)은 리드/라이트 데이타 버퍼부(100)를 통해 외부로부터 입력되는 입력 데이타를 셀에 기록하는 것이 아니라 데이타 레지스터 어레이부(300)에 저장된 리드 데이타를 다시 셀에 재저장한다.
이후에, t7구간에서는 복수개의 멀티플 레벨 데이타를 재저장한다. 즉, 서브 비트라인 선택 신호 SBSW1가 하이 레벨일 구간 동안에 피드백 디코더 루프에 의해 서브 비트라인 SBL 및 메인 비트라인 MBL에 각각 멀티플 레벨의 전압 VW0~VW3을 인가한다. 이에 따라, 메모리 셀에 멀티플 레벨이 재저장된다.
그리고, t7구간동안 셀 어레이 블럭(400)에 저장된 복수개의 데이타 레벨을 센싱하여 공통 데이타 버스부(500)를 통해 출력할 수 있게 된다.
이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과를 제공한다.
첫째, 하나의 셀에 복수개의 데이타 비트를 저장함으로써 센싱 마진을 향상시킬 수 있도록 한다.
둘째, 레지스터를 통해 리드 및 라이트된 복수개의 데이타를 저장하여 데이타 엑세스 시간이 향상된 칩을 구현할 수 있도록 한다.
셋째, 저전원 전압이나 빠른 엑세스 타임의 칩의 구현시 센싱 전압의 마진을 확보하고 동작 속도를 향상시킬 수 있도록 한다.
도 1은 본 발명에 따른 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치의 구성도.
도 2는 도 1의 셀 어레이 블럭에 관한 상세 구성도.
도 3은 도 2의 메인 비트라인 풀업 제어부에 관한 상세 회로도.
도 4는 도 2의 메인 비트라인 센싱 로드부에 관한 상세 회로도.
도 5는 도 2의 라이트 스위칭부에 관한 상세 회로도.
도 6은 도 2의 서브 셀 어레이에 관한 상세 회로도.
도 7은 도 2의 센스앰프 어레이부에 관한 상세 구성도.
도 8은 도 7의 센스앰프 어레이부에 관한 동작 타이밍도.
도 9는 도 1의 데이타 레지스터 어레이부에 관한 상세 구성도.
도 10은 도 9의 데이타 레지스터에 관한 상세 구성도.
도 11은 도 10의 데이타 레지스터에 관한 상세 회로도.
도 12는 도 9의 데이타 레지스터 어레이부에 관한 동작 타이밍도.
도 13은 도 9의 D/A 변환기에 관한 상세 구성도.
도 14는 도 13의 레퍼런스 레벨 발생부에 관한 상세 회로도.
도 15는 도 13의 공통 데이타 버스 구동부의 상세 회로도.
도 16은 도 9의 D/A 변환기에 관한 동작 타이밍도.
도 17은 본 발명에 따른 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치의 라이트 모드시 동작 타이밍도.
도 18은 본 발명에 따른 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치의 리드 모드시 동작 타이밍도.

Claims (17)

  1. 불휘발성 강유전체 메모리를 각각 구비하고, 레퍼런스 타이밍 스트로브 구간동안 서로 다른 복수개의 센싱감지 임계전압을 생성하여, 각각 다른 시간 구간에서 상기 복수개의 센싱감지 임계전압과 메인 비트라인으로부터 인가되는 복수개의 셀 데이타 센싱 전압을 비교하여 출력하는 복수개의 셀 어레이 블럭;
    상기 각각 다른 시간 구간에서 서로 다른 타이밍에 활성화되는 복수개의 리드 락신호에 따라 상기 복수개의 셀 어레이 블럭으로부터 각각 인가되는 복수개의 셀 데이타를 저장하고, 저장된 상기 복수개의 셀 데이타를 아날로그 레퍼런스 레벨 신호로 변환하여 출력하는 데이타 레지스터 어레이부; 및
    상기 복수개의 셀 어레이 블럭과 공통 연결되어 상기 복수개의 셀 어레이 블럭과 상기 데이타 레지스터 어레이부간의 상호 데이타 교환을 제어하는 공통 데이타 버스부를 구비함을 특징으로 하는 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
  2. 제 1항에 있어서, 상기 복수개의 셀 어레이 블럭 각각은
    메인 비트라인 풀업 제어신호의 상태에 따라 상기 메인 비트라인을 풀업시키는 메인 비트라인 풀업 제어부;
    메인 비트라인 제어신호의 상태에 따라 상기 메인 비트라인의 센싱 로드를 제어하는 메인 비트라인 센싱 로드부;
    상기 불휘발성 강유전체 메모리를 각각 구비하는 복수개의 서브 셀 어레이;
    라이트 스위칭 신호의 상태에 따라 상기 메인 비트라인과 상기 공통 데이타 버스부를 선택적으로 연결하는 라이트 스위칭부; 및
    상기 각각 다른 시간 구간에서 일정한 시간 간격을 두고 순차적으로 활성화되는 복수개의 센싱 인에이블 신호에 따라 상기 복수개의 센싱감지 임계전압을 생성하고, 상기 공통 데이타 버스부로부터 인가되는 복수개의 셀 데이타 센싱 전압을 상기 복수개의 센싱감지 임계전압과 비교하는 센스앰프 어레이부를 구비함을 특징으로 하는 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
  3. 제 2항에 있어서, 상기 센스앰프 어레이부는
    상기 복수개의 센싱 인에이블 신호에 따라 생성된 상기 복수개의 센싱감지 임계전압과 상기 복수개의 셀 데이타 센싱 전압을 비교하여 복수개의 감지 전압 레벨을 출력노드에 출력하는 멀티레벨 센싱부; 및
    센싱 출력 인에이블 신호의 활성화시 상기 출력노드의 전압레벨에 따라 상기 공통데이타 버스부에 복수개의 셀 데이타를 출력하는 센싱 출력부를 구비함을 특징으로 하는 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
  4. 제 3항에 있어서, 상기 멀티레벨 센싱부는
    상기 복수개의 센싱 인에이블 신호의 선택적인 인에이블 상태에 따라 상기 출력노드에 출력되는 전압 레벨을 조정하는 센싱 전압 조정부; 및
    상기 메인 비트라인으로부터 인가되는 셀 데이타의 전압 레벨에 따라 상기 출력노드에 인가되는 전류의 양을 제어하는 제 1구동소자를 구비함을 특징으로 하는 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
  5. 제 4항에 있어서, 상기 센싱 전압 조정부는
    전원전압 인가단과 출력노드 사이에 병렬 연결되고 상기 복수개의 센싱 인에이블 신호의 인에이블 상태에 따라 순차적으로 턴온되는 복수개의 PMOS트랜지스터를 구비함을 특징으로 하는 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
  6. 제 3항에 있어서, 상기 센싱 출력부는
    상기 센싱 출력 인에이블 신호의 활성화시 그라운드 전압을 출력하는 제 2구동소자; 및
    상기 출력노드의 전압 레벨에 따라 상기 공통 데이타 버스부의 전압 레벨을 결정하는 제 3구동소자를 구비함을 특징으로 하는 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
  7. 제 1항에 있어서, 상기 데이타 레지스터 어레이부는
    상기 복수개의 리드 락신호의 순차적인 활성화에 따라 상기 공통 데이타 버스부로부터 인가되는 상기 복수개의 센싱 데이타 레벨을 저장하고 복수개의 데이타 레지스터 신호를 출력하는 데이타 레지스터부;
    데이타 버퍼 버스부를 통해 리드/라이트 데이타 버퍼부로부터 인가되는 입력 데이타를 디코딩하여 복수개의 코딩신호를 상기 데이타 레지스터부에 출력하는 디코더;
    상기 데이타 레지스터부로부터 인가되는 상기 복수개의 코딩신호를 인코딩하여 상기 데이타 버퍼 버스부에 출력하는 인코더; 및
    상기 복수개의 데이타 레지스터 신호를 아날로그 레퍼런스 레벨 신호로 변환하여 상기 공통 데이타 버스부에 출력하는 D/A 변환기를 구비함을 특징으로 하는 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
  8. 제 7항에 있어서, 상기 데이타 레지스터부는 복수개의 단위 데이타 레지스터를 구비하고,
    상기 복수개의 단위 데이타 레지스터 각각은
    버스 풀업신호에 따라 상기 공통 데이타 버스부를 전원전압으로 풀업시키는 버스 풀업부;
    리드 락신호의 활성화시 상기 공통 데이타 버스부로부터 인가되는 센싱 데이타 레벨을 출력하는 리드 버스 스위칭부;
    상기 리드 버스 스위칭부로부터 인가되는 상기 센싱 데이타 레벨을 저장하고 데이타 레지스터 신호를 출력하는 데이타 래치부;
    라이트 락신호의 활성화시 상기 데이타 버퍼 버스부로부터 인가되는 코딩신호를 상기 데이타 래치부에 출력하는 데이타 입력 스위칭부; 및
    출력 인에이블 신호의 활성화시 상기 데이타 래치부로부터 인가되는 코딩신호를 상기 인코더에 출력하는 데이타 출력 스위칭부를 구비함을 특징으로 하는 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
  9. 제 7항에 있어서, 상기 D/A 변환기는
    상기 복수개의 데이타 레지스터 신호의 전압 레벨 상태에 따라 불휘발성 강유전체 캐패시터의 사이즈를 조정하여 상기 레퍼런스 레벨 신호의 전압 레벨을 제어하는 레퍼런스 레벨 발생부; 및
    라이트 모드시 상기 레퍼런스 레벨 신호를 버퍼링 및 구동하여 상기 공통 데이타 버스부에 출력하는 공통 데이타 버스 구동부를 구비함을 특징으로 하는 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
  10. 제 9항에 있어서, 상기 레퍼런스 레벨 발생부는
    상기 복수개의 데이타 레지스터 신호의 전압 레벨 상태에 따라 플레이트 라인 제어신호를 선택적으로 출력하는 스위칭부;
    복수개의 불휘발성 강유전체 캐패시터를 구비하고, 상기 플레이트 라인 제어신호에 따라 캐패시터의 사이즈를 선택적으로 조정하여 상기 레퍼런스 레벨 신호의 데이타 전압 레벨을 제어하는 캐패시터 조정부; 및
    프리차지 구간 동안 이퀄라이징 신호가 하이로 인에이블 될 경우 상기 레퍼런스 레벨 신호를 로우 레벨로 프리차지시키는 프리차지 제어부를 구비함을 특징으로 하는 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
  11. 제 10항에 있어서, 상기 스위칭부는
    상기 복수개의 데이타 레지스터 신호가 하이 레벨로 입력될 경우 상기 플레이트 라인 제어신호를 출력하고, 상기 복수개의 데이타 레지스터 신호의 갯수와 대응하는 복수개의 전송게이트를 구비함을 특징으로 하는 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
  12. 제 9항에 있어서, 상기 공통 데이타 버스 구동부는
    상기 레퍼런스 레벨 신호의 전류를 증폭 및 구동하여 출력하는 버퍼; 및
    라이트 구간동안 활성화되는 구동 인에이블 신호의 인에이블시 상기 버퍼의 출력을 상기 공통 데이타 버스부에 출력하는 구동부를 구비함을 특징으로 하는 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
  13. 복수개의 셀 어레이 블럭; 및
    공통 데이타 버스부를 통해 상기 복수개의 셀 어레이 블럭으로부터 인가되는 복수개의 셀 데이타 센싱 전압을 순차적으로 저장하는 데이타 레지스터 어레이부를 구비하고,
    상기 복수개의 셀 어레이 블럭은
    레퍼런스 타이밍 스트로브 구간에서 일정한 시간 간격을 두고 순차적으로 활성화되는 복수개의 센싱 인에이블 신호에 따라 복수개의 센싱감지 임계전압을 생성하고, 상기 공통 데이타 버스부로부터 인가되는 상기 복수개의 셀 데이타 센싱 전압을 상기 복수개의 센싱감지 임계전압과 비교하는 센스앰프 어레이부를 구비함을 특징으로 하는 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
  14. 제 13항에 있어서, 상기 센스앰프 어레이부는
    상기 복수개의 센싱 인에이블 신호에 따라 생성된 상기 복수개의 센싱감지 임계전압과 상기 복수개의 셀 데이타 센싱 전압을 비교하여 복수개의 감지 전압 레벨을 출력노드에 출력하는 멀티레벨 센싱부; 및
    센싱 출력 인에이블 신호의 활성화시 상기 출력노드의 전압레벨에 따라 상기 공통데이타 버스부에 복수개의 셀 데이타를 출력하는 센싱 출력부를 구비함을 특징으로 하는 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
  15. 제 14항에 있어서, 상기 멀티레벨 센싱부는
    상기 복수개의 센싱 인에이블 신호의 선택적인 인에이블 상태에 따라 상기 출력노드에 출력되는 전압 레벨을 조정하는 센싱 전압 조정부; 및
    메인 비트라인으로부터 인가되는 셀 데이타의 전압 레벨에 따라 상기 출력노드에 인가되는 전류의 양을 제어하는 제 1구동소자를 구비함을 특징으로 하는 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
  16. 제 15항에 있어서, 상기 센싱 전압 조정부는
    전원전압 인가단과 출력노드 사이에 병렬 연결되고 상기 복수개의 센싱 인에이블 신호의 인에이블 상태에 따라 순차적으로 턴온되는 복수개의 PMOS트랜지스터를 구비함을 특징으로 하는 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
  17. 제 14항에 있어서, 상기 센싱 출력부는
    상기 센싱 출력 인에이블 신호의 활성화시 그라운드 전압을 출력하는 제 2구동소자; 및
    상기 출력노드의 전압 레벨에 따라 상기 공통 데이타 버스부의 전압 레벨을 결정하는 제 3구동소자를 구비함을 특징으로 하는 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
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