KR20050026360A

KR20050026360A - 배터리 보호회로

Info

Publication number: KR20050026360A
Application number: KR1020040071815A
Authority: KR
Inventors: 시게에다아끼오; 오마루마꼬또
Original assignee: 텍사스 인스트루먼츠 인코포레이티드
Priority date: 2003-09-09
Filing date: 2004-09-08
Publication date: 2005-03-15
Also published as: EP1515342A1; JP3958269B2; JP2005085392A; EP1515342B1; US20050083797A1

Abstract

배터리 시스템의 보호기능이 강화되는 경우, 리셋될 수 없도록 할 필요가 없을 때 보호기능이 동작하여, 동작효율의 감소를 가져올 수 있다. 배터리 시스템은 배터리 셀들(Cell1 ~ Cell3), 하이측 경로에 접속되어 경로의 온/오프를 제어하는 FET 스위치들(SW1, SW2), 상기 경로를 차단하기 위한 퓨즈(F1), 배터리셀들의 충방전의 이상을 검출하고, FET 스위치들을 턴오프시키는 1차 보호회로(31 ~34), 배터리 셀들의 충방전 이상을 검출하고 퓨즈(F1)의 동작을 제어하는 1차 보호회로(38)를 포함한다. 상기 2차 보호제어기(38)는 FET 스위치의 제어후 소정의 기간 뒤에도 비정상상태(abnormality)가 줄어들 것 같지 않으면, 퓨즈(F1)를 제어한다.

Description

배터리 보호회로{BATTERY PROTECTION CIRCUIT}

본 발명은 다수의 배터리 셀내에서 충방전 이상이 발생할 시 전류경로를 차단하는 보호기능을 갖는 배터리 보호회로에 관한 것이다.

리튬 이온배터리 셀 또는 연속적으로 연결된 기타의 복수 배터리 셀(2차 배터리 셀)을 포함하는 배터리 시스템은 다양한 종류의 설비에 사용된다. 배터리 구조는 작지만 높은 출력을 가지기 때문에, 충방전 이상이 쉽게 발생할 수 있다. 셀의 과충전으로 인한 전압 증가, 과방전으로 인한 전압감소, 외부경로로부터 배터리 셀들로 흐르는 과충전 전류, 배터리 셀들로부터 외부로 흐르는 과방전 전류 등 다양한 유형의 충방전 이상이 존재한다. 이러한 비정상상태(abnormality)가 발생하는 경우, 잘 발견하여 과전류 및 과전압으로부터 배터리 셀들 및 외부설비를 보호할 필요가 있다.

최근, 잔류전하 표시기능 등의 다양한 기능 등을 포함시킴으로써 배터리 시스템의 성능이 향상되었다. 그 결과, 복수의 집적회로(IC)들을 제어하기 위하여 마이크로컴퓨터(μC)를 갖는 배터리 시스템이 많은 다양한 방식으로 구현되고 있다. 이러한 경우에 있어서, 소신호들을 다루는 IC들을 과충전 또는 과방전으로부터 보호할 것이 요구된다.

상기 요구사항을 고려하면, 보호기능은 중요하다. 그러나, 보호 기능이 너무 엄격하면, 전류경로가 잡음 등에 의해 자주 차단되어 사용하기 어렵게 될 것이다. 반면, 배터리 셀들과 외부 설비를 파손시킬 수 있는 치명적 손상이 없음을 확인하기 위하여 일정 수준의 패일세이프(fail-safe) 특징을 적용할 필요가 있다. 따라서, 서로 다른 보호 레벨, 즉 1차 및 2차 레벨을 포함함으로써 보호기능이 강화될 수 있다. 또한, 1차 보호를 위해 및 2차 보호를 위해 별도의 IC를 사용하여, 전원, 클록신호 등의 시스템 내의 다른 이상들이 서로 영향을 주지 않도록 하고자 하는 노력이 이루어져 왔다.

그러나, 다른 보호레벨에 사용되는 IC를 별도로 하는 것은 어셈블리 크기 및 비용을 고려할 때 바람직하지 않다. 또한, 1차 보호기능이 다운된 것으로 판단되는 경우, 2차 보호기능을 개시하도록 퓨즈가 절단되어야 한다. 이러한 배터리 시스템은 재사용하기 위해서 리셋되어야 하는 것으로, 이는 바람직하지 않다. 즉, 보호 수준에 따라 IC 를 별도로 하는 것은 보호기능이 강화된다는 장점을 갖지만, 고장 등으로 인해 1차 보호기능이 다운되었다고 판단되는 경우에는 시스템이 리셋될 수 없다는 단점이 있다. 또한, 이러한 구성은 크기 및 비용을 고려할 때 바람직하지 않다.

배터리 시스템에서 해결해야할 문제점은 보호기능이 강화되는 경우에 보호 기능이 불필요하게 동작할 수 있는 반면, 그 후에는 리셋될 수 없다는 점이다. 그 결과, 운용효율이 떨어진다.

본 발명에 따르면, 배터리 셀들과 외부 전원간의 전원공급경로에 직렬로 삽입된 제1 스위치회로 및 제2 스위치회로의 동작을 제어하는데 사용되는 배터리 보호회로가 제공되며, 이 배터리 보호회로는 상기 배터리셀들의 전압이 제1 전압보다 높은지를 모니터하는 기능을 갖는 제어기로부터 출력되는 명령신호를 수신하기 위한 인터페이스 회로를 가지며, 상기 제1 스위치회로의 동작을 제어하기 위한 제어신호를 공급하는 제1 보호제어기; 상기 배터리 셀들의 전압이 상기 제1 전압보다 또는 제2 전압보다 높은지를 검출하는 과전압 검출기를 가지며, 상기 제1 스위치 회로의 동작을 제어하기 위한 제어신호 및 상기 제2 스위치회로의 턴오프를 제어하기 위한 제어신호를 공급하는 제2 보호제어기를 포함하며, 상기 제2 보호제어기의 상기 과전압 검출기는 배터리셀들의 전압이 상기 제2 전압보다 높은지를 검출하며, 상기 제1 스위치회로를 턴오프시키기 위한 제어신호가 공급되고, 그 후, 소정의 시간후 상기 배터리 셀들의 전압이 여전히 상기 제2 전압보다 높은 때, 상기 제2 스위치회로를 턴오프시키기 위한 제어신호가 공급되는 것을 특징으로 한다.

본 발명에 따른 제1 보호제어기 및 제2 보호제어기는 동일한 반도체 칩(IC)상에 형성되는 것이 바람직하다.

본 발명에 따르면, 배터리 보호회로는, 상기 배터리셀들로부터 공급되는 전압으로부터 또는 상기 외부전원으로부터 공급되는 전압으로부터 상기 제1 보호제어기에 대한 전원전압을 발생시키는 제1 전원회로, 및 상기 배터리 셀들로부터 공급되는 전압으로부터 상기 제2 보호제어기에 대한 전원전압을 발생시키는 제2 전원회로를 더 포함하는 것이 바람직하다.

본 발명에 따르면, 배터리 보호회로는, 상기 제1 전원회로의 출력전압 및 기준전압을 비교하는 비교기를 더 포함하며, 상기 비교기가 상기 기준전압보다 상기 제1 전원회로의 출력전압이 높은 것으로 검출하는 때, 상기 제2 스위치회로를 턴오프시키기 위한 제어신호가 출력되는 것이 바람직하다.

본 발명에 따르면, 배터리 보호회로는, 상기 제어기로부터 공급되는 클록신호를 모니터하는 클록 모니터회로 및 제1 또는 제2 모드상태를 유지하기 위한 레지스터를 포함하며, 상기 클록신호가 제1 기간 동안 공급되지 않는 경우, 리셋신호가 제어기로 공급되며, 동시에, 상기 제1 스위치회로를 턴오프시키기 위한 제어신호가 출력되고, 그 후, 제2 기간동안 상기 클록신호가 공급되지 않으면, 제1 모드에서 상기 리셋신호가 공급되고, 제2 모드에서 상기 제2 스위치회로를 턴오프시키기 위한 제어신호가 공급되는 것이 바람직하다.

본 발명에 따르면, 배터리 보호회로는, 상기 배터리 셀들의 전극들 사이의 단락회로제어에 의해 상기 배터리 셀 전압을 밸런싱하기 위한 셀 밸런스회로; 및 상기 셀 밸런스회로가 셀 밸런싱을 수행하는 기간중에 상기 제1 스위치회로로 상기 제어신호를 공급하는 것을 금지시키는 제어신호 게이트회로를 포함하는 것이 바람직하다.

전술한 구성에 있어서 배터리 보호회로의 제2 보호제어기가, 배터리 셀들에 접속된 전원경로를 차단함으로써 더 높은 보호레벨을 갖는, 제2 스위치회로의 동작을 제어하기 전에, 시스템은 전원경로를 온/오프 스위치시키는 제1 스위치회로를 제어하려고 시도하며, 리셋기능을 제어한다. 즉, 배터리 셀들의 충방전 이상이 줄어들지 않으려는 것이 모니터 되는 경우가 관찰되는 경우에만 소정 기간후에도 제2 스위치회로의 동작을 제어하기 위한 제어신호가 공급된다.

또한, 제1 스위치회로가 NMOS 트랜지스터들로 이루어지고, 스위치회로 또는 바이어스 회로에서 이상이 발생한다면, 게이트가 언바이어스된다. 이러한 경우라도, 제1 스위치회로는 여전히 오프상태로 유지된다.

비교기는 전원전압을 제어기(마이크로컴퓨터)에 공급하는 제1 전원회로의 출력을 모니터한다. 비교기에 의해 이상이 검출되면, 비교기는 상기 이상에 응답하여 제2 스위치회로를 턴오프시키기 위한 신호를 출력한다. 따라서, 제어기로 공급되는 전압에 이상이 있는 경우, 제어기로 하이전압이 인가될 수 있고, 내부데이터가 손상될 수 있다. 이러한 구성에서, 전원공급경로는 제2 스위치회로에 이해 미리 차단되었으므로, 제어기로의 전압원 자체가 차단된다.

클록 모니터링회로가 존재하여, 클록신호의 이상을 검출한다면, 제1 스위치회로를 턴오프시키기 위한 제어신호와 제어기로의 리셋신호를 출력한다. 그 후, 클록신호에 또 다른 이상이 검출되면, 제1 모드에서 리셋신호가 출력되고, 제2 모드에서 제2 스위치회로가 턴오프된다. 이러한 방법으로, 레지스터에 제1 모드 또는 제2 모드를 설정함으로써, 적절한 보호동작 순서를 발생시킬 수 있다.

셀 밸런스 기능이 존재한다면, 배터리 셀들의 전극들 간의 단락회로제어를 수단으로 하여 셀 밸런스 상태에서 셀 밸런스 회로가 동작하기 때문에, 복수의 셀들 사이에 셀 전압이 밸런싱된다. 이러한 제어 도중, 보호되어야할 배터리 셀들의 충방전 이상이 검출되는 것은, 맞다고 할지라도 실제 충방전 이상이 아닐 수도 있다. 그러나, 제어신호의 출력을 금지시키는 제어신호 게이트회로를 제1 스위치회로에 설정함으로써, 제어신호가 출력되지 않을 경우 내부회로가 차단된다.

<실시예>

본 발명의 배터리 보호회로에 있어서, 2차 보호가 수행되는 경우, 그 전에 1차 보호가 수행되었기 때문에, 리셋될 수 없는 2차 보호의 실행 사이클 수가 최소화될 수 있으므로, 운용효율이 개선될 수 있다. 또한, 2차 보호 제어부(제 2 보호 제어기)에 의해 연동 보호동작이 완료될 수 있으므로, 동작 타이밍 등을 설계하기가 용이하다. 또한, 1차 보호측과 2차 보호측이 독립적으로 동작할 수 있으며, 2차 보호측에 의해 수행된 2차 보호가 1차 보호 제어부(제 1 보호 제어기)에서 독립적으로 수행되는 보호와 분리된다. 따라서, 보호 수준의 감소가 없다. 반대로, 증가된다. 또한, 시스템 이상을 고려하면, 1차 보호측과 2차 보호측 사이에 상호 영향을 미치지 않는다.

또한, 본 발명에 따르면, 마이크로컴퓨터 또는 기타 콘트롤러의 데이터 손상에 대한 보호를 수행하는 패일세이프 기능 뿐만 아니라, 제1 스위치 회로 자체의 설계에 의해 자동적으로 회로경로가 차단될 수 있는 패일세이프 기능을 실현할 수 있다.

또한, 보호수준을 비이상적인 클록신호로 설정함에 있어 자유로우므로, 이를 최적화하여 보호기능을 강화할 수 있다.

또한, 셀 밸런스 모드에서는 잘못된 보호가 발생할 수 없고, 이로 인해 동작효율을 향상시킨다.

도 1은 배터리 시스템의 구성을 나타낸 도면이다.

본 도면은 개인용 컴퓨터(PC) 시스템(100)에 탑재되는 배터리 시스템(1A)인,리튬 이온 배터리 등을 포함하는 2차 배터리 시스템을 나타낸다. 상기 배터리 시스템(1A)은 연속적으로 연결된 배터리 셀들(Cell1, Cell2, 및 Cell3)을 수개(예컨대, 3개) 포함한다.

배터리 시스템(1A)은 상기 배터리 셀들의 과전압 및 과전류를 방지하기 위한 보호회로를 포함한다. 또한, PC 시스템(100)은 배터리 잔류전하를 전송하기 위한 회로를 포함한다. 도 1에 도시된 구성에 있어서, 배터리 시스템(1A)은 3개의 집적회로(IC)를 포함한다. 하나는 마이크로컴퓨터(2)(IC3)로서, 잔류전하를 검출하고 SMBUS 등을 통해 PC 시스템(100)의 다른 콘트롤러(μC: IC0)들과 통신하는 기능을 갖는 콘트롤러이다.

다음, 배터리 전압을 전환하여 레귤레이터 뿐 아니라 마이크로컴퓨터(2) (IC3)로 전송하는 기능, 과전류 보호, 및 그 내부에 통합된 다양한 다른 기능들을 갖는 1차 보호회로(3A)(IC1)가 있다.

마지막으로, 배터리 셀들의 과충전을 검출하고 배터리 전류경로내의 퓨즈(F1)를 절단할 수 있는 2차 보호회로(IC2)가 있다.

도 1에 도시된 바와 같이, 배터리 셀들의 양전극측(고전압측 경로)의 전류경로의 셀측 단자는 "BAT+"로 나타내었으며, PC의 양전극측의 단자는 "PACK+"로 나타내고 있다. 마찬가지로, 2차 배터리 셀들의 음전극측(저전압 경로)의 전류경로의 셀측 단자는 "BAT-"로 나타내었으며, PC측의 음전극측 단자는 "PACK-"로 나타내고 있다. 예컨대, 하이측 경로에서, 1차 보호를 위한 FET 스위치들(SW1 및 SW2)이 설정된다. 또한, 2차 보호를 위한 휴즈(F1)가 설정된다. 반면, 로우측 경로에서, 과전압 또는 과전류를 검출하기 위한 센스저항(Rsense)이 설정된다.

1차 보호회로(IC1)(3A)는 상기 FET 스위치들(SW1 및 SW2)을 구동하기 위한 FET 구동회로(31), 상기 센스저항(Rsense)의 두 단자들과 연결된 과전류 검출기(32), 배터리 셀들(Cell1~Cell3)의 다양한 단자들 사이의 전압을 검출하기 위한 센스증폭기(33), 셀 증폭기의 다른 입력으로 연결되어야할 배터리 셀 단자들을 선택하기 위한 셀 선택 스위치(34), 3.3V 출력에 해당하는 레귤레이터(35), 마이크로컴퓨터(IC3)(2)로부터의 클록신호를 모니터하기 위한 감시회로(36), 및 마이크로컴퓨터(IC3)로부터의 명령(Comm.)이 입력되며, 제어신호를 FET 구동회로(31)로 송신하는 인터페이스 논리회로(37)를 포함한다.

또한, 2차 보호회로(4)는 과전압 보호를 위한 배터리 셀 단자들 사이의 과전압을 모니터하고, 과전압이 발생한 경우 퓨즈(F1)의 구동 트랜지스터(NMO)를 턴온시킴으로써 퓨즈(F1)를 절단하는 회로이다.

1차 보호회로(IC1)에 의해 수행되는 1차 보호로 알려진 레벨에서, 배터리 셀들(Cell1~Cell3)의 과전압 또는 과전류 등이 검출되는 경우, 검출기능이 작동하여 차단시킬 수 있도록 하이측 경로상의 FET 스위치들(SW1 및 SW2)을 턴오프 시킨다. FET 스위치는 전자 스위치이므로, 비정상적 상황이 사라지면, 리셋되고, 배터리 시스템(1A)이 다시 전류를 PC 시스템(100)에 공급할 수 있다.

반면, 상기 1차 보호기능이 FET 스위치 또는 IC와 관련된 문제와 같은 몇가지 이유로 실패한다면, 2차 보호회로(IC2)가 사용된다. 2차 보호회로(4)에 있어서, 리튬 이온 배터리에 있어 가장 위험하다고 알려진, 배터리 셀들의 과충전이 검출되는 경우, NMOS 트랜지스터(NMO)가 구동되고, 하이측 경로상의 퓨즈(F1)가 절단된다. 일단 퓨즈가 절단되면, 배터리 시스템(1A) 및 PC 시스템(100)의 전류경로를 리셋시킬 방법이 없다.

도 2는 상기 배터리 시스템(1A) 의 보호모드를 나타낸 도면이다. 배터리 시스템(1A)에는 6개의 보호모드가 존재한다.

하나는 OV1 보호모드로서, 가장 위험한 시나리오인, 배터리 셀들의 과충전(OV: Over Voltage)에 대해서 1차 수준의 보호를 제공한다. 또한, LV 보호모드로서, 내부 노드들 사이의 단락회로로 인해 배터리 셀 전압이 급격하게 떨어지는 경우 과방전("LV: Low Voltage"로 나타냄)에 대한 1차 레벨의 보호를 제공한다.

도면에는 도시하지 않았지만, 마이크로컴퓨터(2)는 A/D 변환기(ADC) 및 OV/LV 검출기를 포함한다.

다른 배터리 셀 단자들 사이의 전압들은 셀 선택스위치(34)에 의해 순차적으로 스위칭 되어, 셀 증폭기(33)로 입력된다. 여기서, 신호들이 ADC에 의해 읽혀질 수 있는 수준으로 변환되어, 마이크로컴퓨터(2)로 입력된다. ADC로부터 읽혀진 값으로부터, 마이크로컴퓨터(2)는 각 배터리 셀들(Cell1~Cell3) 각각의 과충전(OV1)과 과방전(LV)을 검출한다. 검출된 값에 따라서, 마이크로컴퓨터(2)는 명령(Comm.)을 1차 보호회로(IC1)(3A)의 인터페이스 논리회로(37)로 송신하여, 고전압측 경로의 FET 스위치들(SW1 또는 SW2)을 턴오프 시킨다. 이러한 명령은 신호(OV1 또는 LV)에 의해 FET 구동회로(31)로 보내지며, 그 제어하에서 FET 스위치들(SW1 및 SW2)이 턴오프 된다.

전술한 경우에 있어서, 과충전 또는 과방전은 배터리 셀측의 이유로 발생한다. 그러나, 외부 연결설비측(PC 시스템(100))의 요소들로 인해 높은 전류 또는 전압이 또한 배터리 내부의 경로에서 발생할 수 있다. PC 시스템(100) 내부의 부하(102)는 도 1에 도시된 외부 단자들(PACK+ 및 PACK-)에 연결되며, 내부 전원(103)은 경로에 연결된다. 상기 부하(102)는 단락회로로 될 수 있으며, 또는 전원(103)의 이상으로 인한 과전류가 배터리 시스템(1A)으로 "PACK+" 및 "PACK-"를 통해 흐를수 있다.

이러한 이유로 발생하는 과전류들로는, 배터리 셀측에서 흐르는 과전류, 및 PC 시스템측에서 흐르는 과전류를 포함한다. 이하에 있어서, 배터리 셀 측에서 흐르는 과전류는 OC(Over Current)로 나타내며, PC 시스템 측에서 흐르는 과전류는 OL(Over Load)로 나타낼 것이다.

도 2는 과충전 전류로부터의 보호를 1차 보호레벨에서 수행하는 OC 보호 모드 및 과방전 전류로부터의 보호를 1차 보호레벨에서 수행하는 OL 보호 모드를 포함한다.

1차 보호회로(IC1)(3A)에서 설정된 과전류 검출기(32)는 센스저항(Rsense)을 통과하는 전류를 검출한다. 전류가 미리 설정된 레벨 이상인 경우, 신호들(OC, OL)이 출력되어 FET 스위치들(SW1 및/또는 SW2)을 턴오프시킨다. 신호들(OC, OL)에 해당하는 FET 구동회로(31)의 제어하에서, 상기 FET 스위치들(SW1, SW2)은 턴오프된다.

또한, 또 다른 보호모드로서 WDF(Watchdog Fault) 보호모드가 있는데, 1차 보호회로(IC1)에 조합되어 있는 감시회로(36)에 의해 마이크로컴퓨터(2)의 이상을 검출하기 위해 CLK 신호가 모니터되며, CLK 신호를 정지시킴으로써, 상기 FET 스위치들(SW1 및 SW2)이 턴오프 된다.

상기 보호모드들을 구현하기 위한 회로가 몇가지 이유로 실패되는 경우, 2차 보호회로(IC2)(4)가 백업 보호기능을 제공한다. 이러한 경우에, OV2 보호모드가 있는데, 2차 보호레벨에서 배터리 셀들의 과충전으로부터의 보호가 수행된다. 2차 보호회로(4)는 배터리 셀들(Cell1 ~ Cell3)의 다양한 단자들 사이의 전압을 모니터하고, 소정 레벨 이상의 상기 전압으로 소정시간 (주로 1~2 초) 경과후, 3-단자 퓨즈(F1)를 차단하도록 NMOS 트랜지스터(NMO)의 게이트를 구동한다. FUSE가 절단된 후에는, 배터리 시스템(1A) 및 PC 시스템(2)의 배터리 셀들 사이의 경로가 완전하게 차단되며, 리셋될 수 없다.

도 3은 도 1에 도시된 배터리 보호회로가 개선된 구성을 나타낸 도면이다. 도 4는 도 3에 도시된 회로의 보호모드를 나타낸 도면이다. 참조부호가 도 1과 동일하게 사용되었으므로, 동일한 구성과 동작의 설명은 반복되지 않을 것이다.

도 4에 도시된 바와 같이, 패일세이프 기능을 위해 새로운 보호모드들이 추가된다. 이들은 이하의 세가지 새로이 추가된 보호모드들을 포함한다: "CLK 정지 2"의 이상상태에 해당하는 "WDF(Watchdog Fault)2 보호모드", "셀 과충전 3"의 이상상태에 해당하는 "OV(Over Voltage)3 보호모드", 및 "레귤레이터(REG) 과전압"의 이상상태에 해당하는 "OVREG(Over Voltage of Regulator)". 이 가운데, "OV2 보호모드"는 도 1에 도시된 것과 공유되는 2차 보호모드이다. 나머지들은 도 1에 도시된 것과 공유되는 1차 보호모드이다. 이러한 추가된 보호모드들의 세부사항들이 이하 설명된다.

도 3에 도시된 배터리 시스템(1B)은 또한 도 1에 도시된 1차 보호회로(3A) 및 2차 보호회로(4)를 통합하여 다양한 기능들을 추가한 보호회로(3B)를 포함한다. 이러한 보호회로(3B)는 동일한 반도체 칩 IC에 형성된다.

2차 보호기능의 새롭게 단순화된 구성으로서, 보호회로(3B)는 과전압 검출기(38) 및 퓨즈절단 출력회로(39)를 포함한다. 또한, 새롭게 추가된 구성으로서, 보호회로(3B)는 OVERG 모니터링을 위한 비교기(41), OV3 보호모드에서 과전압 검출기(38)로부터 출력되는 신호의 레벨을 쉬프트시키는 레벨 쉬프트 회로(LVL SFT)(42), 및 FET 스위치 오프 또는 퓨즈 절단을 선택하기 위한 스위치(WDF SW)(43)을 포함한다. 이러한 스위치(43)는 외부의 동작에 따라 미리 설정되거나, 이하 설명되는 소정의 절차로 스위칭될 수 있다. 예컨대, 스위치(43)의 스위칭 정보는 인터페이스 논리회로(37)의 상태 레지스터에 저장된다.

전원과 관계되는 구성은 도면에서 상세하게 설명하지 않았지만, 1차 보호를 위한 회로 및 2차 보호를 위한 회로가 보호회로 IC(3B)의 별도의 전원으로서 독립적으로 구동된다. 그 결과, 1차 보호측의 문제점들이 2차 보호측에 영향을 주지 않는다. 더욱 자세하게, 전원전압을 과전압 검출기(38) 및 퓨즈절단 출력회로(39)로 공급하는 전원회로는 BAT 단자로부터 전압을 수신하고, 전원전압을 발생시킨다. 다른 회로들에 있어서, 전원전압이 레귤레이터(35)로부터 공급되도록 구성된다. 이러한 경우, 레귤레이터(35)는 BAT 단자 또는 PACK 단자로부터 공급되는 전압을 수신하며, 전원 전압을 발생시킨다. 또한, 레귤레이터(35)에 더하여 1차 보호측의 회로로 전원전압을 공급하는 전원회로를 설정할 수도 있다.

도 7a 내지 7f는 OV3 보호동작에서의 전압과 신호들을 나타낸 타이밍도이다. 또한, 제어기능으로써, 도 5a 내지 5f는 OV1 보호동작을 나타내며, 도 6a 내지 6f는 OV2 보호동작을 나타낸다.

OV1 보호모드에 있어서, 특정 배터리 셀 단자들 사이의 전압(셀 전압)은 도 5a에 도시된 바와 같이 상승하여, 소정의 OV1 레벨(4.25V 등)을 초과하고, 과전압이 마이크로컴퓨터(2)에 의해 검출되어, 보호회로(3B)로 명령(Comm.)이 출력됨으로써, FET 스위치가 오프된다. 이러한 명령은 "μC-OV1 검출신호"라 불리우며, 도 5b에 도시된 바와 같이, 하이레벨로 상승한다. 이 때에, OV1 신호는 스위치(43)를 통해 FET 구동회로(31)로 보내진다. 다음, 로우 레벨의 FET 제어신호가 오프를 나타내며 출력된다 (도 5c). 이러한 FET 제어신호의 하강엣지 타이밍은 명령이 출력되는 때부터 공통 지연시간동안 지연된다. 다음, NMOS형 FET 스위치들(SW1 및/또는 SW2)이 오프된다(도 5d). 그 결과, 하이측 경로가 차단되고, 셀전압이 점차 떨어진다.

도 6에 도시된 OV2 보호모드는 예컨대 1차 보호명령이 통상적으로 출력되었으나, FET 스위치측이 정상적으로 기능하지 않는 때에 동작한다. 예컨대, 이는 과전압의 경우 발생되는 OV1 보호모드의 명령이 FET 구동회로(31), FET 스위치들(SW1, SW2 등)의 고장으로 동작하지 않는 경우를 말한다. OV2 보호모드에 따라서, 이러한 경우의 소정의 시간이 경과한 후 FET 스위치가 오프된다면, 경로(2차 보호기능)가 차단되도록 퓨즈가 절단된다. 더욱 자세하게는, 도 6d에 도시된 바와 같이, 공통 지연시간 후일지라도, FET 스위치는 여전히 온상태이며, 전압 공급이 계속됨으로써, 도 6a에 도시된 바와 같이 셀 전압이 상승하여 OV2 레벨(예컨대 4.35V)에 이르게 된다. 이러한 경우, 이러한 전압상승이 과전압 검출기(38)에 의해 검출되고(도 6e), 미리 설정된 시간 경과후 (본 경우 1.5초 후), 셀 전압이 여전히 OV2 레벨보다 높다면, 퓨즈를 절단하기 위한 신호가 출력된다(도 6f). 그 결과, 하이측 경로가 차단되고, 셀전압은 점차 감소한다. 그러나, 퓨즈가 절단되었기 때문에, 원 상태로의 리셋은 불가능하다.

또한, 도 6e에 도시된 OV 검출신호가 출력되는 경우, 이하 설명되는 OV3 보호모드에서와 같이, FET 스위치를 턴오프시키기 위한 제어신호가 출력될 수 있다.

전술한 바와 같이, OV2 보호모드에 있어서, FET 스위치 등의 고장으로 문제가 발생한다면 퓨즈를 절단하는 것 말고는 선택이 없다. 그러나, 도 1에 도시된 구성에서는, 잡음 등에 의한 임시적 변조로 인해 명령이 인식되지 않는 경우, 퓨즈가 절단된다. 이러한 경우, 보호가 너무 지나친 것이어서, 동작 주파수가 극히 낮다. 이러한 문제점을 해결하기 위해, 도 3에 도시된 구성은 새로운 OV3 보호모드를 포함한다.

OV3 보호모드는 셀내의 과전압 방지를 위한 과충전 보호모드의 유형이다. 이러한 신규한 보호모드는 퓨즈를 절단함으로써 2차 보호기능의 정상동작을 보장하기 위해 추가된 것이다. 이러한 보호모드가 요구되는 경우의 예로써, FET 스위치는 정상일지라도, 2차 보호기능을 위한 명령이 마이크로컴퓨터 등으로부터 송신되지 않는다. 이러한 경우, 도 1에 도시된 예의 구성에 있어, FET 스위치 자체는 정상일지라도, FET 스위치는 동작하지 않으며, 그 결과, 2차 보호기능이 퓨즈 절단으로 발생한다.

도 7a에 도시된 바와 같이, 과전압 검출기(38)가 셀전압이 OV3 레벨(예컨대, 4.35V)에 도달하였음을 검출하는 경우, OV3 신호(도 7e)가 과전압 검출기(38)로부터 출력된다. 도 7c에 도시된 바와 같이, OV3 신호가 레벨 쉬프트 회로(LVL SFT)(39)로 입력됨에 따라, 레벨 쉬프트 회로(39)로부터 출력되는 FET 제어신호는 하이레벨에서 로우레벨로 변화하고, 이 변화에 따라, FET 스위치들(SW1 및 SW2)이 턴오프된다. 이러한 경우, 오프 스위치는 FET 스위치 회로의 구성에 따라 도 3에 도시된 스위치 SW1 및 SW2 어느 것이라도 될 수 있다, 그 결과, 하이측 경로가 차단되고, 셀전압이 점차 하강한다. 셀 전압이 OV2 보호모드의 경우처럼, 소정 시간(1.5초)후에도 떨어지지 않는다면, 퓨즈가 절단된다.

도 1에 도시된 구성에서, 과전압 신호(OV1)가 마이크로컴퓨터(μC)측 고장으로 출력되지 않으면, 1차 보호기능이 상기 과전압 신호(OV1)로 인해 동작하지 않으므로, 2차 보호기능이 퓨즈(F1)를 절단하여, 배터리 시스템(1A)을 사용할 수 없도록 만든다. 이러한 문제점을 방지하기 위하여, 문턱치를 참조하여 1차 보호회로(IC1)(3A)측의 셀이 과전압(OV) 또는 과전압 이하의 정상 전압(UV: Under Voltage)을 갖는지를 판정하는 OV/UV 검출기를 조합할 수도 있다. 그러나, 1차 보호회로측상에 설정된 문턱치와 2차 보호측에 설정된 문턱치의 마진과 상대크기를 조절하는 것은 어렵다. 따라서, 1차 보호 및 2차 보호가 개별 IC에서 수행되는, 도 1에 도시된 구성의 방법을 선택하는 것은 어려운 것이다.

도 3에 도시된 구성은 1차 검출과 2차 검출을 통합시킴으로써 상기 문턱치 조절을 좀 더 쉽게 수행할 수 있다. 이러한 구성에서는, 2차 보호기능의 동작 및 퓨즈절단신호의 출력 바로 직후 1차 보호를 위한 FET 스위치들(SW1, SW2)이 턴오프되도록 타이밍을 설정할 수 있다. 또한, 설계치로 검출타이밍을 설정할 수 있으므로, 과도한 마진을 필요로 하지 않고, 1차 보호기능과 2차 보호기능을 자연스럽게 통합할 수 있다. 따라서, 마이크로컴퓨터(μC)(2)는 보호회로(IC)(3B)로부터 경고신호를 수신한 후, 초기화 루틴과 같은, 적절한 고장처리 루틴으로 들어가서, 마이크로컴퓨터 자체가 고장을 제거하도록 리셋된다. 그 결과, 이러한 구성으로 정상상태로 리셋할 수 있다.

도 8a 내지 도 8c는 OVREG 보호동작의 경우의 전압과 신호들을 나타낸 타이밍도이다.

"OVREG 보호모드"는 마이크로컴퓨터(μC)(2)측의 패일세이프 기능을 강화시키기 위해 새롭게 설정된 2차 보호모드이다. 이를 위해, 새로운 부분품, 즉, 레귤레이터(REG)(35)로부터의 출력이 과전압인지 모니터하는 과전압 검출기(비교기)(41)를 갖는다. 내부 논리회로가 손상되어 마이크로컴퓨터(2)로 공급되는 전원이 비정상 전압에 이르게 됨에 따라 비정상적인 동작이 발생하기 전에 2차 보호기능을 실행하기 위하여, 과전압 검출기(41)가 레귤레이터(35)의 출력전압(REG 전압)을 모니터한다. 도 8a에 도시된 바와 같이, 상기 REG 전압이 참조전압, 예컨대 4.5V를 초과하는 경우, 도 8b에 도시된 바와 같이, 로우레벨에서 하이레벨로의 OVREG 검출신호의 레벨이 변화하고, 퓨즈절단 출력회로(39)로 출력된다. 따라서, 도 8c에 도시된 바와 같이, 퓨즈절단 출력회로(39)로부터의 퓨즈절단신호는 로우레벨에서 하이레벨로 변화한다. 그 결과, NMOS 트랜지스터(NM1)가 턴온되고, 퓨즈(F1)가 절단되어, 배터리측 경로가 차단된다. 또한, 이러한 보호모드를 적용함으로써, 마이크로컴퓨터(2)의 데이터 손상을 방지할 수 있으며, 결함분석이 쉽게 이루지므로, 바람직하다.

도 9a 내지 도 9f는 WDF2 보호동작에서의 전압과 신호들을 나타낸 타이밍도이다.

"WDF(Watchdog Fault) 2 보호모드"는 도 1의 구성에서 "WDF 보호모드"(1차 보호모드)의 기능을 강화시킨다. 도 1에 도시된 구성에서, 클록(CLK)이 정지되는 경우, 마이크로컴퓨터(2)로부터의 클록신호(CLK)출력을 모니터하는 감시회로(36)가 클록 정지상태를 검출하기 때문에, WDF 검출신호가 FET 구동회로(31)로부터 출력되고, 그 결과, FET 스위치들(SW1 및/또는 SW2)이 턴오프된다.

도 3에 도시된 구성에 있어서, 스위치(WDF SW)(43)가 감시회로(36)로부터의 신호출력경로에 설정되어, FET 오프동작에 더하여 퓨즈차단동작을 가능하게 한다. 이러한 스위치 정보는 원하는 바에 따라 설정되어, 보호회로(IC)(3B)의 (인터페이스 논리회로(37)의 상태 레지스터와 같은) 레지스터에 유지될 수 있다.

스위치(43)는 레지스터 정보에 기초하여 스위칭되기 때문에, 보호기능 시에 FET 오프 동작 또는 퓨즈절단 동작이 실행된다.

도 9는 처리절차를 나타낸 타이밍도이다.

예컨대, 상태 레지스터의 내용이 FET 오프 동작을 선택하도록 설정된다면, 감시회로(36)가 클록정지를 검출하는 때(도 9b), 예컨대, 도 9d에 도시된 리셋신호(RST)가 인터페이스 논리회로(37) 또는 레귤레이터(35)로부터 마이크로컴퓨터(2)로 보내진다. 이러한 신호에 기초하여, 마이크로컴퓨터(2)는 리셋동작을 수행한다. 이러한 경우, FET 스위치들(SW1 및 SW2)을 턴오프시키기 위한 제어신호가 출력된다. 도 9e에 도시된 바와 같이, 소정의 시간내에 감시회로(36)로의 클록신호(CLK)의 입력이 없다면, 다시 한번, 예컨대 0.7초 후에 리셋신호(RST)가 송신되어 리셋동작을 실행한다. 두 개의 리셋 사이클 후에 아무런 클록출력이 얻어지지 않는 경우, 상기 리셋동작이 반복된다.

반면, 상태 레지스터의 내용이 퓨즈절단 동작을 선택하도록 설정된다면, 감시회로(36)로 클록정지를 검출한 후, 다시 한번 리셋신호가 마이크로컴퓨터(2)로 송신되고, 동시에 제어신호가 FET 스위치들(SW1 및 SW2)을 오프상태로 설정하기 위해 송신된다. 다음, 아무런 클록신호(CLK) 입력이 없다면, 0.7초후에 절단신호를 출렴함으로써 퓨즈가 절단된다(도 9f). 리셋신호가 송신된 후, 클록신호 입력이 있다면, 정상상태로 리셋되어 퓨즈가 절단되지 않는다.

도 3에 도시된 배터리 시스템(1B)에 대하여, FET 스위치들(SW1, SW2), FET 구동회로(31), 및 레귤레이터(35)의 보호기능을 강화하기 위한 노력이 이루어진다.

주로, FET 스위치가 배터리의 하이측 경로에 연결되는 경우, PMOS FET가 주로 스위치로 사용된다. 또한, PMOS FET의 구동회로에 클램핑 회로가 주로 사용된다. 그러나, 구동회로에 문제가 생긴다면, PMOS FET는 정상적으로 ON 상태로 유지될 가능성이 높다. 따라서, 이러한 경우, 패일세이프 상태가 구현될 수 없다. 또한, PMOS FET가 사용되고, PMOS FET는 비교적 높은 ON 저항을 가지기 때문에, 현행 하드웨어의 성능 요구를 충족시키기도록 ON 저항을 로우 레벨로 유지할 필요가 있다. 이러한 경우, 부분품의 수와 어셈블리 크기의 증가를 유도하는 수단이 채용된다. 예컨대, 복수의 스위치들이 병렬로 연결될 수 있다.

도 1 및 도 3에 도시된 구성에 있어서, 본 발명의 일실시로서, 패일세이프 기능을 강화하기 위하여, 배터리 셀들의 양전극측의 경로에 설정된 두 개의 FET 스위치들(SW1, SW2)로 하이측 NMOS FET들이 채용된다. 또한, 커패시터들을 포함하는 차지펌프(charge pump)가 FET 구동회로(31)에 채용된다.

도 10은 FET 스위치들(SW1, SW2) 및 FET 구동회로(31)를 나타낸 회로도이다.

도 10에 도시된 바와 같이, 하이측 경로에 직렬 연결된 두 개의 FET 스위치들(SW1 및 SW2)은 NMOS 트랜지스터들과 다이오드들로 구성된다. 다이오드들은 MOS 트랜지스터의 기생 다이오드이다. FET 스위치(SW1)의 다이오드(D1)는 트랜지스터(MN1)의 드레인에 백 게이트(back gate)의 방향으로 연결되며, FET 트랜지트서(SW2)의 다이오드(D2)는 트랜지스터(MN2)의 드레인에 백 게이트 방향으로 연결된다. 또한, NMOS 트랜지스터들(MN1, MN2)의 소스들 및 백 게이트들은 전기적으로 연결된다. 따라서, 상기 두 개의 다이오드들(D1 및 D2)은 반대 방향으로 연결된다. 그러므로, 스위치(SW1)는 "PACK+" 에서 "BAT+" 방향으로의 충전전류 (CHG) 방향으로만 제어를 실행한다. 반면, 스위치(SW2)는 "BAT+"에서 "PACK+" 방향으로의 충전전류 방향으로만 제어를 실행한다.

또한, 상기 FET 스위치들(SW1, SW2)이 PMOS 트랜지스터들로만 구성된다면, FET 구동회로(31)를 구동하는데 사용되는 논리가 NMOS 트랜지스터들을 구동하는데 사용되는 논리에 반대가 된다.

FET 구동회로(31)는 커패시터를 포함하고 있는 차지펌프회로(310)를 가지며, 해당 경로에서 DSG 측과 CHG 측에 설정된다.

차지펌프회로(310)는 오실레이터로부터 공급되는 펌핑펄스(약 3.3V)를 수단으로 "PACK+" 또는 "BAT+"의 전압을 승압시켜, 소정의 양의 게이트전압을 발생시킨다. 승압기 부분은 DSG 측으로 부호가 전해지도록, 다이오드들(D31 내지 D34) 및 세 개의 커패시터들(C1 내지 C3)로 형성된다. 입력측은 인버터(311), 펌핑 펄스들의 증폭을 위한 레벨쉬프트회로(312), 클램핑을 위한 제너 다이오드(ZD), 및 PNP 트랜지스터(313)를 포함한다.

PC측이 로딩되거나, 보호모드가 되는 경우에, FET 스위치들(SW1, SW2)이 오프되므로, "PACK+" 단자는 0V 일 수 있다. 이러한 경우, DSG 측의 NCh 스위치(SW2)의 FET 구동회로의 입력전압은 0이 될 것이며, 시동동작이 발생할 수 없다. 이러한 경우, 시동을 개시하기 위하여, 전압(VDD)이 다이오드(DD0) 및 스위치(SW0)를 통해 입력전압라인으로 공급될 수 있다. 스위치(SW0)에 대하여, 주어지기전에 DSG ON-신호가 레벨쉬프트회로(314)와 함께 조절됨으로써, 타이밍 제어가 수행된다.

도 11a 내지 도 11c는 게이트 바이어스 설정동작의 순서를 나타낸다. 여기서, DSG 측의 동작을 설명하기 위하여, "PACK+"의 전압은 V(PACK+)로 나타내고, 차지펌프회로로의 입력전압은 Vc로 나타내고, 출력의 게이트전압은 Vg로 나타내고, 승압 스위칭을 위한 다이오드들(D31 내지 D34)의 공급전압은 Vf로 나타내고 있다.

"PACK+"가 0V 이고, DSG ON 신호(FET 제어신호)가 입력되면(도 11c), 스위치(SW0)가 턴온되고, VDD 전압이 다이오드(DD0)를 통해 차지펌프회로의 입력전압(Vc)으로 인가되어, 그 전압(Vc)이 상승한다. 도 11a에 도시된 바와 같이, 차지펌프기능으로, 전압(Vc)이 특정 레벨(V(PACK+)-4ㆍVf)에 도달하는 때, DSG측 트랜지스터(MN2)의 게이트 전압(Vg)이 상승되어, 트랜지스터(MN2)의 문턱치를 초과함에 따라, 도 11c에 도시된 실제적인 ON 상태가 된다. 이러한 경우, CHG측 FET 스위치(SW1)가 오프되고, "PACK+"와 "PACK-" 사이에 부하가 없다고 가정한다. CHG측 트랜지스터(MN1)와 DSG측 트랜지스터(MN2)가 동시에 ON 되는 경우에는, CHG측 트랜지스터(MN1)이 ON 되고, VDD 전압이 "BAT+"와 동일한 수준으로 상승되고, DSG측 트랜지스터(MN2)가 ON 되기 때문에, "PACK+"의 전위가 마침내 "BAT+" 전위와 동일한 레벨에 도달한다.

이러한 구성에서, 전술한 바와 같이, NMOS 트랜지스터들(MN1, MN2)을 채용함으로써, 패일세이프 기능이 강화된다. 또한, 구동을 위한 차지펌프회로가 사용된다. 그러나, 이러한 구성은 부분품 수의 증가를 가져오며, (조합된 구성품들이 점유하는) 면적범위를 증가시킬 수 있으며, ESD(정전방전) 등으로 인한 신뢰성 저하를 가져올 수 있다. 이는 본말이 전도된 것과 같은 것이다. 따라서, 커패시터들을 포함하는, 도 10에 도시된 회로에 있어서, 차지펌프회로(310)가 사용된다. 그 결과, 면적범위를 최소화하고, ESD 등으로 인한 신뢰성 저하를 방지할 수 있다. 도 11a에 도시된 바와 같이, 차지펌프에 의한 전위차(Vg - VPACK+)의 승압이 FET 트랜지스터의 최대 게이트-소스 전압(Vgs) 보다 작도록, NMOS 트랜지스터(MN1, MN2)의 소스전위를 참조하여 차지펌프회로(310)의 입력전압(Vc)이 선택된다.

이하, 레귤레이터(35)의 향상된 보호기능을 설명한다. 도 1 및 도 3에 도시된 레귤레이터(35)에서, 과전류 보호기능의 동작중 레귤레이터의 역류를 방지하기 위한 기능이 추가된다.

도 12는 레귤레이터의 구성을 나타낸 도면이다.

레귤레이터(35)는 파워 PMOS FET로 이루어지는 트랜지스터(MP0)를 포함하며, 출력구동 스위치를 위하여 파워 MOS 구동회로(51), 및 입력단 비교기(52)를 포함한다. 비교기(52)는 출력전압(VREG)을 전압분할기 저항(R1 및 R2)에 의해 검출되는 참조전압과 비교하고, 그 결과를 파워 MOS 구동회로(51)로 보낸다. 파워 MOS 구동회로(51)는, 피드백 신호에 기초하여 파워 MOS 트랜지스터(MP0)를 제어하여, 선형의 출력전압(VREG)이 출력되도록 제어를 수행한다.

주로, LDO(Low-dropout) 레귤레이터에서, 입력전압이 출력전압보다 낮다면, 역전류가 흐르고, 레귤레이터의 출력이 떨어진다. 배터리보호회로의 경우에는, "입력전압이 출력전압보다 낮다"는 상기 상태가 과전류를 방지하기 위한 보호기능에서 자주 발생한다. 예컨대, PC(100)측의 부하(102)에서 단락회로가 발생하는 경우(도 3), 또는 "BAT+" 단자에서 단락회로가 발생하는 경우, 일측의 전위가 GND 레벨로 하강하기 때문에, 레귤레이터(35)의 입력전압이기도 한 VDD 전압이 레귤레이터 출력전압(VREG) 밑으로 떨어진다.

상기 역전류를 방지하기 위하여, 도 12에 도시된 레귤레이터(35)는 스위칭 동작을 위한 PMOS 트랜지스터(MP1)가 출력단에 추가되어, VDD 전압을 검출하기 위한 전압분할기 저항(R3 및 R4) 뿐만 아니라, 비교기(53)에 의해 구동되는 구성을 갖는다.

입력전압으로서의 VDD 전압이 저항(R3 및 R4)에 의해 분할되고, 적절한 레벨로 변환된 후에, 비교기(53)의 반전입력 "-"으로 입력되는 소정의 참조전압과 비교되며, 크기 관계에 따라, 비교기(53)는 스위칭 PMOS 트랜지스터(MP1)을 온/오프 시킨다. 따라서, 입력전압(VDD)이 출력전압(VREG) 보다 느려지기 시작하는 때에, PMOS 트랜지스터(MP1)가 출력전압(VREG) 레벨로 턴온프되어, 역전류 흐름이 방지된다. 따라서, 도 12에 도시된 레귤레이터(35)의 구성에서, 보호회로를 위한 이상적인 LDO가 실현될 수 있다.

여기서, 입력전압(VDD)을 모니터한다. 그러나, 입력전압(VDD)으로부터 발생되는 내부전압을 모니터하는 구성으로 동일한 기능이 구현될 수 있다.

도 13a 내지 도 13f는 PC측 부하에서의 단락회로로 인하여 과부하(OL)가 발생하는 때의 전압과 신호들을 나타낸 타이밍도이다.

먼저, 도 13a에 도시된 바와 같이, 저항(Rsense)의 단부 사이의 전위차(V(Rsense)), 즉 과전류 검출값이 소정의 문턱치 "OL+"로부터 상승한다. 이것이 검출회로(IC1)(3)의 과전류 검출기(32)에 의해 검출되는 때, 소정의 시간(t_off) 경과후, FET 스위치들(SW1, SW2)을 턴오프시키는 OL 검출신호가 출력된다(도 13b). 소정의 시간 경과후 로우 레벨로 되는 FET 제어신호는 OL 검출신호가 입력되는 FET 구동회로(31)로부터 출력된다(도 13c). 이를 수신함에 따라, FET 스위치들(SW1, SW2)이 바로 턴오프된다(도 13d). FET 스위치들(SW1, SW2)이 오프되고, 전류경로가 차단되는 경우, 센스 저항(Rsense)의 단부 사이의 전위차(V(Rsense))가 떨어지기 시작한다(도 13a). 고장을 방지하기 위해, 과부하(OL) 문턱치가 소정의 히스테리시스(ΔV)을 갖도록 설정된다. 문턱치(OL-) 이하로 떨어지는 경우, 과부하 검출이 종료되고, OL 검출신호가 로우 레벨로 된다(도 13b).

여기서, 전압(VDD)의 감소는 도 13e에 도시된 바와 같이 과부하(OL)가 검출되고 FET 스위치가 턴오프될 때까지의 시간을 나타낸다. 이러한 경우, 전압(VDD)이 전압분할기 저항(R3, R4) 및 비교기(53)에 의해 레귤레이터의 출력레벨(VREG)보다 작은 것이 검출되는 경우, 비교기(53)로부터의 제어신호(도 13f)에 의해, 스위칭용의 PMOS 트랜지스터(MP1)가 턴오프된다. 그 결과, 레귤레이터의 출력전압(VREG)의 감소가 억제될 수 있다.

이하, 셀 밸런스 기능에 의해 2차 보호기능에서의 고장을 억제하는 것을 설명한다. 도 14는 도 3에 도시된 보호회로의 2차 보호기능 부분을 상세하게 나타낸 도면이다.

도 14에 도시된 보호회로(IC)(3B)의 구성에서는, 도 3을 참조하여 설명된 바와 같이, FET 구동회로(31), 인터페이스 논리회로(37), 과전압 검출기(38), 퓨즈절단 출력회로(39), 및 레벨쉬프트회로(42)를 포함한다. 도 3에 도시되어 있지 않지만, 보호회로(3B)는 또한 일측이 레벨쉬프트회로(42)의 출력으로 접속되고, 출력이 FET 구동회로(31)에 접속된 AND 게이트(44)를 포함하며, 제어논리회로(45)는 AND 게이트(44)의 타측의 입력에 접속된다.

또한, 보호회로(3B)는 과전압 검출기(38)에 접속된 4셀 전압용의 검출단자들을 포함하며(검출전압: VC1, VC2, VC3, VC4), 인근의 검출단자들 사이에 접속된 세 개의 내부 스위치들(SWC1, SWC2, SWC3)을 포함한다. 상기 검출단자들은 해당 배터리 셀 전극들로 전기적으로 접속된다. 개별 셀들간의 배터리 셀의 전압값(Vcell)의 균형이 깨어지는 때(예컨대, Vcell1=4V, Vcell2=4.1V, Vcell3=4.2V 등인 경우), 상기 내부 스위치들(SWC1, SWC2, SWC3)이 턴온되어, 제어논리회로(45)의 제어입력이 수신되고, 보다 높은 전압으로 셀로부터 전류가 방전된다.

주로, 개별 배터리 셀들과 보호회로(IC)(3B)간의 잡음을 제거하기 위해, 도면에 도시된 바와 같이 저역통과필터(LPF)가 접속된다. 따라서, 저역통과필터의 저항성분들(Rlpf)(R1~R4)과 스위치들(SWC1 ~ SWC3)의 ON 저항(Ron)들로 저항 네트워크가 형성되고, 겉보기 셀전압은 IC로부터 보여지는 바와 같이 변동될 수 있다. 그 결과, 잘못된 과전압값을 검출하고, 퓨즈절단의 2차 보호기능을 구현할 수 있다.

예컨대, 도 14에 도시된 바와 같이, Vcell1=Vcell2=Vcell3=4.0V, R2=R3=R4=1㏀ 이고, 스위치들(SWC1, SWC2, SWC3)의 ON 저항(Ron)이 500Ω이 되어, 스위치(SWC2)가 턴온되게 된다. 이러한 경우, 겉보기 셀 전압은 Vcell1=12V, Vcell2=6.4V, Vcell3=5.6V, Vcell4=0V 가 되고, 과전압 검출기(38)의 동작은 상기 셀 전압들의 검출에 기초하게 된다. 먼저, FET 스위치들(SW1 및 SW2)를 턴오프시키는 신호(OV3)가 출력되고, 1차 보호기능이 충분하지 않다면, 퓨즈(F1)를 절단하는 신호(OV2)가 출력된다.

이는 시스템 고장의 예이다. 이러한 고장을 방지하기 위해, 도 14에 도시된 구성에 있어서, 셀 밸런스의 ON 상태가 검출되고, 신호(OV3)을 마스크 하기 위한 조치가 취해지며(OV3 보호모드에서의 고장을 방지하기 위해), 매 시간 셀 밸런스를 리셋하기 위한 조치가 취해진다(OV2 보호모드에서의 고장을 방지하기 위해).

그러나, 1차 보호의 목적은 절대적인 안전을 제공하는 것이므로, 상호 독립적인 관점에서 1차 보호동작으로 인해 2차 보호기능이 변화되는 것으로 이러한 안전기능이 포함될 수 있다. 따라서, 2차 보호회로의 구성에 아무런 변화가 이루어지지 않고, 1차 보호호로만의 구성과 마이크로컴퓨터(2)로부터의 제어신호가 상기 고장을 방지하기 위해 사용된다.

도 15는 셀 밸런스 제어동작의 동작순서를 나타낸 도면이다.

먼저, OV3 보호모드의 고장억제를 설명한다. 본 경우에 있어, 셀 밸런스 명령신호("μC-CELBAL"), 즉 커맨드신호(Comm.)가 마이크로컴퓨터(2)(IC2)로부터 송신된다(도 15b). 그리고, 보호회로(IC1)(3B)내의 제어논리회로(45)의 레지스터의 제어값이 "H"가 된다. 이러한 제어값에 기초하여, 제어논리회로(45)로부터 셀밸런스신호(CELBAL)가 출력되며, 이러한 신호에 의해, 스위치들(SWC1~SWC3)중 적어도 하나가 턴온된다. 다음, 과전압 검출기(38)가 동작하고, FET 스위치들(SW1 및 SW2)을 턴오프시키기 위한 OV3 신호가 FET 구동회로(31)로 송신된다. 동시에, 셀밸런스의 경우에 FET를 오프로 억제시키기 위한 CB_MASK 신호(도 15c)가 제어논리회로(45)로부터 AND 게이트(44)로 송신되며, 실제의 FET 제어신호가 발생된다: 2차 보호기능을 위한 과전압 검출기(38)로부터의 신호(OV3)와 CB_MASK 신호의 AND(논리곱) 연산. 따라서, AND 게이트(44)의 출력은 변화없이 로우 레벨로 유지된다. 그 결과, 셀밸런스의 기간중에 고장으로 인해 FET가 턴오프되지 않는다. 또한, 도 15c에 도시된 바와 같이, μC-CELBAL 신호가 실제로 턴오프된 때로부터 내부 스위치를 턴오프시킬 때까지의 시간을 고려하여, CB-MASK 신호에 대하여 소정의 지연시간(Resp.Delay)이 설정된다.

이하, OV2 보호모드의 고장억제를 설명한다.

OV2 보호기능은 2차 보호회로의 기본적인 기능이다(과전압 검출기(38)). 고장이 발생하면, 퓨즈(F1)가 절단되고, 배터리로부터의 전류경로가 차단된다. 이러한 고장을 억제하기 위해, 마이크로컴퓨터(2)측으로부터의 μC-CELBAL 신호의 ON 시간이 제어된다. 이러한 경우, 도 15b에 도시된 t_on의 시간은 2차 보호회로의 설정시간보다 짧게 설정된다. 예컨대, 상기 배터리 시스템에서, 신호(OV2)를 송신하고부터 퓨즈절단까지의 설정시간은 적어도 1초이다. 이와 관련하여, 마이크로컴퓨터(2)측에서, 시간(t_on)은 1 초 이내로 설정되며, 셀밸런스가 한번 턴오프되어, OV2 보호모드의 고장이 억제된다.

도 3의 배터리 시스템은 다음의 장점을 갖는다.

첫째, 1차 보호회로 및 2차 보호회로가 통합되기 때문에, 1차 보호와 2차 보호를 위해 집적회로 IC3 및 IC4 가 각각 요구되는 도 1의 경우와 비교하여, 어셈블리의 크기가 더 작게 되어, 근년의 어셈블리 소형화의 요구를 만족시킬 수 있다. 또한, 1차 및 2차 보호회로들이 통합되었지만, 여전히 별도의 전원으로서 독립적으로 동작하므로, 이들의 통합으로 인한 안전성 저하가 방지될 수 있다.

둘째로, "OV3 보호모드"를 추가함으로써, 고장을 방지하기 위한 더욱 신뢰성 있는 보호를 구현할 수 있다. 일단 2차 보호기능이 동작하면, 배터리 시스템이 자신의 원래 상태로 리셋될 수 없고, 반면 더욱 신뢰성 있는 보호기능에 대한 요구가 있기 때문에, 가능한 한 1차 보호기능에 의해 구현되어야 한다. 추가된 OV3 보호모드는 1차 및 2차 보호기능들을 통합하여, 가능한 한 1차 보호측에 의해 동작이 수행되도록 할 수 있다. 그 결과, 전술한 요구가 만족된다.

또한, OV3 보호모드를 사용한 1차 보호기능은 양호한 반응도를 갖는다는 장점이 있다. 주로, 마이크로컴퓨터(2)의 A/D 변환기로부터 독출되는 값에 의해 이상이 검출되는 때에 1차 보호기능이 구현되고, 검출된 값에 따라, 명령이 송신된다. 따라서, 이상에 대하여 즉각적으로 (1ms 이내) 응답하기 어렵다. 본 실시예에 있어서는, 이러한 특징이 개선된다. 즉, 잡음 스파이크 또는 기타 다른 이유로 인하여 2차 보호기능이 제대로 동작하지 않는 경우라도, 마이크로컴퓨터의 지시와는 무관하게, 1차 보호기능이 높은 반응도에서 동작하며, 이것이 실패하는 경우에는, 2차 보호기능이 개시되는 동작순서이다. 그 결과, 2차 보호회로 자체 또는 히스테리시스에 대하여 설정된 시간과 문턱치에 의해 고장을 방지하는 기능을 제외하고는 아무런 효율적 조치가 없었던, 도 1에 도시된 경우와 비교하여, 본 시스템은 2차 보호기능의 고장을 방지하는 보다 더 양호한 능력을 갖는다.

넷째로, 도 1 및 도 3과 공유되는 공통의 효과로서, 바이어스 되지 않은 상태에서 오프되는 하이측 NMOS 스위치를 채용함으로써 보호의 신뢰도를 향상시킬 수 있으며, 또한, 스위치의 ON 저항을 감소시킬 수 있다. 또한, 커패시터와 함께 차지펌프회로를 채용함으로써, 어셈블리 면적과 외부적으로 연결된 구성품 수를 증가시키지 않고 NMOS 스위치에 적합한 FET 바이어스 회로를 조합할 수 있다. 또한, 입력이 로우인 경우라도 FET 스위치를 시동시킬 수 있는 구성을 갖는다. 따라서, 실용성이 개선된다.

다섯째, 레귤레이터의 입력전압(VDD)이 출력전압(VREG) 이하로 떨어질 위험을 효과적으로 억제할 수 있으며, 레귤레이터 출력의 감소를 방지할 있다.

여섯째, 셀밸런스의 경우에 1차 및 2차 보호기능의 고장을 효과적으로 억제할 수 있다.

본 발명은 전술한 실시예에 한하지 않는다. 다음의 개조예가 이루어질 수 있다.

먼저, 전술한 실시예에 있어서, 외부에 장착된 NCh FET 스위치는 공통 드레인 연결을 갖는다. 그러나, 공통 소스 연결을 사용할 수도 있다.

FET 구동회로 대신 제어논리에 의해 신호들의 OR 또는 셀밸런스의 억제가 수행될 수 있다.

신뢰성을 더욱 향상시키기 위하여, 1차 보호측과는 무관하게 OV/LV 검출기를 조합시킬 수도 있다.

또한, 배터리 셀의 수는 세 개로 제한되지 않는다. 두 개 또는 네 개 또는 그 이상의 셀들을 사용할 수도 있다. 또한, 보호회로를 2 단으로 실행함으로써, 8개 셀의 경우를 처리할 수도 있다.

또한, 1차 보호회로의 SMBUS 인터페이스와 ADC를 교환함으로써, 마이크로컴퓨터(IC2)를 통합시킬 수 있다.

또한, 차지펌프 회로에 대하여 외부적으로 장착된 커패시터를 사용할 수 있다. 이러한 경우, 외부적으로 장착된 구성품의 수가 증가되더라도, FET의 ON시간은 감소될 수 있으므로, 유익하다.

전술한 실시예에 있어서, OV1 레벨과 OV2 레벨은 각각 4.25V 및 4.25V이다. 그러나, 또한 특정 적용예에 따라 적절하게 다른 전압값을 사용할 수 있다.

본 발명의 배터리 보호회로에 있어서, 2차 보호가 수행되는 경우, 그 전에 1차 보호가 수행되었기 때문에, 리셋될 수 없는 2차 보호의 실행 사이클 수가 최소화될 수 있으므로, 운용효율이 개선될 수 있다. 또한, 2차 보호 제어부(제 2 보호 제어기)에 의해 연동 보호동작이 완료될 수 있으므로, 동작 타이밍 등을 설계하기기 용이하다. 또한, 1차 보호측과 2차 보호측이 독립적으로 동작할 수 있으며, 2차 보호측에 의해 수행된 2차 보호가 1차 보호 제어부(제 1 보호 제어기)에서 독립적으로 수행되는 보호와 분리된다. 따라서, 보호 수준의 감소가 없다. 반대로, 증가된다. 또한, 시스템 이상을 고려하면, 1차 보호측과 2차 보호측 사이에 상호 영향을 미치지 않는다.

또한, 보호수준을 비이상적인 클록신호로 설정함에 있어 자유로우므로, 이를 최적화하여 보호를 증가시킬 수 있다.

도 1은 본 발명의 일실시예에 따른 배터리 시스템의 구성을 나타낸 도면.

도 2는 도 1에 도시된 배터리 시스템의 보호 모드를 열거한 표.

도 3은 도 1에 도시된 배터리 보호회로가 개선된 구성을 나타낸 도면.

도 4는 도 3에 도시된 배터리 시스템의 보호 모드를 열거하는 표.

도 5는 OV1 보호 동작에서의 전압과 신호들을 나타낸 타이밍도.

도 6은 OV2 보호 동작에서의 전압과 신호들을 나타낸 타이밍도.

도 7은 OV3 보호 동작에서의 전압과 신호들을 나타낸 타이밍도.

도 8은 OVREG 보호 동작에서의 전압과 신호들을 나타낸 타이밍도.

도 9는 WDF2 보호 동작에서의 전압과 신호들을 나타낸 타이밍도.

도 10은 FET 스위치를 구동하는 FET 구동회로를 나타낸 회로도.

도 11은 FET 스위치의 게이트 바이어스를 설정하는 순서를 나타낸 타이밍도.

도 12는 레귤레이터를 나타낸 회로도.

도 13은 PC 측 부하의 단락회로로 인해 과부하가 발생하는 경우의 전압과 신호를 나타낸 타이밍도.

도 14는 도 3의 2차 보호기능을 상세하게 나타낸 회로도.

도 15는 셀 밸런스 제어의 작동 순서를 나타낸 타이밍도.

Claims

배터리 셀들과 외부 전원간의 전원공급경로에 직렬로 삽입된 제1 스위치회로 및 제2 스위치회로의 동작을 제어하는데 사용되는 배터리 보호회로로서,

상기 배터리셀들의 전압이 제1 전압보다 높은지를 모니터하는 기능을 갖는 제어기로부터 출력되는 명령신호를 수신하기 위한 인터페이스 회로를 가지며, 상기 제1 스위치회로의 동작을 제어하기 위한 제어신호를 공급하는 제1 보호제어기;

상기 배터리 셀들의 전압이 상기 제1 전압보다 또는 제2 전압보다 높은지를 검출하는 과전압 검출기를 가지며, 상기 제1 스위치 회로의 동작을 제어하기 위한 제어신호 및 상기 제2 스위치회로의 턴오프를 제어하기 위한 제어신호를 공급하는 제2 보호제어기를 포함하되,

상기 제2 보호제어기의 상기 과전압 검출기는 배터리셀들의 전압이 상기 제2 전압보다 높은지를 검출하며, 상기 제1 스위치회로를 턴오프시키기 위한 제어신호가 공급되고, 그 후, 소정의 시간후 상기 배터리 셀들의 전압이 여전히 상기 제2 전압보다 높은 때, 상기 제2 스위치회로를 턴오프시키기 위한 제어신호가 공급되는 것을 특징으로 하는 배터리 보호회로.
제1항에 있어서,

상기 제1 보호제어기 및 상기 제2 보호제어기는 동일한 반도체 칩상에 형성된 것을 특징으로 하는 배터리 보호회로.
제2항에 있어서,

상기 배터리셀들로부터 공급되는 전압으로부터 또는 상기 외부전원전압으로부터 공급되는 전압으로부터 상기 제1 보호제어기에 대한 전원전압을 발생시키는 제1 전원회로, 및 상기 배터리 셀들로부터 공급되는 전압으로부터 상기 제2 보호제어기에 대한 전원전압을 발생시키는 제2 전원회로를 더 포함하는 것을 특징으로 하는 배터리 보호회로.
제3항에 있어서,

상기 제1 전원회로의 출력전압 및 기준전압을 비교하는 비교기를 더 포함하며, 상기 비교기가 상기 기준전압보다 상기 제1 전원회로의 출력전압이 높은지를 검출하는 때, 상기 제2 스위치회로를 턴오프시키기 위한 제어신호가 출력되는 것을 특징으로 하는 배터리 보호회로.
제2항 내지 제4항 중 어느 한 항에 있어서,

상기 제어기로부터 공급되는 클록신호를 모니터하는 클록 모니터회로 및 제1 또는 제2 모드상태를 유지하기 위한 레지스터를 더 포함하며,

상기 클록신호가 제1 기간 동안 공급되지 않는 경우, 리셋신호가 제어기로 공급되며, 동시에, 상기 제1 스위치회로를 턴오프시키기 위한 제어신호가 출력되고, 그 후, 제2 기간동안 상기 클록신호가 공급되지 않으면, 제1 모드에서 상기 리셋신호가 공급되고, 제2 모드에서 상기 제2 스위치회로를 턴오프시키기 위한 제어신호가 공급되는 것을 특징으로 하는 배터리 보호회로.
제1항 내지 제5항 중 어느 한 항에 있어서,

상기 배터리 셀들의 전극들 사이의 단락회로제어에 의해 상기 배터리 셀 전압을 밸런싱하기 위한 셀 밸런스회로; 및

상기 셀 밸런스회로가 셀 밸런스를 수행하는 기간 중에 상기 제1 스위치회로에 상기 제어신호를 공급하는 것을 금지시키기는 제어신호 게이트회로를 더 포함하는 것을 특징으로 하는 배터리 보호회로.
제1항 내지 제6항 중 어느 한 항에 있어서,

상기 스위치회로는 MOS 트랜지스터들로 구성되며, 상기 제2 스위치회로는 퓨즈들로 구성되는 것을 특징으로 하는 배터리 보호회로.
제7항에 있어서,

상기 제1 스위치회로는 NMOS 트랜지스터들로 구성되는 것을 특징으로 하는 배터리 보호회로.