KR20050013209A - 메모리 장치, 그 제조 방법 및 이용 방법 - Google Patents

메모리 장치, 그 제조 방법 및 이용 방법

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KR20050013209A
KR20050013209A KR10-2004-7020324A KR20047020324A KR20050013209A KR 20050013209 A KR20050013209 A KR 20050013209A KR 20047020324 A KR20047020324 A KR 20047020324A KR 20050013209 A KR20050013209 A KR 20050013209A
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Abstract

메모리 장치(100)는 유기 도펀트(도 1b를 참조)를 포함하는 반도체 폴리머 필름(120)을 포함한다. 반도체 폴리머 필름(120)은 제 1 측면(121)과 제 2 측면(122)을 구비한다. 메모리 장치는 반도체 폴리머 층의 제 1 측면에 실질적으로 서로 평행하게 결합된 복수의 제 1 전기 도체(130)와, 반도체 폴리머 층의 제 2 측면에 실질적으로 서로 평행하게 결합된 복수의 제 2 전기 도체(140)를 또한 포함한다. 복수의 제 1 및 제 2 전기 도체(130, 140)는 실질적으로 상호 직교한다. 추가로, 전기 전하는 유기 도펀트 상에 국부화된다.

Description

메모리 장치, 그 제조 방법 및 이용 방법{MEMORY DEVICE HAVING A SEMICONDUCTING POLYMER FILM}
지난 몇년동안, 값싸고 경량의 휴대용 전자 장치에 대한 요구로 인해, 고밀도의 메모리 칩을 포함하는 내구성, 경량 및 저가의 전자 회로를 제조할 필요성이 커져 왔다. 전형적으로, 고체 상태 메모리 소자는 나노초 정도의 속도로 판독 기록하지만, 단지 몇 메가바이트의 저장 용량을 달성하고 있다. 한편, 회전식 매체를 가진 대용량 저장 장치는 몇 기가바이트의 데이터를 저장할 수 있지만, 밀리초 정도의 속도로 판독 기록한다.
높은 용량 저장 시스템을 제조하는 것은 전자 회로 기술에 비해 상대적으로 느린 프로세스인 휴대용 또는 회전식 부품을 이용할 필요성에 의해 일반적으로 제한된다. 추가로, 가능한 한 최고의 속도에서 휴대용 또는 회전식 부품이 이용되는 경향이 있는 판독 기록 회수를 감소시키기 위해서, 신뢰성이라는 다른 문제점이 있다. 또한, 전자 장치가 휴대용 애플리케이션에 이용되면, 시스템의 쇼크 저항이 일반적으로 제한값이다. 또한, 전력 소비, 총 중량 및 크기, 및 비용이 저장 시스템을 제한하는 요인이다.
고체 상태 반도체 회로를 제조하는 것은 실리콘 기반의 반도체와 프로세싱을이용할 필요성에 의해 일반적으로 제한된다. 전형적으로, 실리콘 기반의 메모리 소자는 단일 결정체의 반도체 기판 상의 복합 구조물을 필요로 하고, 그 결과 비용이 증가하게 된다. 또한, 이러한 복합 구조물로 인해, 반도체 기판의 단위 면적 당 로직 셀의 개수를 감소시키지만, 임의의 주어진 칩 크기에 있어서 데이터 저장 밀도를 감소시키게 된다. 또한, 폴리머 기판 상에, 특히, 플렉시블 폴리머 기판 상에 반도체 회로를 제조하는 것은 고온 등의 실리콘 기반의 장치에 있어서의 일반적인 가혹한 프로세싱 조건에 의해 방해를 받는다. 대부분의 폴리머 기판은 반도체 프로세싱에서 이용되는 증착 또는 어닐링 온도에 비해 상대적으로 낮은 융해 또는 퇴화 온도를 가진다. 따라서, 반도체 회로 구성 요소는 단일 결정체의 실리콘 등의 반도체 기판 상에 제조되고, 그 다음, 폴리머 기판 상에 개별적으로 장착되어, 추가적인 상호 접속, 프로세싱 및 비용을 필요로 한다.
웨이퍼 단계의 프로세싱의 요건을 얻기 위해 이용되는 하나의 방법은 비정질의 실리콘 기반의 박막 트랜지스터(TFT)를 이용하는 것이다. 그러나, 이러한 기술은 대부분의 폴리머 기판의 용해 또는 심각한 퇴화를 초래하는 300℃~400℃ 범위의 프로세싱 온도를 필요로 한다.
폴리머 기판 상에 반도체 회로를 제조할 때 다수의 다른 문제점이 있다. 일반적으로, 실리콘 반도체 회로를 제조할 때 이용되는 온도를 견딜 수 있는 폴리이미드와 같은 제한된 수의 폴리머만이 이용가능하다. 추가로, 융화성이 문제일 수 있다. 예를 들어, 실리콘과 폴리머 간의 열팽창율의 차이가 커서, 소자 성능에 영향을 줄 수 있는 열 응력을 야기할 수 있다. 몇몇 조건하에서, 폴리머 기판으로부터 실리콘이 박리될 수 있다. 또한, 실리콘의 증착은 웨이퍼 상에서의 증착에 있어서 최적화되고 진공을 필요로 하는 고도의 고가 장비를 필요로 한다. 이들 문제점은, 내구성, 경량 및 저가의 전자 메모리 소자의 제조를 비실용적으로 할 수 있다.
도 1은 본 발명의 일실시예에 따른 메모리 소자의 사시도,
도 1a는 본 발명의 일실시예에 따른 메모리 소자의 단면도,
도 2는 본 발명의 일실시예에 따른 메모리 소자의 단면도,
도 3은 본 발명의 일실시예에 따른 메모리 소자의 단면도,
도 4는 본 발명의 일실시예에 따른 메모리 소자의 단면도,
도 5는 본 발명의 일실시예에 따른 메모리 소자의 사시도,
도 6은 본 발명의 일실시예에 따른 시간에 대한 메모리 소자에 인가된 전압의 그래프,
도 7은 본 발명의 일실시예에 따른 시간에 대한 분극 전류의 그래프,
도 8은 본 발명의 일실시예에 따른 컴퓨터 시스템의 블록도,
도 9는 본 발명의 일실시예에 따른 유체 분사 시스템의 사시도,
도 10은 본 발명의 일실시예에 따른 메모리 소자 제조 방법의 흐름도,
도 11은 본 발명의 일실시예에 따른 메모리 소자 이용 방법의 흐름도.
도 1a를 참조하면, 본 발명의 메모리 소자(100)의 실시예가 사시도로 도시되어 있다. 이러한 실시예에서, 반도체 폴리머 필름(120)은 유기 도펀트를 포함하는 층을 형성한다(도 1b 참조). 반도체 폴리머 필름(120)의 상부면(제 1 측면(121)으로서 지칭됨) 상에, 복수의 전기 도체(130)가 형성되며 bj로 표시되어 있다. 전기 도체(130)는 실질적으로 서로 평행하다. 반도체 폴리머 필름(120)의 바닥면(제 2 측면(122)으로서 지칭됨) 상에, 실질적으로 서로 평행하며 전기 도체(130)에 실질적으로 상호 직교하는 복수의 대응하는 전기 도체(140)가 형성되어 있다. 전기 도체(140)는 ci로서 표시되어 있다. 전기 도체(130, 140)의 조합은 평면의 직교 x, y 매트릭스를 형성한다. 로직 셀(128)은 2개의 교차하는 전기 도체 사이의 반도체 폴리머 필름(120)의 체적을 포함한다. 따라서, 전기 특성이 0 또는 1로 표현될 수 있는 동적 메모리 로직 셀 어레이가 형성될 수 있다.
도면은 축척임을 알아야 한다. 본 발명의 명확한 설명 및 이해를 제공하기 위해서, 특정 치수는 다른 치수에 비해 과장되었다. 또한, 명확하게 하기 위해서, 모두는 아니지만 교차 사선이 각각의 단면도로 도시되어 있다. 또한, 본 명세서에 설명된 실시예는 깊이와 폭을 가진 여러 영역으로 2차원적으로 도시되어 있다. 이들 영역은 실제 3차원 구조물인 소자의 일부만을 설명하기 위한 것임을 알아야 한다. 따라서, 이들 영역은, 실제 소자 상에서 제조될 때, 길이, 폭 및 깊이를 포함한 3개의 치수를 가질 것이다.
로직 셀(128)에 대한 보다 상세한 단면도가 도 1b에 도시되어 있다. 이러한 실시예에서, 유기 도펀트 물질(112)이 대략 0.01 중량 퍼센트 내지 대략 50 중량 퍼센트의 범위로, 바람직하게, 대략 0.1 중량 퍼센트 내지 대략 25 중량 퍼센트의 범위로, 보다 바람직하게, 대략 5 중량 퍼센트 내지 대략 15 중량 퍼센트의 범위로 바인더 물질에 부가된다. 반도체 폴리머 필름(120)의 두께는 대략 0.01 마이크로미터 내지 대략 25 마이크로미터의 범위이며, 보다 바람직하게, 대략 0.01 마이크로미터 내지 대략 12 마이크로미터의 범위이다. 특정 두께는 메모리 소자(100)의 특정 부착 및 원하는 전기적인 특성에 의존한다.
반도체 폴리머 필름(120)의 바인더 또는 매트릭스 폴리머는, 폴리카보네이트, 폴리에스터, 폴리이미드, 폴리스타이렌, 폴리바이닐클로라이드, 폴리메틸메타크릴레이트, 폴리바이닐아세테이트, 바이닐클로라이드/바이닐아세테이트 공중합체, 아크릴계 수지, 폴리아크릴로나이트릴, 폴리아마이드, 폴리케톤, 폴리아크릴아마이드, 및 다른 유사한 물질 등의 광범위한 폴리머 중에서 선택될 수 있다. 바인더 용으로 선택된 물질은 소자가 이용될 수 있는 환경적인 조건 뿐만 아니라, 원하는 특정의 전기적인 특성, 프로세싱 조건에 의존할 것이다. 그러나, 대부분의 애플리케이션에서, 바인더는 폴리카보네이트, 폴리스타이렌 또는 폴리에스터이다. 이러한 실시예에서, 바인더 물질은 대략 5000 내지 대략 50000의 범위, 보다 바람직하게는 대략 30000 내지 대략 35000의 범위의 수평균 분자량(Mn)과, 대략 2의 다분산 지수를 가진 비스페놀-A-폴리카보네이트이다. 바인더 또는 매트릭스 폴리머로서 사용될 수 있는 시판중인 폴리카보네이트의 예는 대략 34500의 Mn과 대략 2의 다분산 지수를 가진 The Bayer Group의 상표명 "MAKROLON - 5208"인 비스페놀-A-폴리카보네이트이다.
유기 도펀트 물질(112)은 폴리머 호스트 또는 바인더에 전자 도우너 또는 전자 억셉터 분자, 또는 기능성 그룹, 또는 이들 둘 다의 혼합을 포함할 수 있다. 다른 실시예에서, 반도체 폴리머 필름(120)은 전자 도우너와 전자 억셉터층을 포함할 수 있다. 유기 도펀트 물질(112)은 주입 전하용의 트랩 사이트를 제공할 수 있다. 정공 또는 전자 이송 형태의 전하 이송은 인접한 도우너 분자 또는 억셉터 분자사이에서 각각 발생할 것이다. 이러한 프로세스는 중성 기능 그룹과 그들의 충전 파생물 사이의 1 전자 산화 또는 환원 프로세스로서 기술될 수 있다. 반도체 폴리머 필름(120)의 이송 프로세스는 도펀트 분자 또는 기능 그룹, 도펀트 농도 및 폴리머 호스트 또는 바인더 물질에 의존할 것이다. 이용되는 특정 분자 또는 기능 그룹은 메모리 소자에 있어서 원하는 특정 전기 특성에 의존할 것이며, 또한 특정 애플리케이션 메모리 소자가 이용될 수 있다. 본 발명의 전자 도우너 또는 억셉터 기능 그룹은 도펀트 분자, 폴리머의 부속 그룹, 또는 폴리머 메인 사슬 자체와 연관될 수 있다.
본 실시예에 이용될 수 있는 도펀트 분자 또는 기능 그룹의 예는, 여러 아릴알칸, 다이아릴아민과 트라이아릴아민을 포함한 아릴아민, N,N,N',N',-테트라아키스(4-메틸페닐)-벤지딘 또는 N,N'-다이(나프탈렌-1-닐)-N,N'-다이페닐-벤지딘과 같은 벤지딘 파생물, 에나민, 1-페닐-3-(p-다이에틸아미노-스티릴)-5-(p-다이에틸아미노-피예닐)-피졸린 또는 1-피예닐-3-(2-클로로-스틸릴)-5-(2-클로로-피예닐)-피졸린과 같은 피졸린, 하이다존, 옥사이디아졸, 트라이아졸, 및 옥사졸을 포함한다. 또한, 1,1-비스(4-비스(4-메틸페닐)아미노페닐)사이클로헥산과 같은 혼합물, 티나늄(IV) 옥사이드 프탈로사이아닌, 및 구리 또는 반디늄(IV) 옥사이드와 같은 다른 금속 또는 금속 옥사이드 혼합의 프탈로사이아닌이 또한 이용될 수 있다. 추가로, 폴리(N-바이닐카바졸), 폴리4-[다이페닐아미노페닐)메틸메타아킬레이트], 폴리[(N-에틸카바졸릴-3-닐)메틸 아킬레이트], 폴리(N-에폭시프로필카바졸), 폴리[3-카바졸릴-9-닐)프로필]메틸실록산, 폴리실릴렌, 및 폴리게밀렌이 또한 도펀트로서 이용될 수 있다. 본 실시예에서 도펀트로서 이용될 수 있는 다른 분자 또는 기능 그룹은 2,4,7 트라이니트로-9-플로렌 또는 n-부틸 9-다이카야노메티렌플로렌-4-카복실레이트, 다이페놀퀴놀린, 술폰, 안트라퀴노닌 및 옥사다이아졸과 같은 여러 플로렌 파생물을 포함한다. 선택된 특정 분자는 예를 들어, 전자 도우너 또는 전자 억셉터 도펀드가 바람직한지와 같이 원하는 특정 전자 특성에 의존할 것이다. 예를 들어, 여러 아릴알칸, 아릴아민 또는 하이드라존이 도우너 도펀트로서 이용될 수 있으며, 여러 플로렌 파생물이 억셉터 도펀트로서 이용될 수 있다.
일실시예에서, 반도체 폴리머 필름(120)에 이용된 유기 도펀트(112)는 구조식 R1-CH=N-N(C6H6)2를 가진 모노 치환의 다이페닐하이드라존 혼합물(DPH)이다. R1은 C1에서 C6으로의 포화된 카본 사슬, C1에서 C6으로의 불포화의 카본 사슬, 카이클로헥실 그룹, 사이클로펜틸 그룹, 미치환의 페닐 그룹, 치환의 페닐 그룹, 미치환의 벤자일 그룹, 치환의 벤자일 그룹, 및 이들의 혼합일 수 있다. 다른 실시예에서, 유기 도펀트(112)는 구조식 R2R3-N-C6H6-CH=N-N(C6H6)2를 가진 양치환의아미노 벤잘드하이드 다이페닐하이드라존이며, R2와 R3은 C1에서 C6으로의 포화된 카본 사슬, 사이클로펜틸 그룹, 미치환의 페닐 그룹, 치환의 페닐 그룹, 미치환의 벤자일 그룹, 치환의 벤자일 그룹 및 이들의 혼합일 수 있다. 보다 상세하게는 혼합물 p-(다이에틸아미노)벤잘드하이드 다이페닐하이드라존이 유기 도펀트(112)용으로 이용될 수 있다.
전기 도체(130, 140)는 금속으로 구성될 수 있다. 이용될 수 있는 금속의 예는, 금, 크롬, 알루미늄, 인듐, 주석, 납, 안티몬, 백금, 티타늄, 텅스텐, 탄탈룸, 은, 구리, 몰리브덴 및 유사한 금속, 및 이들의 조합이다. 이러한 실시예에서, 전기 도체(130, 140)는 폴리아닐린, 폴리피롤레, 펜타센, 안트라센, 나프타센, 페난트렌, 파이렌, 트라이펜 혼합물, 비스-사이클로헥실-테트라티아풀발렌과 같은 테트라아티아풀발렌 파생물, 또는 4,4'-다이페닐-테트라티아풀발렌, 도전성 잉크 및 유사한 물질 등의 도전성 물질로 또한 형성될 수 있다. 전기 도체용으로 선택된 물질은 장치가 이용될 수 있는 환경적인 조건뿐만 아니라, 원하는 특정 전기 특성, 처리 조건에 의존할 것이다. 몇몇 애플리케이션에 있어서, 전기 도체는 폴리(3,4-에틸렌 다이옥시티오펜)(PEDOT) 또는 캄포술폰산 도핑의 폴리아닐린과 같은 폴리아닐린 또는 티오펜 혼합물으로 형성된다. 전기 도체의 두께는 대략 0.01 마이크로미터 내지 대략 1.0 마이크로미터의 범위에 있지만, 원하는 특성에 따라서 두꺼운 접점과 얇은 접점이 이용될 수 있다. 다른 실시예에서, 전기 도체(130)는 인듐 주석 산화물과 같은 실질적으로 광학 투명의 전기 도전 재료로 형성될 수 있다. 이러한 도체는 노광을 통해 로직 셀(128)을 소거하기 위해 제공하며, 이하에보다 상세하게 설명될 것이다.
본 발명의 다른 실시예가 도 2에 단면도로 도시되어 있다. 이러한 실시예에서, 2개의 반도체 폴리머 필름 즉, 층(220, 224)이 기판(216) 상에 형성되어 있다. 도 2가 기판 상에 배치된 2개의 반도체 폴리머 필름을 이용하는 것에 대해 도시하고 있지만, 장치가 이용될 수 있는 환경적인 조건뿐만 아니라, 원하는 특정의 전기 특성 및 애플리케이션에 따라서, 다층의 반도체 폴리머 필름이 또한 이용될 수 있다. 다른 실시예에서, 기판 상에 배치된 단일층의 반도체 폴리머 필름이 이용될 수 있다. 전기 도체(230, 240, 250, 260)의 조합은 실질적으로 3차원의 직교 x, y, z 매트릭스를 형성한다. 전기 도체를 패터닝하고 형성하기 위한 종래의 리소그래피 기술을 이용하는 이러한 다층 동적 메모리는 사용된 층의 개수에 따라서 5.0 Gbits/㎠ 정도 또는 그 이상의 메모리를 제공한다. 반도체 폴리머 필름(220, 224)의 패터닝은 이러한 비트 밀도를 달성하는데 있어서 필요하지 않다.
반도체 폴리머 필름(220)은, 전기 도체(240)가 기판(216) 상에 배치되고 반도체 폴리머 층(216)의 제 2 측면(222)에 전기적으로 결합된 제 1 기판 측면(217) 위에 배치되어 있다. 전기 도체(230)는 반도체 폴리머 층(220)의 제 1 측면(221)에 전기적으로 결합되어 있다. 전기 도체(250)는 제 2 기판 측면(218) 상에 배치되어 반도체 폴리머 층(224)의 제 1 측면(225)에 전기적으로 결합되어 있다. 전기 도체(260)는 반도체 폴리머 층(224)의 제 2 측면(226)에 전기적으로 결합되어 있다. 전기 도체(230, 240, 250, 260)는 도 1에 도시된 실시예에 있어서, 상술한 바와 같이, 금속 또는 도전성 재료 중 하나로 형성될 수 있다. 예를 들어, 전기 도체(240, 250)는 탄탈룸으로 형성될 수 있으며, 전기 도체(230, 260)는 폴리아닐렌으로 형성될 수 있다. 다른 실시예에서, 전기 도체는 모든 금속 또는 다른 유기 도체 또는 이들의 조합을 이용할 수 있다.
기판(216)은 광범위한 재료, 예를 들어, 실리콘, 갈리룸 아세나이드, 유리, 세라믹 재료 및 플라스틱으로 형성될 수 있다. 또한, 금속과 합금이 또한 사용될 수 있지만, 전기 절연층은 금속 기판과 전기 도체 사이의 전기 도전을 절연하는데 이용된다. 특히, 양극 산화의 알루미늄 또는 탄탈룸과 같은 산화물을 전기 화학적으로 형성하는 알루미늄과 탄탈룸과 같은 금속이 이용될 수 있다. 기판(216)은 폴리이미드, 폴리에스터(PET), 폴리에틸렌 나프탈렌(PEN), 폴리바이닐 클로이드, 폴리부틸렌 테레프탈레이트(PBT), 폴리에틸렌(PE), 폴리유렌탄, 폴리아미드, 폴리아릴레이트 및 폴리에스터 기반의 액정 폴리머일 수 있다. 기판(216)의 두께는 대략 5 마이크로미터 내지 대략 700 마이크로미터의 범위일 수 있다.
패시베이션층(264)은 전기 도체(230, 260)와, 이들 전기 도체 사이의 반도체 폴리머 필름(220, 224)의 일부 위에 배치된다. 패시베이션층(264)은 손상 및 환경적인 퇴화로부터 반도체 폴리머 필름과 전기 도체를 보호한다. 패시베이션층(264)은 폴리이미드, 폴리에테르이미드, 폴리부틸렌 테레프탈레이트, 폴리에스터, 폴리에틸렌 나프탈레이트(PEN), 또는 에폭시와 같은 광범위한 폴리머계 재료 중 하나로 형성될 수 있다. 또한, 패시베이션층(264)은 산화물, 질산, 카바이드 및 보리드와 같은 광범위한 비도전성의 무기질 재료 중 하나로 형성될 수 있다. 추가로, 패시베이션층(264)은 광범위한 실리콘 RTV(실온 가황화) 밀봉제 중 하나로, 여러 실세스퀴옥산 용제로, 금속 알크옥사이드 용제로, 경화성의 유기 무기질의 하이브리드 코팅으로 형성될 수 있다. 이용되는 특정 패시베이션 재료는 메모리 장치(200)가 이용되는 특정 애플리케이션 뿐만 아니라, 기판, 반도체 폴리머 층 및 전기 도체용으로 사용되는 특정 재료에 의존할 것이다.
도 3을 참조하면, 본 발명의 반도체 장치(300)의 다른 실시예가 단면도로 도시되어 있다. 이러한 실시예에서, 반도체 폴리머 필름(320)은 하나 이상의 트랜지스터(368)에 전기적으로 결합된 유기 도펀트(도시 생략)를 포함하는 층을 형성한다. 이러한 실시예에서, 기판(316)은 대략 300 - 700 마이크로미터의 두께를 가진 실리콘 웨이퍼이다. 공지되어 있는 종래의 반도체 처리 장비를 이용하여, 메모리 장치(300)에 필요한 다른 로직 장치뿐만 아니라 트랜지스터(368)가 기판(316) 상에 형성되어 있다. 당업자라면, 트랜지스터와, 다이오드와 같은 다른 로직 장치가 개별적으로 또는 하나 이상의 트랜지스터와 결합되어 또한 이용될 수 있다는 것을 알 것이다. 트랜지스터(368)는 도면을 간략하게 하기 위해서 도 3에 단일층으로서 도시되어 있다. 당업자라면, 트랜지스터(368)가 박막층의 스택으로서 실현될 수 있음을 알 것이다. 특정 구조의 트랜지스터가 본 발명과 관련되어 있는 것이 아니지만, 금속 산화물 전계 효과 트랜지스터(MOSFET), 바이폴러 접합 트랜지스터(BJT)와 같은 몇몇 형태의 고체 상태 전자 장치가 이러한 실시예에 주어진다. 상술한 바와 같이, 다른 기판 재료가 또한 이용될 수 있다. 따라서, 이들 기판 재료는, 예를 들어, 유리 기판 상의 폴리실리콘을 이용하는 비정질 실리콘, 유기 반도체 장치, 또는 박막 트랜지스터(TFT) 기술과 같은 공지의 기술과 하나 이상의 이용가능한 반도체 재료를 포함한다.
이러한 실시예에서, 기판 절연층(366)은 기판(316) 상의 다른 로직 장치뿐만 아니라 트랜지스터(368) 위에 배치된다. 기판 절연층(366)은 다른 로직 장치뿐만 아니라 트랜지스터(368)를 전기적으로 절연한다. 이러한 실시예에서, 기판 절연층(366)은 실리콘 산화물(SixOy)이지만, 폴리이미드, 벤조사이클로부텐, 실리콘 질화물, 실리콘 카바이드, 알루미늄 산화물, 붕소 질화물 및 다른 폴리머계 또는 무기질 절연체가 이용될 수 있다. 또한, 메모리 장치(300)가 사용되는 특정 애플리케이션에 따라서 다중의 기판 절연층이 이용될 수 있다. 예를 들어, 기판 절연층(366)은, 질화물(SixNy)의 제 2 기판 절연층이 실리콘 산화층 위에 배치되고 실리콘 카바이드의 제 3 기판 절연층이 실리콘 질화물층 위에 배치된 상태에서, 트랜지스터(368) 상에 배치된 실리콘 산화물(SixOy)의 제 1 기판 절연층을 포함할 수 있다.
전기 도체(340)는 기판 절연층(366) 위에 배치되고, 기판 절연층(366)에 형성된 개구(365)를 통해 트랜지스터(368)의 전기적인 접점 영역(367)에 전기적으로 결합되어 있다. 반도체 폴리머 필름(320)은 기판(316) 위에 배치되고, 반도체 폴리머 필름(320)의 제 2 측면(322)이 전기 도체(340)에 전기적으로 결합되어 있다. 전기 도체(330)는 반도체 폴리머 필름(320)의 제 1 측면(321)에 결합되어 있다. 전기 도체(330)는 전기 도체(340)에 실질적으로 수직이다. 전기 도체(340, 350)용으로 사용된 재료는 이전 실시예에 기술된 재료 중 하나일 것이다.
도 4를 참조하면, 본 발명의 다른 실시예가 메모리 장치(400)의 단면도로 도시되어 있다. 이러한 실시예에서, 절연 박막(470)은, 유기 도펀트(412)를 포함하는 반도체 폴리머 필름(420)과 전기 도체(430) 사이에 배치되어 있다. 이러한 실시예에서, 절연 박막(470)은 대략 1 나노미터 내지 대략 500 나노미터 범위의 두께를 가진다. 특정의 두께는 유기 도펀트, 바인더 재료, 도체 재료, 감지 전압 및 바이어스 전압과 같은 원하는 장치의 특성에 의존할 것이다. 절연 박막(470)은 폴리카보네이트, 폴리이미드, 실리콘 산화물, 또는 실리콘 산화질화물과 같은 폴리머계 또는 무기질 절연체일 수 있다. 일실시예에서, 절연 박막(470)은, 보다 상세히 후술하는 바와 같이(도 6 참조), 반대 또는 역극성의 전압을 이용함으로써 특정 로직 셀을 소거할 때, "역" 주입(즉, 전하를 주입하는데 사용된 반대 극성의 전압을 인가할 때의 전하의 주입)을 차단하는데 사용된다. 다른 실시예에서, 절연 박막(470)과 반도체 폴리머 필름(420)은 인터페이스를 제공하여, 그 인터페이스 부근에 "공간 전하" 층 또는 "핀" 트랩의 전하를 구축한다. 또 다른 실시예에서, 절연 박막(470)은, 셀 양단에 전압을 인가할 때, 로직 셀에 흐르는 전류를 실질적으로 차단하는데 사용될 수 있다.
도 5를 참조하면, 본 발명의 다른 실시예가 메모리 장치(500)의 사시도로 도시되어 있다. 이러한 실시예에서, 전기 도체(530)는 제 1 반도체 폴리머 필름(520)의 제 1 측면(521)과 제 2 반도체 폴리머 필름(524)의 제 2 측면(526)에 전기적으로 결합되어 있다. 폴리머 필름(520, 524) 둘 다는 유기 도펀트(도시 생략)를 포함한다. 농도 뿐만 아니라, 특정의 유기 도펀트는 반도체 폴리머 필름 둘다에서 동일할 수 있거나, 메모리 장치(500)가 이용될 수 있는 특정의 애플리케이션뿐만아니라 특정의 원하는 특성에 따라서 상이할 수 있다. 전기 도체(540)는 실질적으로 서로 평행하며 제 1 반도체 폴리머 필름(520)의 제 2 측면(522)에 전기적으로 결합되어 있다. 전기 도체(560)는 실질적으로 서로 평행하며, 제 2 반도체 폴리머 필름(524)의 제 1 측면(525)에 전기적으로 결합되어 있다. 전기 도체(530)는 실질적으로 서로 평행하며, 전기 도체(540, 560)에 실질적으로 수직이다.
전기 도체(540)는 ci로서 표시되고, 전기 도체(560)는 ai로서 표시되고, 전기 도체(530)는 bi로서 표시된다. 전기 도체(530, 540, 560)의 조합은 실질적으로 3차원의 수직 x, y, z 매트릭스를 형성한다. 이러한 실시예에서, 로직 셀(528)은 전기 도체(ci, bi) 양단에 적절한 전압을 인가함으로써 어드레싱되며, 로직 셀(528)(도시 생략) 위에 배치된 로직 셀은 전기 도체(ai, bi) 양단에 적절한 전압을 인가함으로써 어드레싱된다. 도 5가 서로의 상부에 적층된 2개의 반도체 폴리머 필름을 도시하고 있지만, 다층이 또한 이용될 수 있다. 또한, 도 2 및 도 3에 도시된 기판 또는 도 4에 도시된 절연 박막은 메모리 장치(500)가 이용될 수 있는 특정 애플리케이션과 원하는 특성에 따라서 또한 이용될 수 있다. 전기 도체를 패터닝하여 형성하는 종래의 리소그래피 기술을 이용하는 이러한 다층 동적 메모리는, 사용되는 층의 개수에 따라서, 5.0 Gbits/㎠ 정도 또는 그 이상의 메모리를 제공한다. 반도체 폴리머 필름(520 또는 524)의 패터닝은 이러한 비트 밀도를 달성하는데 불필요하다.
도 6을 참조하면, 본 발명의 일실시예에 따라서 메모리 장치에 인가된 여러전압 펄스를 나타내는 그래프가 도시되어 있다. 반대 극성의 전압의 특정 셀의 전기 도체 양단에 인가함으로써, "1" 상태가 "기록"되거나 생성될 수 있다. 충분한 크기의 전압이 2개의 전기 도체(즉, 도 1b에 도시된 전기 도체(130, 140)) 사이에 위치한 반도체 폴리머 필름의 체적 양단에 인가될 때, 전계가 형성되어, 하나 이상의 전기 도체로부터 반도체 폴리머 필름의 유기 도펀트의 억셉터 또는 도우너 분자 또는 기능 그룹에 전하 주입된다(전자 또는 정공). 전기 전하는, 하나의 분자로부터 인접한 분자 또는 기능 그룹으로 "호핑"함으로써 전계에 응답하여 이동할 것이다.
전압을 제거하면, 전하는 실질적으로 "트랩"되거나 유기 도펀트 상에 위치하게 된다. 트랩된 전하의 밀도는 인가된 전압의 크기뿐만 아니라 기록 펄스가 인가되는 "침출(soak)" 시간(즉, 기록 시간)에 실질적으로 비례한다. "트랩"된 전하의 위치는 유기 도펀트용으로 선택된 특정 재료에 의존하며, 일반적으로, 트랩 에너지와 관련되어 있다. 전형적으로, 트랩 에너지가 높을수록, "트랩"된 전하가 국부화되는 시간이 길어지고, 따라서, 리플레쉬 사이클 간의 시간이 길어진다.
전기 도체와 반도체 폴리머 필름 사이에 배치된 절연 박막을 이용하는 도 4에 도시된 실시예는 전하가 국부화되는 시간을 추가로 증가시킬 수 있다. 이러한 실시예에서, 적절한 극성 및, 비트를 기록하는데 필요한 것보다 낮은 크기의 전압이, 절연 박막/반도체 폴리머 필름 인터페이스 부근의 트랩된 전하를 "핀" 형태로 하는 로직 셀(즉, 전기 도체(430, 440)) 양단에 인가된다. 이러한 인터페이스에서, 인가된 전압을 터널링에 필요한 것보다 낮게 유지함으로써, 전하가 실질적으로국부화될 수 있다. 인가된 전압의 시간과 크기는 예를 들어, 절연 박막의 재료, 두께 및 전기 특성뿐만 아니라, 특정의 유기 도펀트에 의존할 것이다.
도 7에 도시된 바와 같이, "1" 상태가 로직 셀에 기록되거나 생성되었을 때, 로직 셀은, 로직 셀의 전기 도체 양단의 전압 임펄스와, 분극 전류를 분해하는 시간을 이용함으로써 응답 또는 "판독"될 수 있다. 전형적으로, 임펄스 전압의 크기는 기록 펄스의 크기보다 적어서, 로직 셀로의 추가적인 전하의 주입을 최소화한다. 전압 임펄스(710)에 응답하는 트랩된 전하의 물리적인 변이는 도 7에 도시된 측정가능의 분극 전류를 생성한다. "기록"되지 않은 로직 셀은 "기록"된 로직 셀보다 작은 분극 전류를 나타낼 것이다. 도 7에 도시된 바와 같이, 전하가 주입되기 전의 분극 전류는 비기록된 셀에 대해 "0"을 나타내며, 전하가 주입된 후의 분극 전류는 기록된 셀에 대해 "1"을 나타낸다. 특정 크기와 과도 응답 또는 분극 전류의 시간적인 감쇠는 예를 들어, 사용된 특정의 유기 도펀트와, 반도체 폴리머 필름의 두께와 박막의 절연 필름의 유무에 의존할 것이다. 또한, 전기 접촉 영역 및 반도체 폴리머 필름 두께와 같은 장치의 치수는 특정 메모리 장치의 접근 시간을 최적화할 수 있는 로직 셀의 기생 저항 및 커패시턴스를 감소시키도록 조정될 수 있다. 이러한 유형의 메모리 장치의 접근 시간은 사용된 전압 임펄스의 폭과 분극 전류를 측정하는데 사용된 전하 감지 증폭기(도시 생략)의 응답에 의존할 것이다.
이러한 유형의 메모리 장치의 로직 셀은 또한 소거될 것이다(즉, "1"에서 "0"의 상태로 변경). 일실시예에서, 소거될 특정 로직 셀의 전기 도체의 양단에소거 극성(즉, 전형적으로, 로직 셀에 비트를 기록하는데 사용된 극성과 반대의 극성)을 가진 전압 펄스를 인가함으로써 소거될 수 있다. 이용되는 특정 크기와 소거 시간은 예를 들어, 이용되는 특정의 유기 도펀트와, 시스템의 전하 이동성과, 반도체 폴리머 필름의 두께와, 박막의 절연 필름의 유무에 의존할 것이다. 전형적으로, 인가된 전압은 기록 전압보다 적어서, 임의의 표유 전하의 주입을 최소화할 것이다.
다른 실시예에서, 반도체 폴리머 필름을 노광함으로써 소거될 수 있다. 적절한 파장의 광은, 트랩된 전하와 재결합하여 노광된 로직 셀을 소거할 수 있는 반도체 폴리머 필름 내에 여기자(즉, 자유 전자-정공 쌍)를 형성할 것이다. 이용되는 특정 파장은 예를 들어, 이용되는 특정의 도펀트와 바인더 재료에 의존할 것이다. 이러한 실시예에서, 전기 도체 중 하나는 인듐 주석 산화물과 같이, 실질적으로 광학적으로 투명하고 전기적으로 도전성인 재료이다. 집속된 광 빔은 로직 셀을 선택적으로 노광시키는데 이용될 수 있다. 그러나, 레이저 또는 새도우 마스크와 같은 다른 표준 기술 중 하나가 이러한 실시예에서 선택적인 로직 셀을 노광시키는데 또한 이용될 수 있다.
도 8을 참조하면, 본 발명의 메모리 장치(800)를 이용하는 컴퓨터 시스템의 예시적인 실시예가 개략적인 블록도로 도시되어 있다. 이러한 실시예에서, 컴퓨터 시스템(802)은 Intel Xeon 또는 Pentium ProcessorTM또는 공지의 호환가능 프로세서와 같은 마이크로프로세서를 포함한다. 마이크로프로세서(876)는 마이크로프로세서(876)가 데이터 또는 입력/출력 기능 또는 둘 다를 제어하는데 사용되는 컴퓨터 실행가능 명령어를 보유할 수 있는 컴퓨터 판독가능 메모리를 포함하는 메모리 장치(800)에 접속되어 있다. 메모리 장치(800)는 마이크로프로세서(876)에 의해 조정되는 데이터를 또한 저장할 수 있다. 마이크로프로세서(876)는 저장 장치(878), 디스플레이(877) 및 프린터(879)에 또한 접속되어 있다. 집적 회로를 포함하는 디스플레이(877), 저장 매체를 포함하는 저장 장치(878), 및 집적 회로를 포함하는 프린터(879)는 메모리 장치(800', 800", 800"')를 각각 포함한다. 각각의 메모리 장치(800', 800", 800"')는, 유기 도펀트를 가진 반도체 폴리머 필름을 포함하는 여러 메모리 장치를 도시하는 상술한 도면 및 본문에 예시된 본 발명의 일실시예를 포함한다.
도 9를 참조하면, 본 발명의 프린팅 또는 유체 분사 시스템(904)의 예시적인 실시예가 사시도로 도시되어 있다. 이러한 실시예에서, 메모리 장치(900)는 위치 제어기(988)와 드롭 파이어링 제어기(985)에 동작 명령어를 제공한다. 캐리지(982)는, 캐리지(982)가 병진으로 왕복 운동하거나 유체 수용 매체(989)에 걸쳐 전후로 스캔되도록, 시스템(904) 내에서 슬라이드 바(983) 또는 유사 메카니즘에 의해 제지되고, 캐리지 모터(984)에 의해 슬라이드 바(983)를 따라 물리적으로 추진된다. 스캔 축(X)은 도 9에서 화살표로 표시되어 있다.
프린팅 동작이 개시될 때, 종이, 흡수가능 시트, 또는 유체가 침착될 수 있는 다른 매체 등의 유체 수용 매체(989)가 유체 분사 시스템(904)의 플래튼 모터(987)와 롤러(990)에 의해 프린팅 또는 분배 영역으로 이송된다. 유체 수용 매체(989)가 적절히 배치되면, 캐리지(982)는, 하나 이상의 유체 분사 카트리지(980, 981)가 적절한 위치의 수용 매체(989) 상에 유체를 분사할 수 있도록, 수용 매체(989)를 가로질러 이동할 것이다. 그 다음, 캐리지(982)가 수용 매체(989)를 다시 가로질러 이동시켜, 유체 분사 카트리지(980, 981)가 수용 매체(989) 상의 새로운 위치에 유체를 분사할 수 있도록, 유체 수용 매체(989)는 증분식으로 이동될 수 있다. 전형적으로, 드롭이 분사되어, 예를 들어, 이미지 또는 문자를 형성하는 소정의 도트 매트릭스 패턴을 형성한다.
데이터 래스터화(rasterization)를 위한 다른 시스템 구성 또는 시스템 구조가 이용가능하지만, 시스템 제어 명령어와 함께 시스템에 전송되고 메모리(900)에 저장된 래스터화된 데이터에 앞서 퍼스널 컴퓨터 또는 PC(도시 생략)와 같은 호스트 컴퓨터에서 데이터의 래스터화가 이루어질 수 있다. 이러한 동작은 시스템의 컴퓨터에 내장된 시스템 드라이버 소프트웨어의 제어하에 이루어진다. 시스템은 명령어와 래스터화된 데이터를 해석하여 어느 드롭 분사기가 파이어링하는지를 결정한다. 도 9의 화살표는 유체 분사 카트리지(980, 981)로부터 유체 수용 매체(989)로 향하는 유체 방울 궤적축(Z)을 나타낸다. 유체 분사의 자취가 완성된 경우에, 유체 수용 매체(989)는 다음 자취를 준비하여, 화살표로 표시된 유체 수용 매체축(Y)을 따라 적절한 거리로 이동된다. 본 발명은 고정된 유체 분사 카트리지를 구비하여 유체 수용 매체를 하나 이상의 방향으로 이동시키는 것과, 고정된 유체 수용 매체를 구비하여 유체 분사 카트리지를 하나 이상의 방향으로 이동시키는 것과 같은, 유체 분사 카트리지와 유체 수용 매체간의 상대적인 이동을 전달하는다른 수단을 사용하는 분배 시스템에 또한 적용가능하다.
유기 도펀트를 포함한 반도체 폴리머 층을 이용하는 전자 장치를 제조하는 방법이 도 10에서 흐름도로 도시되어 있다. 기판을 형성하는 프로세스(1092)는 메모리 장치가 이용될 수 있는 특정의 애플리케이션에 의존한다.
플렉시블 기판을 원하는 애플리케이션에 있어서, 전형적으로, 폴리이미드, 폴리에스터(PET), 폴리에틸렌 나프탈레이트(PEN), 폴리바이닐 클로라이드, 폴리부틸렌 텔레프탈레이트(PBT), 폴리에틸렌 나프탈레이트(PEN), 폴리프로필렌(PP), 폴리에틸렌(PE), 폴리우레탄, 폴리아미드, 폴리아릴레이트, 및 폴리에스터 기반의 액정 폴리머 등과 같은 여러 폴리머 필름 재료가 기판을 형성하는데 사용될 수 있다. 기판의 두께는 특정의 애플리케이션뿐만 아니라 이용되는 특정의 재료에 의존하는 대략 5 마이크로미터 내지 대략 700 마이크로미터의 범위일 수 있다. 특히, 대략 10 마이크로미터 내지 대략 75 마이크로미터 범위의 두께가 이용될 수 있으며, 보다 특히, 대략 20 마이크로미터 내지 대략 30 마이크로미터 범위의 두께가 이용될 수 있다. 플렉시블 기판 상에 능동 장치를 이용하는 애플리케이션에 있어서, 전형적으로, 종래의 박막 프로세싱 장비는 비정질 실리콘 또는 폴리실리콘 박막 트랜지스터(TFT) 프로세스와 같이, 능동 장치를 형성하는데 이용될 수 있다. 그러나, 유기 또는 폴리머 기반의 능동 장치를 제조하는데 사용된 여러 기술이 또한 이용될 수 있다. 추가로, 반도체 웨이퍼를 박막화하여 능동 장치를 가진 플렉시블 기판을 제조하는 기술이 또한 이용될 수 있다.
트랜지스터와 같은 능동 반도체 장치를 원하는 애플리케이션에 있어서, 기판은, 실리콘, 갈리듐 아세나이드, 인듐 인 및 실리콘 카바이드 등으로 형성될 수 있다. 능동 장치는 종래의 반도체 프로세싱 장비를 이용하여 형성될 수 있다. 메모리 장치가 이용될 수 있는 특정의 애플리케이션에 의존하여, 다른 기판 재료가 또한 이용될 수 있다. 예를 들어, 여러 유리, 알루미늄 산화물 및 다른 무기질 절연체가 이용될 수 있다. 추가로, 양극 산화의 알루미늄 또는 탄타륨과 같은 옥사이드를 전기화학적으로 형성하는 알루미늄과 탄타륨과 같은 금속이 이용될 수 있다. 비반도체 기판을 이용하는 애플리케이션에 있어서, 능동 장치는, 유기 또는 폴리머 기반의 능동 장치를 제조하는데 사용된 프로세스 또는 비정질의 실리콘 또는 폴리실리콘의 박막 트랜지스터(TFT) 프로세스와 같은 기술을 이용하여, 이들 재료 상에 또한 형성될 수 있다. 따라서, 본 발명은 실리콘 반도체 재료로 제조된 이들 장치로 한정하고자 하는 것이 아니라, 공지의 기술과 하나 이상의 반도체 재료로 제조된 이들 장치를 포함하고자 한다.
제 1 전기 도체층을 형성하는 프로세스(1093)는 금속 또는 합금의 스퍼터 증착, 전자 빔 증착, 열 증착, 또는 화학적 증기 증착을 포함할 수 있으며, 전기 도체용으로 선택된 특정 재료에 의존할 것이다. 폴리아닐린, 폴리피롤, 펜타센(pentacene), 트라이오펜 화합물 또는 도전성 잉크와 같은 도전성 재료는 유기 박막을 형성하는데 사용된 여러 기술 중 하나의 기술을 이용할 것이다. 예를 들어, 스크린 프린팅, 스핀 코팅, 딥 코팅, 스프레이 코팅, 잉크젯 증착 및 일부 경우에, PEDOT와 같은 열 증착이 사용될 기술이다.
제조될 특정의 메모리 장치에 의존하여, 전기 접점이 기판 상에 또는 반도체폴리머 필름 상에 직접 형성될 수 있다. 전기 도체의 패터닝은 반도체 프로세싱에 이용되는 일반적인 이용가능 포토리소그래픽 기술 중 하나에 의해 달성된다. 그러나, 선택된 특정의 재료에 따라서, 레이저 박리 또는 잉크젯 증착 등의 다른 기술이 또한 이용될 수 있다. 특히, 나노와이어를 형성하기 위한 나노임프린트 리소그래피 또는 기술이 이용될 수 있다. 나노임프린트 리소그래피에 대한 추가적인 정보에 대해서는, 예를 들어, S. Zankovych 외 다수의 Nanoimprint lithography: Challenges and Prospects, 12 Nanotechnology 91, 91-95(2001) 또는 Wei Zhang와 Stephen Chou Multilevel Nanoimprint Lithography With Submicron Alignment over 4 in. Si Wafers, 79 Applied Physics Letters 845, 845-847(2001)를 참조한다. 나노와이어 클로스바 구조에 대한 추가적인 정보에 대해서는, 예를 들어, Yu Huang 외 다수의 Directed Assembly of One-Dimensional Nanostructures Into Functional Networks, 291 Science 630, 630-633(2001)를 참조한다. 추가로, 상이한 도전성 재료의 조합이 또한 사용되어, 결과적으로 매우 상이한 프로세스가 이용될 수 있다. 예를 들어, 빛을 이용한 소거를 원하는 경우에, 하위 전기 트레이스에 대해서는 PEDOT와 같은 재료를 이용하여 상위 전기 트레이스에 대해서는 인듐 주석 산화물을 이용하는 것이 바람직할 수 있다. 다른 실시예는 기판 상에 증착된 전기 도체에 대해서는 탄타륨, 텅스텐, 또는 과다 도핑의 폴리실리콘과 같은 전형적인 금속을 이용하고, 반도체 폴리머 필름 상에 증착된 전기 도체에 대해서는 PEDOT와 같은 유기 도체를 이용할 것이다. 이러한 층을 이용하는 애플리케이션에 있어서, 제 2 반도체 폴리머 필름 상에 제 3 전기 도체층을 형성하는 프로세스는, 전기 도체가제 1 전기 도체층에 사용된 것과 동일한 지에 따라서, 제 1 층에 사용된 것과 동일 또는 유사할 수 있다.
유기 도펀트를 포함한 반도체 폴리머 필름을 형성하는 프로세스(1094)는 선택된 특정의 바인더와 유기 도펀트에 의존할 것이다. 선택된 특정의 바인더와 유기 도펀트는 예를 들어, 원하는 특정의 전자 특성, 장치가 이용될 수 있는 환경, 박막의 절연 필름이 이용될 수 있는지에 의존할 것이다. 선택된 특정의 바인더에 따라서, 선택된 특정의 코팅 또는 캐스팅 프로세스에 대해 적절한 점성을 제공할 뿐만 아니라, 바인더와 유기 도펀트 둘 다에 대해 충분한 용해성을 제공하는 적절한 용매가 이용된다. 반도체 폴리머 층을 형성하는 예시적인 프로세스는 바인더 비스페놀-A-폴리카보네이트와 모너 치환의 디페닐하이드라존 화합물(DPH)을 적절한 농도로 분해하여 원하는 전기 특성을 얻는 용매로서 HPLC 그레이드 테트라하이드라푸란을 이용한다. 예를 들어, 도 2와 도 3에 도시된 바와 같이, 기판이 이용되면, 전기 도체와 반도체 폴리머 층뿐만 아니라, 기판과 반도체 폴리머 층간의 양호한 접착을 얻기 위해서, 기판의 조성과 특성을 고려한다. 접착 촉진제 또는 표면 변경이 또한 이용될 수 있다. 추가로, 예를 들어, 전기 도체가 기판 내부보다는 그 위에 형성될 때, 평탄화 층이 또한 이용될 수 있다. 이러한 기판을 이용하는 애플리케이션에 있어서, 제 2 또는 다층의 반도체 폴리머 필름을 형성하는 프로세스(1095)는, 바인더 또는 유기 도펀트가 제 1 층에 사용된 것과 동일한지에 따라서, 제 1 층을 형성하는데 사용된 프로세스와 동일 또는 유사할 수 있다.
제 1 절연 박막을 형성하는 제 1 프로세스(1096)는 선택된 특정의 재료에 의존하며, 예를 들어, 스퍼터 증착, 화학 증기 증착, 스핀 코팅, 또는 전기 화학적 산화로 구성될 수 있다. 예를 들어, 탄타륨의 전기 도체가 종래의 스퍼터링 또는 전자 빔 증착 기술을 이용하여 증착될 수 있다. 탄타륨이 증착된 후에, 박막의 탄타륨 산화층이 전기 화학적으로 형성될 수 있다. 전기 도체를 규정하는 포토리소그래피 프로세싱의 전후에 이러한 프로세스가 수행될 수 있다. 다른 실시예는 박막의 절연 필름을 가진 전기 도체가 선택되는지에 따라서 전기 도체 상에 또는 반도체 폴리머 필름 상에 증착된 박막의 실리콘 산화층을 이용할 수 있다. 박막의 실리콘 산화 필름이 스퍼터 증착, 화학 증기 증착, 또는 유리 재료 상의 스핀의 스핀 코팅 등과 같은 광범위한 기술 중 하나에 의해 증착될 수 있다. 또 다른 실시예는 적절한 전기 도체 상에 증착된 바인더 폴리머와 같은 비도전성의 폴리머 박막을 이용할 것이다. 다른 실시예는 자체 조립된 단층 또는 실란 결합의 에이전트를 이용하여 박막의 절연 필름을 형성할 것이다. 제 2 또는 다층 절연 박막을 형성하는 프로세스(1097)는, 이러한 구조를 이용하는 애플리케이션에 있어서, 박막의 절연 필름이 제 1 층에 사용된 것과 동일한지에 따라서, 제 1 층을 형성하는데 사용된 프로세스와 동일 또는 유사할 것이다.
제 2 전기 도체층을 형성하는 프로세스(1098)는 예를 들어, 박막의 절연 필름과 화학 조성물의 유무뿐만 아니라 특정의 바인더 및 유기 재료에 의존할 것이다. 예를 들어, 폴리이미드 바인더는 폴리에틸렌 바인더가 행하는 것보다 더 높은 온도에서 유지될 것이다. 따라서, 폴리이미드 바인더에 대해서는 텅스텐 또는 플래티늄 전기 도체의 열적 또는 전자 빔 증착이 사용되며, 폴리에틸렌 바인더에 대해서는 유기 도체의 화학적 증기 증착, 스핀 코팅 또는 열적 증착이 바람직할 것이다. 이용되는 특정의 증착 프로세스는, 사용된 경우에 박막의 절연 필름 또는 반도체 폴리머 필름 중 하나에서 발생된 결함의 등급에 또한 의존할 것이다. 추가로, 전기 도체 재료가 증착되는 필름 간의 접착성을 최적화하는 프로세스 파라미터뿐만 아니라 특정의 프로세스가 또한 선택될 것이다. 제 4 전기 도체층을 형성하는 프로세스는, 이러한 기판을 이용하는 애플리케이션에 있어서, 제 4 층이 제 1 층에 사용된 것과 동일한지에 따라서, 제 1 내지 제 3 층을 형성하는데 사용된 프로세스와 동일 또는 유사할 수 있다.
제 1 패시베이션층을 형성하는 프로세스(1099)는 적절할 때에, 반도체 폴리머 필름을 손상과 환경적인 퇴화로부터 보호하는데 사용된다. 예를 들어, 산소 침투에 베리어를 제공하는 패시베이션층은, 산소가 잠재적인 전자 트랩이기 때문에, 억셉터 유기 도펀트 또는 기능 그룹을 가진 메모리 장치를 이용할 때 바람직할 것이다. 추가로, 이용된 특정의 유기 도펀트와 전기 도체에 따라서, 부식을 감소시키는 수분 베리어를 제공하는 패시베이션층을 이용하는 것이 또한 바람직할 것이다. 추가로, 능동 장치가 존재하는지에 따라서, 전자기 발산 또는 차폐 필름이 또한 바람직할 수 있다.
이용되는 특정의 패시베이션층은 메모리 장치가 이용될 수 있는 특정의 애플리케이션과 환경에 의존할 것이다. 예를 들어, 폴리에틸렌, 액정 폴리머 필름 및 금속 또는 무기질층과 같은 수분 베리어 필름 재료가 이용될 수 있다. 이용될 수있는 전자기적으로 발산하는 필름의 예는 대략 109내지 대략 1013ohms/square의 표면 저항율을 가진 폴리에틸렌을 다루고 있지만, 카본 블랙 충전의 폴리머와 전자기 발산층의 표면 상에 형성된 금속 등의 다른 재료가 이용될 수 있다. 그러나, 상보형 금속 산화물 반도체(CMOS)와 같이, 보호할 민감성 회로를 포함하는 메모리 장치에 대해서, 단위 면적당 104오옴의 표면 저항율이 이용될 수 있다. 특히, 전자기 발산층은 마찰 전기 충전을 제어하는 폴리에틸렌과 같은 정적 발산 재료와, 정자계에 대한 차폐로서 작용하는 박막의 금속층 등의 도전층을 포함할 수 있다. 이용될 수 있는 산소 베리어 필름의 예는 액정 폴리머 필름이지만, 금속층 또는 무기질층(예를 들어, 실리콘 다이옥사이드, 알루미늄 옥사이드 등) 등의 다른 재료가 또한 이용될 수 있다.
유기 도펀트를 포함하는 반도체 폴리머 층을 이용하는 전자 장치의 이용 프로세스가 도 11에 흐름도로 도시되어 있다. 로직 셀에 전기 전하를 주입하는 프로세스(1146)는 메모리 장치에 이용된 특정의 구조에 의존할 것이다. 충분한 크기의 전압이 특정 셀의 전기 도체 양단에 인가될 때, 전기 도체 중 하나로부터 유기 도펀트의 억셉터 또는 도우너 기능 그룹으로 전하가 주입된다(전자 또는 정공). 전압이 제거된 경우에, 전하는 2개의 전기 도체 사이에 위치한 반도체 폴리머 필름의 체적 내에 실질적으로 "트랩"되거나 국부화된다. 트랩된 전하의 양 또는 밀도는 전압이 인가된 시간과 인가된 전압의 크기에 실질적으로 비례한다. 인가된 전압의 크기와 시간은 예를 들어, 이용된 특정의 유기 도펀트와, 박막의 절연 필름, 그 두께와 전기 특성에 의존할 것이다.
로직 셀에 저장된 전기 전하를 측정 또는 판독하는 프로세스(1147)는 로직 셀의 전기 도체 양단에 전압 임펄스를 인가하여 전압 임펄스에 대한 분극 전류의 과도 응답을 측정하는 것을 포함한다. 전형적으로, 임펄스 전압의 크기는 전하를 주입할 때 인가된 전압의 크기보다 적다. 전하가 주입되기 전의 분극 전류는 비기록된 셀에 있어서 "0"을 나타내며, 전하가 주입된 후의 분극 전류는 기록된 셀에 있어서 "1"을 나타낸다. 분극 전류의 시간적인 퇴화 또는 특정의 크기 및 과도 응답은 예를 들어, 이용된 특정의 유기 도펀트와, 반도체 폴리머 필름의 두께와, 박막의 절연 필름의 유무 등에 의존할 것이다.
로직 셀에 저장된 전기 전하를 소거하는 프로세스(1148)는 전기 수단에 의해 또는 노광을 통해 달성될 것이다. 전형적으로, 특정 로직 셀의 전기 도체 양단에 전하를 주입하는데 사용된 극성과 반대의 극성인 전압 펄스를 인가하면, 주입된 전하를 실질적으로 제거하여 로직 셀을 "1" 상태에서 "0" 상태로 변경하게 된다. 전형적으로, 인가된 전압의 크기는 표유 전하의 주입을 최소화하기 위해 전하의 주입 동안에 인가된 전압보다 적지만, 전하를 제거하는데 이용된 전압의 시간 및 크기는 예를 들어, 이용된 특정의 유기 도펀트, 로직 셀의 사이즈 및 배치와, 박막의 절연 필름의 유무 등에 의존할 것이다. 로직 셀에 저장된 전기 전하는 로직 셀을 형성하는 반도체 폴리머 필름의 체적을 노광함으로써 또한 제거될 것이다. 전형적으로, 전기 도체 중 하나는 인듐 주석 산화물과 같이, 광학적으로 투명하고 전기적으로 도전성인 재료이다.
본 발명이 상술한 바람직한 실시예 및 다른 실시예를 기준으로 상세히 도시하고 설명되었지만, 당업자라면, 다음의 청구 범위에 정의된 바와 같이, 본 발명의 사상과 범위를 벗어나지 않는 범위에서 여러 변경이 이루어질 수 있음을 알 것이다. 본 발명의 설명은 본 명세서에 기술된 구성 요소의 모든 신규하고 불명확한 조합을 포함하며, 청구범위는 이들 구성 요소의 신규하고 불명확한 조합에 대한 이러한 또는 나중의 응용에 제공될 수 있다. 상술한 실시예는 예시적이며, 이러한 또는 후술의 응용에서 주장하게 되는 모든 가능성있는 조합에 단일의 특성 또는 구성 요소가 필수적인 것은 아니다. 청구 범위는 등가의 "하나" 또는 "제 1" 구성 요소를 인용하고 있으며, 이러한 청구 범위는 2 이상의 이러한 구성 요소를 배제할 필요가 없이, 하나 이상의 이러한 구성 요소를 포함한다는 것을 알아야 한다.

Claims (16)

  1. 메모리 장치(100, 300, 400, 500, 800, 900)에 있어서,
    제 1 측면(121, 221, 321, 421, 521)과 제 2 측면(122, 222, 322, 422, 522)을 구비하면서 유기 도펀트(112, 412)를 포함하는 제 1 반도체 폴리머 필름(120, 220, 320, 420, 520)을 형성하는 수단과,
    상기 제 1 반도체 폴리머 층의 상기 제 1 측면에 실질적으로 평행하게 서로 결합된 복수의 제 1 전기 도체(130, 230, 330, 430, 530)와,
    상기 제 1 반도체 폴리머 층의 상기 제 2 측면에 실질적으로 평행하게 서로 결합되며, 상기 복수의 제 1 전기 도체의 실질적으로 상호 직교하는 복수의 제 2 전기 도체(140, 240, 340, 440, 540)
    를 포함하되,
    전기 전하는 상기 유기 도펀트 상에 국부화되는 메모리 장치.
  2. 제 1 항에 있어서,
    제 1 측면(217, 317)과 제 2 측면(218, 318)을 구비하는 기판(216, 316)으로서, 상기 복수의 제 2 전기 도체는 상기 기판의 상기 제 1 측면 위에 배치되는 상기 기판과,
    상기 기판의 상기 제 2 측면 상에 실질적으로 서로 평행하게 배치된 복수의제 3 전기 도체(250)와,
    유기 도펀트를 포함하며, 제 1 측면(225) - 상기 제 1 측면은 상기 복수의 제 3 전기 도체에 접속됨 - 과 제 2 측면(226)을 구비한 제 2 반도체 폴리머 필름(224)과,
    상기 제 2 반도체 폴리머 층의 상기 제 2 측면에 실질적으로 서로 평행하게 결합되고 상기 복수의 제 3 전기 도체에 실질적으로 상호 직교하는 복수의 제 4 전기 도체(260)를 더 포함하는 메모리 장치.
  3. 제 1 항에 있어서,
    유기 도펀트를 포함하며, 제 1 측면(525)과 제 2 측면(526) - 상기 제 2 측면은 상기 복수의 제 1 전기 도체에 전기적으로 접속됨 - 을 구비한 제 2 반도체 폴리머 필름(524)과,
    상기 제 2 반도체 폴리머 층의 상기 제 1 측면에 실질적으로 서로 평행하게 결합되고 상기 복수의 전기 도체에 실질적으로 상호 직교하는 복수의 제 3 전기 도체(560)를 더 포함하는 메모리 장치.
  4. 제 1 항에 있어서,
    폴리머 필름측과 도체측을 구비한 절연 박막(470)을 더 포함하되, 상기 절연박막의 상기 폴리머 필름측은 상기 반도체 폴리머 필름에 결합하며, 상기 절연 박막의 상기 전기 도체측은 상기 복수의 제 1 전기 도체에 결합하는 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 1 반도체 폴리머 층은 대략 0.1 중량 퍼센트 내지 대략 50 중량 퍼센트 범위의 유기 도펀트를 포함하는 메모리 장치.
  6. 제 1 항에 있어서,
    상기 반도체 폴리머 필름내에 국부화된 전기 전하를 생성하는 수단과,
    분극 전류의 과도 응답을 측정하는 수단과,
    상기 국부화 전기 전하를 소거하는 수단을 더 포함하는 메모리 장치.
  7. 제 1 항에 있어서,
    상기 유기 도펀트는 아릴알케인, 아릴아민, 벤지딘, 엔아민, 피졸린, 하이드라존, 옥시다이아졸, 트라이아졸, 옥사졸, 착화된 프탈로사이아닌, 폴리실릴렌, 폴리게르밀렌, 플루오레논, 다이페노퀴논, 설폰, 안트라퀴논, 옥사다이아졸로 구성된 그룹으로부터 선택되는 메모리 장치.
  8. 메모리 장치를 제조하는 방법에 있어서,
    제 1 측면과 제 2 측면을 구비한 제 1 반도체 폴리머 필름을 형성하는 단계(1094)로서, 상기 제 1 반도체 폴리머 필름은 유기 도펀트를 포함하며, 전기 전하는 상기 제 1 반도체 폴리머 필름 내에 국부화되는 상기 형성 단계와,
    상기 제 1 반도체 폴리머 층의 상기 제 1 측면에 실질적으로 서로 평행하게 전기적으로 결합된 복수의 제 1 전기 도체를 형성하는 단계(1093)와,
    상기 제 1 반도체 폴리머 층의 상기 제 2 측면에 실질적으로 서로 평행하게 전기적으로 결합되고, 상기 복수의 제 1 전기 도체에 실질적으로 상호 직교하는 복수의 제 2 전기 도체를 형성하는 단계(1098)
    를 포함하는 메모리 장치의 제조 방법.
  9. 제 8 항에 있어서,
    제 1 측면과 제 2 측면을 가진 기판을 형성하는 단계(1092)로서, 상기 복수의 제 2 전기 도체는 상기 기판의 상기 제 1 측면 상에 배치되는 상기 형성 단계와,
    상기 기판의 상기 제 2 측면 상에 실질적으로 서로 평행하게 배치된 복수의 제 3 전기 도체를 형성하는 단계와,
    제 1 측면과 제 2 측면을 가지며, 상기 기판의 상기 제 2 측면 상에 배치되며, 상기 복수의 제 3 전기 도체에 전기적으로 결합된 제 2 반도체 폴리머 필름을 형성하는 단계로서, 상기 제 2 반도체 폴리머 필름은 유기 도펀트를 포함하는 상기 형성 단계와,
    상기 제 2 반도체 폴리머 필름의 상기 제 2 측면에 실질적으로 서로 평행하게 전기적으로 결합되며 상기 복수의 제 3 전기 도체에 실질적으로 상호 직교하는 복수의 제 4 전기 도체를 형성하는 단계를 더 포함하는 메모리 장치의 제조 방법.
  10. 제 8 항에 있어서,
    제 1 측면과 제 2 측면을 가진 제 2 반도체 폴리머 필름을 형성하는 단계로서, 상기 제 2 반도체 폴리머 필름의 상기 제 2 측면은 상기 복수의 제 1 전기 도체에 전기적으로 결합되고, 상기 제 2 반도체 폴리머 필름은 유기 도펀트를 포함하는 상기 형성 단계와,
    상기 제 2 반도체 폴리머 필름에 실질적으로 서로 평행하게 전기적으로 결합되며 상기 복수의 제 1 전기 도체에 실질적으로 상호 직교하는 복수의 제 3 전기 도체를 형성하는 단계를 더 포함하는 메모리 장치의 제조 방법.
  11. 제 8 항에 있어서,
    폴리머 필름측과 전기 도체측을 가진 절연층을 형성하는 단계를 더 포함하되, 상기 절연층의 상기 폴리머 필름측은 상기 제 1 반도체 폴리머 필름에 결합되며, 상기 절연층의 상기 전기 도체측은 상기 복수의 제 1 전기 도체에 접촉하는 메모리 장치의 제조 방법.
  12. 청구항 제 9 항에 따른 프로세스에 의해 제조된 메모리 장치.
  13. 메모리 장치를 이용하는 방법에 있어서,
    제 1 측면과 제 2 측면을 가지면서 유기 도펀트를 포함하는 반도체 폴리머 필름에 전기 전하를 주입하는 단계(1146)와,
    상기 반도체 폴리머 필름내의 상기 전기 전하를 측정하는 단계(1147)와,
    상기 반도체 폴리머 필름내의 상기 전기 전하를 소거하는 단계(1148)를 포함하는 메모리 장치의 이용 방법.
  14. 제 13 항에 있어서,
    상기 전기 전하 측정 단계는, 소정의 시간동안과 소정의 크기로 상기 반도체 폴리머 필름의 상기 제 1 측면과 상기 제 2 측면에 전압 임펄스를 인가하고, 분극 전류의 과도 응답을 측정하는 단계를 더 포함하는 메모리 장치의 이용 방법.
  15. 제 13 항에 있어서,
    상기 전기 전하 주입 단계는, 기록 시간동안과 기록 크기로 상기 반도체 폴리머 필름의 상기 제 1 측면과 상기 제 2 측면에 기록 극성을 가진 전압을 인가하는 단계를 더 포함하는 메모리 장치의 이용 방법.
  16. 제 13 항에 있어서,
    상기 전기 전하 소거 단계는, 소거 시간동안과 소거 크기로 상기 반도체 폴리머 필름의 상기 제 1 측면과 상기 제 2 측면에 소거 극성을 가진 전압을 인가하는 단계를 더 포함하는 메모리 장치의 이용 방법.
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