KR20050003060A - 반도체 소자의 트렌치형 소자분리막 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 45
- 238000002955 isolation Methods 0.000 title claims abstract description 24
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 150000004767 nitrides Chemical class 0.000 claims abstract description 70
- 238000005530 etching Methods 0.000 claims abstract description 29
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 16
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 16
- 239000010703 silicon Substances 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000000203 mixture Substances 0.000 claims abstract description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract 4
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract 2
- 238000000151 deposition Methods 0.000 claims description 10
- 230000008021 deposition Effects 0.000 claims description 3
- 230000004888 barrier function Effects 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 abstract description 3
- 230000003647 oxidation Effects 0.000 description 9
- 238000007254 oxidation reaction Methods 0.000 description 9
- 238000004140 cleaning Methods 0.000 description 5
- 238000000635 electron micrograph Methods 0.000 description 4
- 229910019142 PO4 Inorganic materials 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-K phosphate Chemical compound [O-]P([O-])([O-])=O NBIIXXVUZAFLBC-UHFFFAOYSA-K 0.000 description 3
- 239000010452 phosphate Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Element Separation (AREA)
Abstract
본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리 공정에 관한 것이며, 더 자세히는 트렌치형 소자분리막 형성방법에 관한 것이다. 본 발명은 트렌치 소자분리막 가장자리 부분에서 발생하는 모트 깊이를 줄일 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다. 본 발명은 라이너 질화막과 패드 질화막의 화학조성 또는 치밀도 정도를 조절하여 패드 질화막 제거를 위한 습식 식각 공정시 라이너 질화막의 식각 속도를 줄임으로써 라이너 질화막이 측벽 산화막 보다 리세스되는 것을 방지하며, 이로써 모트 깊이를 줄일 수 있다.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리 공정에 관한 것이며, 더 자세히는 트렌치형 소자분리막 형성방법에 관한 것이다.
전통적인 소자분리 공정인 실리콘국부산화(LOCOS) 공정은 근본적으로 버즈비크(Bird's beak)로부터 자유로울 수 없으며, 버즈비크에 의한 활성영역의 감소로 인하여 초고집적 반도체 소자에 적용하기 어렵게 되었다.
한편, 트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인을 근본적으로 해결할 수 있고, 활성영역의 확보에 유리한 소자분리 공정으로 부각되고 있으며, 향후 기가(giga)급 DRAM과 같은 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.
종래의 STI 공정은 실리콘 기판 상에 패드 산화막 및 패드 질화막을 형성하고, 이를 선택 식각하여 트렌치 마스크를 형성한 다음, 패터닝된 패드 질화막을 식각 마스크로 사용하여 실리콘 기판을 건식 식각함으로써 트렌치를 형성하고, 계속하여 측벽 산화 공정, 라이너 질화막(liner nitride)/라이너 산화막(liner oxide) 증착 공정 등을 실시한 후, 고밀도플라즈마(high density plasma, HDP) 산화막을 증착하여 트렌치를 매립하고, 화학·기계적 연마(chemical mechanical polishing,CMP) 공정을 실시하여 평탄화를 이룬 다음, 패드 질화막 및 패드 산화막을 제거하여 소자분리막을 형성하게 된다.
일반적으로, STI 공정을 진행함에 있어서 상기한 바와 같이 라이너 질화막을 적용하고 있다. 라이너 질화막은 후속 산화 분위기에서의 열공정에 의해 활성 영역과 소자분리 영역의 경계면의 실리콘 기판이 산화됨에 따른 스트레스를 감소시키고, 소자분리막과 실리콘 기판 간의 도펀트 확산을 억제함으로써 소자의 동작 특성, 특히 리프레시 특성을 개선하는데 기여한다. 한편, 이러한 리프레시 특성은 소자의 고집적화가 진행될수록 더욱 중요시되고 있어 라이너 질화막의 사용은 거의 불가피한 것으로 보고되고 있다.
한편, 라이너 질화막은 질화막 특유의 인장성 응력 때문에 HDP 산화막과 직접 접촉하게 되면 버블 형태의 결함을 유발할 가능성이 있기 때문에 라이너 질화막과 HDP 산화막 사이에 라이너 산화막(압축성 응력을 가지므로 라이너 질화막의 인장성 응력을 상쇄함)을 응력 버퍼층으로 삽입하고 있다. 그러나, 라이너 산화막이 반드시 필요한 것은 아니므로, 경우에 따라서 라이너 산화막 증착을 생략하기도 한다.
그런데, 인산용액(H3PO4)을 사용한 패드 질화막 제거 공정시 라이너 질화막이 과도하게 제거되어 측벽 산화막을 노출시키고, 노출된 측벽 산화막이 후속 습식 공정(예컨대, Vt 스크린 산화전 세정 공정, 게이트 산화전 세정 공정 등)에서 과도하게 식각되어 도 1 및 도 2에 도시된 바와 같이 모트(moat)(A)를 유발하게 된다. 이러한 모트(A)의 깊이가 비교적 깊기 때문에 후속 게이트 폴리실리콘 식각시 레지듀가 잔류하게 되어 브릿지 발생의 요인이 되는 문제점이 있었다.
도 1은 종래기술에 따라 형성된 트렌치형 소자분리막의 단면도이며, 도 2는 그의 전자현미경 사진이다.
도 1 및 도 2를 참조하면, 종래기술에 따라 STI 공정을 진행한 경우, 측벽 산화막(11)의 과도한 식각에 의해 깊은 모트(A)가 발생함을 확인할 수 있다. 미설명 도면 부호 '10'은 활성영역(기판), '12'는 라이너 질화막, '13'은 HDP 산화막을 각각 나타낸 것이다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 트렌치 소자분리막 가장자리 부분에서 발생하는 모트 깊이를 줄일 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따라 형성된 트렌치형 소자분리막의 단면도.
도 2는 종래기술에 따라 형성된 트렌치형 소자분리막의 단면 전자현미경 사진.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 STI 공정을 나타낸 단면도.
도 4는 본 발명을 적용한 STI 공정을 완료하고, 게이트 산화막이 형성된 기판 단면의 전자현미경 사진.
* 도면의 주요 부분에 대한 부호의 설명
30 : 실리콘 기판
31 : 패드 산화막
32 : 패드 질화막
33 : 측벽 산화막
34 : 라이너 질화막
35 : HDP 산화막
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 실리콘 기판 상에 패드 산화막 및 패드 질화막을 형성하는 단계; 상기 패드 질화막 및 상기 패드 산화막을 선택적으로 식각하여 소자분리 영역을 오픈시키는 트렌치 마스크 패턴을 형성하는 단계; 상기 트렌치 마스크 패턴을 식각 베리어로 사용하여 노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 노출된 상기 트렌치 측벽에 측벽 산화막을 형성하는 단계; 상기 측벽 산화막이 형성된 전체 구조 표면을 따라 라이너 질화막을 증착하되, 질화막 식각 용액에 대한 상기 라이너 질화막의 식각 속도가 상기 패드 질화막의 식각 속도에 비해 느리도록 증착하는 단계; 상기 트렌치 내에 트렌치 매립 산화막을 매립하고 평탄화하는 단계; 및 상기 트렌치 매립 산화막의 평탄화에 의해 노출된 상기 라이너 질화막 및 상기 패드 질화막을 제거하는 단계를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법이 제공된다.
본 발명은 라이너 질화막과 패드 질화막의 화학조성 또는 치밀도 정도를 조절하여 패드 질화막 제거를 위한 습식 식각 공정시 라이너 질화막의 식각 속도를 줄임으로써 라이너 질화막이 측벽 산화막 보다 리세스되는 것을 방지하며, 이로써 모트 깊이를 줄일 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 STI 공정을 나타낸 단면도이다.
본 실시예에 따른 STI 공정은 우선, 도 3a에 도시된 바와 같이 실리콘 기판(30) 상에 패드 산화막(31) 및 패드 질화막(32)을 각각 50∼200Å 및 500∼2500Å의 두께로 형성한 다음, 소자분리 마스크를 이용한 사진 식각 공정을실시하여 패드 질화막(32) 및 패드 산화막(31)을 차례로 선택 식각한 다음, 패드 질화막(32)을 식각 마스크로 사용하여 실리콘 기판(30)을 2000∼5000Å 깊이로 건식 식각함으로써 트렌치를 형성한다. 여기서, 패드 질화막(32)은 Si-리치 또는 N-리치 상태로 증착되도록 한다.
다음으로, 도 3b에 도시된 바와 같이 열산화 공정을 실시하여 노출된 트렌치 영역에 50∼150Å 두께의 측벽 산화막(33)을 형성하고, 전체 구조 표면을 따라 라이너 질화막(34)을 증착한 다음, 전체 구조 상부에 HDP 산화막(35)을 증착하여 트렌치를 매립한다. 여기서, 라이너 질화막(34)은 50∼150Å 정도로 형성하는 것이 바람직하며, Si : N의 비가 실질적인 3:4 정도가 되도록 증착하는 것이 바람직하다.
이어서, 도 3c에 도시된 바와 같이 CMP 공정을 실시하여 HDP 산화막(35)을 평탄화시키고, 질화막 식각 용액(예컨대, 인산 용액)을 사용하여 노출된 라이너 질화막(34) 및 패드 질화막(32)을 습식 제거하고, 패드 산화막(21)을 습식 제거하여 STI 공정을 완료한다. 이때, 인산용액에 대한 패드 질화막(32)의 식각 속도가 상대적으로 빠르고, 라이너 질화막(34)의 식각 속도가 상대적으로 느리게 나타나므로, 도면의 B 부분에 나타난 바와 같이 라이너 질화막(34)이 측벽 산화막(33)에 비해 돌출된 상태가 된다.
도 3d는 후속 공정인 Vt 스크린 산화전 세정 공정, 게이트 산화전 세정 공정 등을 마친 후의 소자분리막 프로파일을 나타낸 것으로, 도면의 C 부분에 나타난 바와 같이 모트의 깊이가 낮게 제어됨을 확인할 수 있다. 이는 패드 질화막(32) 제거를 위한 습식 식각이 완료된 시점에서 라이너 질화막(34)이 돌출되어, 후속 세정 공정시 측벽 산화막(33)이 노출된 부분이 적어 측벽 산화막(33)이 과도하게 제거되지 않았기 때문이다.
한편, 본 발명의 다른 실시예는 패드 질화막(32)과 라이너 질화막(34)의 식각 속도를 다르게 하기 위하여 증착 온도를 각각 달리하는 것이다. 예컨대, 패드 질화막(32)은 상대적으로 저온(400∼600℃)에서 증착하고, 라이너 질화막(34)은 상대적으로 고온(700∼1100℃)에서 증착한다. 이 경우에도 상대적으로 고온에서 증착된 라이너 질화막(34)의 막질이 더 치밀하기 때문에 인산용액에 대한 식각 속도가 패드 질화막(32)에 비해 라이너 질화막(34)에서 느리게 나타나며, 결국 전술한 일 실시예와 같이 모트 깊이를 줄일 수 있다.
도 4는 본 발명을 적용한 STI 공정을 완료하고, 게이트 산화막이 형성된 기판 단면의 전자현미경 사진으로써, 원내에 나타난 바와 같이 모트의 깊이가 종래에 비해 완화됨을 확인할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 라이너 산화막을 적용하지 않는 경우를 일례로 들어 설명하였으나, 라이너 산화막을 추가적으로 적용하는 경우에도 본 발명은 적용된다.
또한, 전술한 실시예에서는 트렌치 매립 산화막으로 HDP 산화막을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 트렌치 매립 산화막으로, O3-USG막, SOG(spin on glass)막, SOG+HDP 산화막, APL(advanced planarization layer)막, APL+HDP 산화막 등 다른 산화막을 사용하는 경우에도 적용된다.
또한, 전술한 실시예에서는 트렌치 식각 공정 후 측벽 희생 산화 공정을 수행하지 않는 경우를 일례로 들어 설명하였으나, 측벽 희생 산화 공정을 수행하는 경우에도 본 발명은 적용된다.
전술한 본 발명은 트렌치 소자분리막 가장자리 부분에서 발생하는 모트 깊이를 완화하여 후속 게이트 폴리실리콘 식각시 레지듀 발생을 방지하는 효과가 있으며, 이에 따라 반도체 소자의 신뢰도 및 수율 개선을 기대할 수 있다.
Claims (5)
- 실리콘 기판 상에 패드 산화막 및 패드 질화막을 형성하는 단계;상기 패드 질화막 및 상기 패드 산화막을 선택적으로 식각하여 소자분리 영역을 오픈시키는 트렌치 마스크 패턴을 형성하는 단계;상기 트렌치 마스크 패턴을 식각 베리어로 사용하여 노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;노출된 상기 트렌치 측벽에 측벽 산화막을 형성하는 단계;상기 측벽 산화막이 형성된 전체 구조 표면을 따라 라이너 질화막을 증착하되, 질화막 식각 용액에 대한 상기 라이너 질화막의 식각 속도가 상기 패드 질화막의 식각 속도에 비해 느리도록 증착하는 단계;상기 트렌치 내에 트렌치 매립 산화막을 매립하고 평탄화하는 단계; 및상기 트렌치 매립 산화막의 평탄화에 의해 노출된 상기 라이너 질화막 및 상기 패드 질화막을 제거하는 단계를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법.
- 제1항에 있어서,상기 라이너 질화막은 실리콘-리치 또는 질소-리치의 조성을 가지도록 증착하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
- 제1항에 있어서,상기 라이너 질화막은 상기 패드 질화막에 비해 상대적으로 고온에서 증착하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
- 제2항에 있어서,상기 패드 질화막은 Si : N의 비가 실질적인 3:4가 되도록 증착하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
- 제3항에 있어서,상기 패드 질화막은 400∼600℃ 온도에서 증착하고, 상기 라이너 질화막은 700∼1100℃ 온도에서 증착하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030043187A KR20050003060A (ko) | 2003-06-30 | 2003-06-30 | 반도체 소자의 트렌치형 소자분리막 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030043187A KR20050003060A (ko) | 2003-06-30 | 2003-06-30 | 반도체 소자의 트렌치형 소자분리막 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050003060A true KR20050003060A (ko) | 2005-01-10 |
Family
ID=37218302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030043187A KR20050003060A (ko) | 2003-06-30 | 2003-06-30 | 반도체 소자의 트렌치형 소자분리막 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050003060A (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9287374B2 (en) * | 2014-03-26 | 2016-03-15 | SK Hynix Inc. | Semiconductor device and method for forming the same |
-
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- 2003-06-30 KR KR1020030043187A patent/KR20050003060A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9287374B2 (en) * | 2014-03-26 | 2016-03-15 | SK Hynix Inc. | Semiconductor device and method for forming the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |