KR20040059462A - 반도체 소자의 트렌치형 소자분리막 형성방법 - Google Patents

반도체 소자의 트렌치형 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리 공정에 관한 것이며, 더 자세히는 트렌치형 소자분리막 형성방법에 관한 것이다. 본 발명은 소자분리막의 불균일한 모트 프로파일에 의한 후속 공정에서의 게이트 폴리실리콘 레지듀 발생을 방지할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다. 본 발명은 기존의 증착 방식의 라이너 질화막을 트렌치 표면의 실리콘 질화 공정으로 대체한다. 이 경우, 라이너 질화막(트렌치 표면의 질화된 실리콘 영역)이 트렌치 내부에 포함되지 않기 때문에 후속 세정 공정시 모트 프로파일이 비정상적으로 형성되는 것을 방지할 수 있다.

Description

반도체 소자의 트렌치형 소자분리막 형성방법{Method for forming trench type isolation layer in semiconductor device}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리 공정에 관한 것이며, 더 자세히는 트렌치형 소자분리막 형성방법에 관한 것이다.
전통적인 소자분리 공정인 실리콘국부산화(LOCOS) 공정은 근본적으로 버즈비크(Bird's beak)로부터 자유로울 수 없으며, 버즈비크에 의한 활성영역의 감소로 인하여 초고집적 반도체 소자에 적용하기 어렵게 되었다.
한편, 트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인을 근본적으로 해결할 수 있고, 활성영역의 확보에 유리한 소자분리 공정으로 부각되고 있으며, 향후 1G DRAM 또는 4G DRAM급 이상의 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.
종래의 STI 공정은 실리콘 기판 상에 패드 산화막 및 패드 질화막을 형성하고, 이를 선택 식각하여 트렌치 마스크를 형성한 다음, 패터닝된 패드 질화막을 식각 마스크로 사용하여 실리콘 기판을 건식 식각함으로써 트렌치를 형성하고, 계속하여 측벽 희생산화 공정, 측벽 재산화 공정, 라이너 질화막(liner nitride)/라이너 산화막(liner oxide) 증착 공정 등을 실시한 후, 고밀도플라즈마(high density plasma, HDP) 산화막을 증착하여 트렌치를 매립하고, 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시하여 평탄화를 이룬 다음, 패드 질화막 및 패드 산화막을 제거하여 소자분리막을 형성하게 된다.
일반적으로, STI 공정을 진행함에 있어서 상기한 바와 같이 라이너 질화막을 적용하고 있다. 라이너 질화막은 후속 산화 분위기에서의 열공정에 의해 활성 영역과 소자분리 영역의 경계면의 실리콘 기판이 산화됨에 따른 스트레스를 감소시키고, 소자분리막과 실리콘 기판 간의 도펀트 확산을 억제함으로써 소자의 동작 특성, 특히 리프레시 특성을 개선하는데 기여한다. 한편, 이러한 리프레시 특성은 소자의 고집적화가 진행될수록 더욱 중요시되고 있어 라이너 질화막의 사용은 거의 불가피한 것으로 보고되고 있다.
한편, 라이너 질화막은 질화막 특유의 인장성 응력 때문에 HDP 산화막과 직접 접촉하게 되면 버블 형태의 결함을 유발하기 때문에 라이너 질화막과 HDP 산화막 사이에 라이너 산화막(압축성 응력을 가지므로 라이너 질화막의 인장성 응력을 상쇄함)을 응력 버퍼층으로 삽입하고 있다.
그런데, 이처럼 여러층의 절연막이 트렌치 내에 매립되므로, 후속 세정 공정(예컨대, 게이트 산화전 세정 공정)에서 질화막과 산화막 간의 식각 속도 차이로 인하여 소자분리막의 모트 프로파일이 매우 불균일한 형태를 나타내며, 이 경우 후속 게이트 폴리실리콘 식각시 레지듀가 잔류하게 되어 브릿지 발생의 요인이 된다.
도 1은 종래기술에 따라 형성된 트렌치형 소자분리막의 단면 전자현미경 사진으로써, 종래의 STI 공정을 진행한 경우, 소자분리막의 모트 프로파일이 열화된 상태를 확인할 수 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 소자분리막의 불균일한 모트 프로파일에 의한 후속 공정에서의 게이트 폴리실리콘 레지듀 발생을 방지할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따라 형성된 트렌치형 소자분리막의 단면 전자현미경 사진.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 STI 공정을 나타낸 단면도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 실리콘 기판
21 : 패드 산화막
22 : 패드 질화막
23 : 라이너 질화막
24 : 라이너 산화막
25 : HDP 산화막
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 실리콘 기판 상에 소자분리 영역을 오픈시키는 트렌치 마스크 패턴을 형성하는 단계; 상기 트렌치 마스크 패턴을 식각 베리어로 사용하여 노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 노출된 상기 트렌치 영역의 상기 실리콘 기판 표면을 질화시켜 라이너 질화막을 형성하는 단계; 및 상기 트렌치 내에 상기 트렌치 매립 산화막을 매립하는 단계를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법이 제공된다.
본 발명은 기존의 증착 방식의 라이너 질화막을 트렌치 표면의 실리콘 질화 공정으로 대체한다. 이 경우, 라이너 질화막(트렌치 표면의 질화된 실리콘 영역)이 트렌치 내부에 포함되지 않기 때문에 후속 세정 공정시 모트 프로파일이 비정상적으로 형성되는 것을 방지할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 STI 공정을 나타낸 단면도이다.
본 실시예에 따른 STI 공정은 우선, 도 2a에 도시된 바와 같이 실리콘 기판(20) 상에 패드 산화막(21) 및 패드 질화막(22)을 각각 50∼200Å 및 500∼2500Å의 두께로 형성한 다음, 소자분리 마스크를 이용한 사진 식각 공정을 실시하여 패드 질화막(22) 및 패드 산화막(21)을 차례로 선택 식각한 다음, 패드 질화막(22)을 식각 마스크로 사용하여 실리콘 기판(20)을 2000∼5000Å 깊이로 건식 식각함으로써 트렌치를 형성한다.
다음으로, 도 2b에 도시된 바와 같이 열산화 공정을 실시하여 노출된 트렌치 영역에 50∼150Å 두께의 열산화막(도시되지 않음)을 형성하고, 열산화막을 제거한다(측벽 희생 산화 공정). 이때, 열산화막은 건식 또는 습식 열산화 공정을 통해 형성하며, 그의 제거를 위해 건식 또는 습식 식각 공정을 수행할 수 있다.
이어서, 도 2c에 도시된 바와 같이 노출된 트렌치 영역의 실리콘 기판(20) 표면을 질화시켜 라이너 질화막(23)을 형성한다. 이때, 라이너 질화막(23)은 50∼150Å 정도로 형성하는 것이 바람직하며, 질화를 위해 700∼1100℃ 온도에서 NH4, NH4OH, NF3등의 질화 가스를 사용하여 열처리 또는 플라즈마 처리를 수행하는 것이 바람직하다.
계속하여, 도 2d에 도시된 바와 같이 전체 구조 표면을 따라 라이너 산화막(24)을 증착하고, 전체 구조 상부에 HDP 산화막(25)을 증착하여 트렌치를 매립하고, CMP 공정을 실시하여 HDP 산화막(25)을 평탄화시킨 다음, 질화막 식각 용액(예컨대, 인산 용액)을 사용하여 패드 질화막(22)을 습식 제거하고, 패드 산화막(21)을 습식 제거하여 STI 공정을 완료한다. 이때, 라이너 산화막(24)은 30∼150Å 두께로 증착하는 것이 바람직하며, 저압화학기상증착법(LP-CVD), 플라즈마화학기상증착법(PE-CVD), 상압화학기상증착법(AP-CVD) 등을 이용하여 증착하는 것이 바람직하다.
전술한 본 발명에 따르면, 트렌치 내에 산화막 계열의 물질만이 매립되므로, 소자분리막 가장자리에서의 모트 발생을 억제할 수 있으며, 모트가 발생하더라도 모트의 프로파일이 단순하기 때문에 후속 게이트 폴리실리콘 식각 공정시 레지듀의 잔류를 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 라이너 산화막을 적용하는 경우를 일례로 들어 설명하였으나, 경우에 따라서는 라이너 산화막을 적용하지 않을 수 있다.
또한, 전술한 실시예에서는 트렌치 매립 산화막으로 HDP 산화막을 사용하는경우를 일례로 들어 설명하였으나, 본 발명은 트렌치 매립 산화막으로, O3-USG막, SOG(spin on glass)막, SOG+HDP 산화막, APL(advanced planarization layer)막, APL+HDP 산화막 등을 사용하는 경우에도 적용된다.
또한, 전술한 실시예에서는 트렌치 식각 공정 후 측벽 희생 산화 공정을 수행하는 경우를 일례로 들어 설명하였으나, 경우에 따라서 측벽 희생 산화 공정을 생략할 수 있다.
전술한 본 발명은 모트 프로파일을 단순화시켜 후속 게이트 폴리실리콘 식각시 레지듀 발생을 방지하는 효과가 있으며, 이에 따라 반도체 소자의 신뢰도 및 수율 개선을 기대할 수 있다.

Claims (6)

  1. 실리콘 기판 상에 소자분리 영역을 오픈시키는 트렌치 마스크 패턴을 형성하는 단계;
    상기 트렌치 마스크 패턴을 식각 베리어로 사용하여 노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;
    노출된 상기 트렌치 영역의 상기 실리콘 기판 표면을 질화시켜 라이너 질화막을 형성하는 단계; 및
    상기 트렌치 내에 상기 트렌치 매립 산화막을 매립하는 단계
    를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법.
  2. 제1항에 있어서,
    상기 트렌치를 형성하는 단계 수행 후,
    열산화 공정을 실시하여 상기 트렌치 영역에 열산화막을 형성하는 단계와,
    상기 열산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
  3. 제1항 또는 제2항에 있어서,
    상기 라이너 질화막을 형성하는 단계 수행 후,
    상기 라이너 질화막이 형성된 전체 구조 표면을 따라 라이너 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
  4. 제1항 또는 제2항에 있어서,
    상기 라이너 질화막은 700∼1100℃ 온도에서 NH4, NH4OH, NF3등의 질화 가스를 사용하여 열처리 또는 플라즈마 처리를 통해 형성하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
  5. 제4항에 있어서,
    상기 라이너 질화막은 50∼150Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
  6. 제5항에 있어서,
    상기 라이너 산화막은 30∼150Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
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