KR20050002354A - 반도체소자의 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 형성방법에 관한 것으로,
데이터의 리드 동작시 소자의 전류 특성을 향상시킬 수 있도록 하기 위하여,
반도체기판 상에 게이트전극을 형성하고 비트라인 콘택홀의 측벽을 구성하는 소오스 접합영역 상의 게이트전극 측벽에 절연막 스페이서를 형성하되, 저장전극 콘택홀의 측벽을 구성하는 드레인 접합영역 상의 게이트전극 측벽에 형성하는 절연막 스페이서보다 얇게 형성하여 데이터의 리드 동작시 소자의 GIDL ( gate induced drain leakage ) 및 리프레쉬 특성을 향상시킬 수 있도록 하는 기술이다.
Description
본 발명은 반도체소자의 형성방법에 관한 것으로, 특히
반도체소자의 고집적화에 따른 소자의 특성 향상을 위하여 소자의 GIDL ( gate induced drain leakage ) 및 리프레쉬 특성을 향상시킬 수 있는 기술에 관한것이다.
일반적으로 반도체 소자의 트랜지스터는 소오스 접합영역이나 드레인 접합영역에 관계없이 게이트전극의 측벽에 형성되는 절연막 스페이서를 동일한 두께로 형성하였다.
도시되지 않았으나, 종래기술에 따른 반도체소자의 형성방법을 설명하면 다음과 같다.
먼저, 반도체기판 상에 활성영역을 정의하는 소자분리막을 형성한다.
상기 활성영역 상에 게이트전극을 형성하고, 그 측벽에 절연막 스페이서를 형성하는 동시에 상기 게이트전극 사이의 활성영역에 소오스/드레인 접합영역을 형성한다.
그 다음, 상기 소오스 접합영역에 접속되는 비트라인을 형성하고 상기 드레인 접합영역에 접속되는 저장전극을 형성한다.
이때, 후속 공정으로 완성된 반도체소자의 GIDL 특성을 향상시키기 위하여 상기 절연막 스페이서의 두께를 두껍게 형성하였다.
그로 인하여, 상기 GIDL 전류가 감소되고 그에 따른 소자의 리프레쉬 특성이 향상되었다.
그러나, 상기 절연막 스페이서의 두께 증가는, 셀에 저장된 데이터 값을 읽는 동작에서 소오스 접합영역으로 작동하는 비트라인의 콘택면적을 감소시켜 외부 ( external ) 저항을 증가시키고, 게이트전극과 소오스 접합영역의 거리가 멀어져 문턱전압을 상승시켜 동작 전류를 감소시키는 현상을 유발한다.
따라서, 상기 절연막 스페이서의 두께를 증가시킬 수 없게 되므로 반도체소자의 고집적화에 따른 리프레쉬 특성을 개선할 수 없는 문제점이 유발된다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위하여,
소오스 접합영역 상에 형성되는 비트라인 콘택홀의 측벽을 이루는 소오스 접합영역 상측의 절연막 스페이서 두께를 얇게 형성하여 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d 는 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
11 : 반도체기판 13 : 소자분리막
15 : 게이트산화막 17 : 게이트전극용 폴리실리콘층
19 : 티타늄질화막 21 : 티타늄층
23 : 하드마스크층 25 : 제1질화막 스페이서
27 : TEOS 산화막 29 : 감광막패턴
31 : 질소 불순물 33 : 제2질화막 스페이서
35 : 콘택플러그
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 형성방법은,
반도체기판 상에 게이트전극을 형성하는 공정과,
비트라인 콘택홀의 측벽을 구성하는 소오스 접합영역 상의 게이트전극 측벽에 절연막 스페이서를 형성하되, 저장전극 콘택홀의 측벽을 구성하는 드레인 접합영역 상의 게이트전극 측벽에 형성하는 절연막 스페이서보다 얇게 형성하여 데이터의 리드 동작시 전류 특성을 향상시키는 공정을 포함하는 것을 제1특징으로 한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 형성방법은,
반도체기판 상에 게이트전극을 형성하고 그 측벽에 제1질화막 스페이서를 형성하는 공정과,
전체표면상부에 TEOS 산화막을 소정두께 증착하는 공정과,
셀마스크를 이용하여 상기 게이트전극 사이의 반도체기판에 불순물을 주입하여 소오스/드레인 접합영역을 형성하는 공정과,
비트라인 콘택마스크를 이용하여 상기 소오스 접합영역 상의 TEOS 산화막에 불순물을 주입하는 공정과,
상기 불순물이 주입된 상기 소오스 접합영역의 TEOS 산화막 부분을 습식방법으로 제거하되, 상기 드레인 접합영역 상의 TEOS 산화막만 남는 TEOS 산화막 스페이서를 형성하는 공정과,
상기 게이트전극 측벽에 제2질화막 스페이서를 형성하여 상기 소오스 접합영역의 절연막 스페이서 두께를 상기 드레인 접합영역의 절연막 스페이서 두께보다 얇게 형성하는 공정을 포함하는 것과,
상기 TEOS 산화막에 주입된 불순물은 질소인 것을 제2특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1d 는 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면도이다.
도 1a 을 참조하면, 반도체기판(11)에 활성영역을 정의하는 소자분리막(도시안됨)을 형성한다.
상기 반도체기판(11) 상에 게이트산화막(15), 게이트전극용 폴리실리콘층(17), 텅스텐질화막(19), 텅스텐층(21) 및 하드마스크층(23)을 적층한다. 이때, 상기 하드마스크층(23)은 질화막으로 형성한다.
게이트전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기 적층구조를식각하여 게이트전극을 형성한다.
상기 게이트전극 측벽에 제1질화막 스페이서(25)를 형성한다. 이때, 상기 제1질화막 스페이서(25)는 질화막을 일정두께 형성하고 이를 이방성식각하여 형성한 것이다.
전체표면상부에 TEOS ( tetra ethyl ortho silicate ) 산화막(27)을 일정두께 형성한다.
상기 반도체기판(11)의 셀 영역에만 인(P)을 이온주입하여 저농도의 소오스/드레인 접합영역(28a,28b)을 형성한다.
도 1b를 참조하면, 전체표면상부에 감광막패턴(29)을 형성한다. 이때, 상기 감광막패턴(29)은 비트라인 콘택마스크(도시안됨)를 이용한 노광 및 현상 공정으로 상기 소오스 접합영역(28a) 상측의 TEOS 산화막(27)을 노출시킨 것이다.
상기 감광막패턴(29)을 마스크로 하여 상기 TEOS 산화막(27)에 질소 불순물(31)을 이온주입한다.
도 1c를 참조하면, 상기 감광막패턴(29)을 제거하고, 습식방법으로 상기 소오스 접합영역(28a) 상측의 TEOS 산화막(27)이 완전히 제거될 때까지만 식각한다.
이때, 상기 질소 불순물(31)이 주입된 부분과 주입되지 않은 부분의 식각선택비 차이로 인하여, 상기 소오스 접합영역(28a) 상측의 TEOS 산화막(27)은 모두 제거되고 상기 드레인 접합영역(28b) 상측의 TEOS 산화막(27)은 소정두께 남게 된다.
그로 인하여, 상기 소오스 접합영역(28a) 상측의 절연막 스페이서가 제1질화막 스페이서(25) 단층으로 구비되는데 비하여, 상기 드레인 접합영역(28b) 상측의 절연막 스페이서는 제1질화막 스페이서(25)와 TEOS 산화막(27)으로 형성되어 후속 공정으로 완성되는 반도체소자는 GIDL특성 및 리프레쉬 특성을 향상시킨다.
도 1d를 참조하면, 전체표면상부에 제2질화막(도시안됨)을 증착하고 이를 이방성식각하여 상기 반도체기판(11) 상부의 구조물 측벽에 제2질화막 스페이서(33)를 형성한다.
이때, 상기 소오스 접합영역(28a) 상측의 절연막 스페이서는 제1질화막 스페이서(25)와 제2질화막 스페이서(33)의 적층구조로 형성되고, 상기 드레인 접합영역(28b) 상측의 절연막 스페이서는 제1질화막 스페이서(25), TEOS 산화막(27) 및 제2질화막 스페이서(29)의 적층구조로 형성된다.
후속 공정으로, 상기 소오스/드레인 접합영역(28a,28b)에 접속되는 콘택플러그(35)를 형성한다. 이때, 상기 콘택플러그(35)는 소오스 접합영역(28a)에 접속되는 비트라인용과 드레인 접합영역(28b)에 접속되는 저장전극용으로 구성된다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 형성방법은, 비트라인 콘택홀의 측벽에 구비되는 절연막 스페이서 두께를 저장전극 콘택홀 측벽에 구비되는 절연막 스페이서 두께보다 얇게 형성하여 소오스 접합영역으로 동작되는 리드 동작시 GIDL 전류를 감소시키고 그에 따른 소자의 리프레쉬 특성을 향상시킬 수 있도록 하는 효과를 제공한다.
Claims (3)
- 반도체기판 상에 게이트전극을 형성하는 공정과,비트라인 콘택홀의 측벽을 구성하는 소오스 접합영역 상의 게이트전극 측벽에 절연막 스페이서를 형성하되, 저장전극 콘택홀의 측벽을 구성하는 드레인 접합영역 상의 게이트전극 측벽에 형성하는 절연막 스페이서보다 얇게 형성하여 데이터의 리드 동작시 전류 특성을 향상시키는 공정을 포함하는 반도체소자의 형성방법.
- 반도체기판 상에 게이트전극을 형성하고 그 측벽에 제1질화막 스페이서를 형성하는 공정과,전체표면상부에 TEOS 산화막을 소정두께 증착하는 공정과,셀마스크를 이용하여 상기 게이트전극 사이의 반도체기판에 불순물을 주입하여 소오스/드레인 접합영역을 형성하는 공정과,비트라인 콘택마스크를 이용하여 상기 소오스 접합영역 상의 TEOS 산화막에 불순물을 주입하는 공정과,상기 불순물이 주입된 상기 소오스 접합영역의 TEOS 산화막 부분을 습식방법으로 제거하되, 상기 드레인 접합영역 상의 TEOS 산화막만 남는 TEOS 산화막 스페이서를 형성하는 공정과,상기 게이트전극 측벽에 제2질화막 스페이서를 형성하여 상기 소오스 접합영역의 절연막 스페이서 두께를 상기 드레인 접합영역의 절연막 스페이서 두께보다얇게 형성하는 공정을 포함하는 반도체소자의 형성방법.
- 제 2 항에 있어서,상기 TEOS 산화막에 주입된 불순물은 질소인 것을 특징으로 하는 반도체소자의 형성방법.
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2003
- 2003-06-30 KR KR1020030043731A patent/KR20050002354A/ko not_active Application Discontinuation
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