KR20050014226A - 반도체소자의 트랜지스터 형성방법 - Google Patents

반도체소자의 트랜지스터 형성방법

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KR20050014226A
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Abstract

본 발명은 반도체 소자의 트랜지스터 형성방법에 관한 것으로, 반도체소자의 고집적화에 따른 전류 특성 열화를 방지할 수 있도록 하기 위하여, 다마신 ( damascene ) 방법을 이용하여 게이트산화막의 에지부를 두껍게 형성하고 그 상부에 게이트전극용 폴리실리콘, 게이트전극용 금속층 및 하드마스크층을 형성하는 구조로 게이트전극을 형성하여 후속 콘택 공정의 콘택 저항 감소없이 GIDL 특성을 향상시킬 수 있도록 함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 트랜지스터 형성방법{A method for forming a transistor of a semiconductor device}
본 발명은 반도체 소자의 트랜지스터 형성방법에 관한 것으로, 특히 활성영역을 통과하는 게이트전극과 상기 활성영역과 소자분리 영역을 걸쳐서 통과하는 더미 게이트전극으로 인하여 유발되는 GIDL ( gate induced drain leakage, 이하에서 GIDL 이라 함 )을 감소 및 콘택 저항 감소를 방지할 수 있도록 하는 기술에 관한 것이다.
도 1 은 종래기술에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11)에 피웰(13)을 형성하고, 상기 반도체기판(11) 상에 활성영역을 정의하는 트렌치형 소자분리막(12)을 형성한다.
전체표면상부에 게이트산화막(15)과 게이트전극용 폴리실리콘(17), 게이트전극용 금속층(19) 및 하드마스크층(21)의 적층구조를 형성하고 게이트전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기 적층구조를 식각하여 게이트전극을 형성한다.
상기 게이트전극을 마스크로 하여 상기 반도체기판(11)에 저농도의 불순물을 이온주입하여 LDD ( lightly doped drain ) 구조를 갖는 저농도의 불순물 접합영역(도시안됨)을 형성한다.
상기 게이트전극의 측벽에 절연막 스페이서(23)를 형성하고 이를 마스크로 하여 상기 반도체기판(11)에 고농도의 불순물을 이온주입하여 고농도의 불순물 접합영역(도시안됨)을 형성함으로써 LDD 구조의 엔형 불순물 접합영역(25)이 형성된 트랜지스터를 형성한다.
여기서, 하나의 활성영역을 기준으로 볼 때, 상기 트랜지스터의 게이트전극은 활성영역을 통과하는 두 개의 게이트전극과 상기 활성영역 및 소자분리막(12)에 걸쳐 통과하는 두 개의 더미 게이트전극으로 형성된다.
상기 두 개의 더미 게이트전극은 활성영역과 중첩되면서 GIDL 전류를 유발시킬 수 있다.
상기 더미 게이트전극의 GIDL 전류를 줄이기 위하여 상기 더미 게이트전극과 활성영역의 중첩을 최소화시키려하는 경우는 중첩 마진이 나빠지는 경우가 있다.
반대로, 상기 활성영역이 너무 짧아 상기 더미 게이트전극의 에지부에 활성영역이 미치지 못하는 경우는 동작하는 트랜지스터에서 저장전극과 콘택되는 면적이 좁아져 콘택저항이 증가되는 경우가 유발된다.
상기한 바와 같이 종래기술에 따른 반도체소자의 트랜지스터 형성방법은, 일정한 두께의 게이트산화막으로 구비되어 더미 게이트전극과 활성영역의 중첩시 GIDL 특성이 열화되고 중첩되지 않을 때는 후속공정으로 형성되는 저장전극과의 콘택저항이 증가되어 반도체소자의 특성 및 신뢰성이 저하되고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 이러한 종래기술의 문제점을 해결하기 위하여, 게이트전극과 반도체기판의 계면에 구비되는 게이트산화막의 에지부를 타부분보다 두껍게 형성하여 소자의 구동시 전계를 작게 함으로써 GIDL를 감소시키고 리프레쉬 특성을 향상시켜 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 트랜지스터 형성방법을 제공하는데 그 목적이 있다.
도 1 은 종래기술에 따른 반도체소자의 트랜지스터 형성 방법을 도시한 단면도.
도 2a 내지 도 2f 는 본 발명의 원리를 설명하기 위한 반도체소자의 트랜지스터 형성방법을 도시한 단면도.
<도면의 주요부분에 대한 부호 설명>
11,41 : 반도체기판 12,42 : 소자분리막
13,43 : 피웰 15,49 : 게이트산화막
17,51 : 게이트전극용 폴리실리콘 19,53 : 게이트전극용 금속층
21,55 : 하드마스크층 23,57 : 절연막 스페이서
25,59 : 엔형 불순물 접합영역 45 : 희생산화막
47 : 산소불순물영역
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 트랜지스터 형성방법은,
반도체기판 상에 형성된 게이트전극 영역을 노출시키는 희생산화막 패턴을 형성하는 공정과,
상기 희생산화막 패턴 에지부의 반도체기판에 산소 불순물을 이온주입함하여 산소불순물영역을 형성하는 공정과,
상기 노출된 게이트전극 영역의 반도체기판을 산화시켜 게이트산화막을 형성하는 공정과,
상기 게이트산화막 상부에 게이트전극용 폴리실리콘, 게이트전극용 금속층 및 하드마스크층 적층구조의 게이트전극을 형성하는 공정과,
상기 희생산화막 패턴을 제거하는 공정을 포함하는 것과,
상기 게이트전극은 상기 희생산화막 패턴의 두께와 실질적으로 동일한 것과,
상기 산소불순물의 이온주입공정은 경사 이온주입공정으로 실시하는 것과,
상기 희생산화막 패턴의 제거 공정은 건식방법으로 실시하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f 는 본 발명에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도이다.
도 2a를 참조하면, 반도체기판(41)에 피웰(43)을 형성하고, 소자분리마스크(도시안됨)를 이용하여 활성영역을 정의하는 트렌치형 소자분리막(42)을 형성한다.
도 2b를 참조하면, 상기 반도체기판(41)의 전체표면상부에 희생산화막(45)을 형성한다.
이때, 상기 희생산화막(45)은 하드마스크층이 구비되는 게이트전극의 높이만큼 두껍게 형성한다.
도 2c를 참조하면, 게이트전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기 희생산화막(45)을 식각하여 게이트전극이 형성될 부분, 즉 게이트전극 영역이 식각된 희생산화막(45)패턴을 형성한다.
도 2d를 참조하면, 상기 희생산화막(45)패턴을 마스크로 하는 경사이온주입공정으로 상기 희생산화막(45)패턴의 에지부에 위치한 상기 피웰(43)에 산소이온을 주입하여 산소불순물영역(47)을 형성한다.
도 2e를 참조하면, 상기 희생산화막(45)패턴 사이로 노출된 반도체기판(41)의 활성영역인 피웰(43)을 산화시켜 표면에 게이트산화막(49)을 형성한다.
이때, 상기 게이트산화막은 상기 산소불순물영역(47)이 형성된 부분에서 두껍게 형성된다.
그 다음, 상기 게이트산화막(49) 상부에 게이트전극용 폴리실리콘(51), 게이트전극용 금속층(53) 및 하드마스크층(55)의 적층구조를 형성하여 상기 희생산화막(45)패턴 사이의 게이트전극 영역을 매립한다.
이때, 상기 하드마스크층(55)은 질화막으로 형성한다.
도 2f를 참조하면, 상기 하드마스크층(55)을 마스크로 하여 상기희생산화막(45)패턴을 제거하여 상기 적층구조로 구비되는 게이트전극을 형성한다.
이때, 상기 희생산화막 패턴의 제거 공정은 건식방법으로 실시한다.
그 다음, 상기 게이트전극을 마스크로 하여 상기 반도체기판(41)에 저농도의 불순물을 이온주입한다.
상기 게이트전극의 측벽에 절연막 스페이서(57)를 형성한다.
상기 절연막 스페이서(57) 및 게이트전극을 마스크로 하여 고농도의 불순물을 이온주입함으로써 LDD 구조의 엔형 불순물 접합영역(59)을 형성한다.
후속 공정으로, 상기 절연막 스페이서(57)의 활성영역을 매립하는 콘택플러그(도시안됨)를 형성한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 트랜지스터 형성방법은, 게이트산화막의 에지부를 두껍게 형성하여 트랜지스터의 동작시 전계를 작게 하여 GIDL를 감소시키고 리프레쉬 특성을 감소시켜 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 소자의 고집적화를 가능하게 하는 효과를 제공한다.

Claims (4)

  1. 반도체기판 상에 형성된 게이트전극 영역을 노출시키는 희생산화막 패턴을 형성하는 공정과,
    상기 희생산화막 패턴 에지부의 반도체기판에 산소 불순물을 이온주입함하여 산소불순물영역을 형성하는 공정과,
    상기 노출된 게이트전극 영역의 반도체기판을 산화시켜 게이트산화막을 형성하는 공정과,
    상기 게이트산화막 상부에 게이트전극용 폴리실리콘, 게이트전극용 금속층 및 하드마스크층 적층구조의 게이트전극을 형성하는 공정과,
    상기 희생산화막 패턴을 제거하느 공정을 포함하는 반도체소자의 트랜지스터 형성방법.
  2. 제 1 항에 있어서,
    상기 게이트전극은 상기 희생산화막 패턴의 두께와 실질적으로 동일한 것을 특징으로 반도체소자의 트랜지스터 형성방법.
  3. 제 1 항에 있어서,
    상기 산소불순물의 이온주입공정은 경사 이온주입공정으로 실시하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  4. 제 1 항에 있어서,
    상기 희생산화막 패턴의 제거 공정은 건식방법으로 실시하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
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