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Die
Erfindung betrifft eine Leadless-Gehäusepackung für Halbleiterelemente,
wie Sensorchipelemente, ASIC-Chipelemente und andere Chipelemente.
Insbesondere betrifft die Erfindung eine Gehäusepackung für ein sog.
QFN-Gehäuse
bzw. eine QFN-Sensor-Packung.
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Üblicherweise
werden Sensoren in Lead-Moldgehäusen
bzw. Gehäusen
mit nach außen gebogenen
Anschlusskontakten verpackt. Dabei werden die einzelnen Sensoren
und ASIC-Chipelemente entweder nebeneinander, d. h. side-by-side, oder übereinander,
d. h. stacked, auf ein Kupfesubstrat bzw. einen Leitungsrahmen (Leadframe)
aufgesetzt und in einem Gießverfahren
(Moldprozess) umgossen bzw. ummoldet und anschließend mittels
der abgebogenen Anschlusskontakte (Leads) als komplettes Element
auf Leiterplatten verlötet.
Zur mittigen Plazierung der Siliziumkomponente innerhalb des Moldgehäuses enthalten
die Leitungsrahmen (Leadframes) zumeist einen vertieften Anschlussbereich
(Diepad mit Downset).
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Sensoren
und Halbleiterwerden in zunehmendem Maße auch in sog. QFN-Gehäusen eingebettet.
Die Gehäuse
weisen dabei keine aus dem Gehäuse
herausreichenden Beinchen bzw. Anschlusskontakte auf. Sie werden
stattdessen stumpf auf Leiterplatten aufgelötet. Hierzu sind in dem Gehäuse, neben
den im Gehäuse
eingeschlossenen Chip- bzw. Sensorkomponenten, auch entsprechende
Anschlussflächen
bzw. Anschlussbereiche integriert.
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Bei
Gehäusen
und den darin enthaltenen Komponenten werden nun in aller Regel
Materialien mit unterschiedlichen thermischen Ausdehnungskoeffizienten
verwendet, was zu thermischen Spannungen führen kann. Dabei reagieren
insbesondere Sensoren empfindlich auf eine Durchbiegung, die beispielsweise
aus einer unterschiedlichen thermischen Ausdehnung des Gehäuses und
dessen Komponenten resultiert.
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Gemäß der Erfindung
wird nun eine verbesserte Packung für Leadless-Gehäuse bereitgestellt, bei
welcher thermische Spannungen zumindest reduziert oder im Wesentlichen
verhindert werden.
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Erfindungsgemäß wird eine
Leadless-Packung bzw. eine beinchenlose Packung zum Verpacken von
Halbleiterelementen bereitgestellt, wobei die Leadless-Packung wenigstens
zwei Halbeiterelemente aufweist, die derart an einem Anschlussbereich
eines Leitungsrahmens der Leadleass-Packung angeordnet sind, so
dass bei einer auftretenden Verformung der Halbeiterelemente, z.
B. aufgrund von thermischen Spannungen, sich die Verformungen der
Halbleiterelemente gegenseitige zumindest teilweise oder im Wesentlichen
vollständig
kompensieren.
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Die
erfindungsgemäße Packung
hat hierbei den Vorteil, dass die Halbleiterelemente gezielt so auf
dem Anschlussbereich des Leitungsrahmens angeordnet werden, so dass
wenn eine Verformung der Halbleiterelemente aufgrund von thermischen
Spannungen auftritt aufgrund von unterschiedlichen thermischen Ausdehnungskoeffizienten
der Materialien der Packung, diese Verformungen sich gegenseitige im
Wesentlichen kompensieren können.
D. h. gemäß der Erfindung
werden gezielt gegenläufige
Verformungen in dem Leadless-Gehäuse
erzeugt, die sich gegenseitig zumindest teilweise oder im Wesentlichen
vollständig
kompensieren. Dadurch können
beispielsweise auch empfindliche Sensorchipelemente in einer solchen
Leadless-Packung eingesetzt werden, die ansonsten aufgrund von starken
Verformungen bei den bisher bekannten Gehäusen, durch induzierte Spannungen,
eine unerwünschte
Drift bei ihren Sensorsignalen aufweisen würden.
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Hierbei
kann die Leadless-Packung, durch das Vorsehen eines in der Höhe versetzten
Anschlussbereichs des Leiterrahmens, einen symmetrischen oder nahezu
symmetrischen Aufbau der Leadless-Packung erreichen. Dabei können nämlich auf beiden
Seiten des Anschlussbereichs wenigstens ein oder mehrere Halbleiterelemente
angeordnet werden, beispielsweise gleich viele auf der Oberseite und
der Unterseite des Anschlussbereichs oder auch eine unterschiedliche
An zahl von Halbleiterelementen auf beiden Seiten des Anschlussbereichs
des Leitungsrahmens. Bei einer unterschiedlichen Anzahl von Halbleiterelementen
sind die Halbleiterelemente beispielsweise in ihrer Anordnung so
gewählt, dass
die Gesamthöhe
aller Halbleiterelemente auf jeder Seite des Anschlussbereichs im
Wesentlichen gleich groß ist,
so dass die Verformungen der Halbleiterelemente sich auf beiden
Seiten des Anschlussbereichs im Wesentlichen gegenseitige aufheben oder
zumindest gegenseitig reduzieren können.
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Weitere
bevorzugte Ausführungsformen
der Erfindung sind in den Unteransprüchen beschrieben.
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In
einer Ausführungsform
der Erfindung weist der im Wesentlichen symmetrische Aufbau der Leadless-Packung
gleich viele oder unterschiedliche viele Halbleiterelemente auf
der Unterseite und Oberseite eines Anschlussbereichs eines Leitungsrahmens
der Packung auf. Es können
hierbei beispielsweise wenigstens nur in dem Bereich oder Bereichen
der Gehäusepackung
ein im Wesentlichen symmetrischer Aufbau vorgesehen werden, wo empfindliche
Halbleiterelemente z. B. empfindliche Sensorelemente vorgesehen
sind. Beispielsweise kann auf einer Seite eines Anschlussbereichs
des Leitungsrahmens der Leadless-Packung ein Halbleiterelement,
wie z. B. ein ASIC-Chipelement, angeordnet sein und auf der anderen
Seite zwei nebeneinander oder übereinander
angeordnete Halbleiterelemente, z. B. Sensorelemente. Dabei ist
die Anordnung der Halbleiterelemente derart in der Symmetrie gewählt, so
dass sie sich über
die gleiche Höhe
bzw. Gesamthöhe
und/oder gleiche Fläche
bzw. Gesamtfläche
erstrecken. Dadurch können
geeignete gegenläufige
Verformungen erzeugt werden, wobei sich thermische Spannungen bzw.
die Verformungen gegenseitig aufheben können, im Gegensatz zu den bisher
bekannten Packungen.
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Gemäß einer
anderen erfindungsgemäßen Ausführungsform
ist die Leadless-Packung
eine QFN-Gehäusepackung.
Die Erfindung ist aber nicht auf diese Beispiele beschränkt. Solche
QFN-Packungen haben den Vorteil, dass sie durch die erfindungsgemäße Gestaltung
auch für
empfindliche Sensorelemente eingesetzt werden können, was bisher im Stand der
Technik nicht möglich
war.
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In
einer weiteren erfindungsgemäßen Ausführungsform
ist der Anschlussbereich eines Leitungsrahmens der Packung gegenüber den
Anschlusskontakten des Leitungsrahmens in der Höhe versetzt. Mit anderen Worten
der Anschlussbereich ist gegenüber
den Anschlusskontakten des Leitungsrahmens erhöht bzw. mit einem Höhenversatz
ausgebildet, beispielsweise mittels Tiefziehen oder einem anderen
geeigneten Verfahren. Dies hat den Vorteil, dass hierdurch ein Freiraum
geschaffen werden kann, so dass auf beiden Seiten des Anschlussbereichs
des Leitungsrahmens ein Halbleiterelement angeordnet werden kann,
so dass die Packung auch insbesondere bei sog. Leadless-Gehäusen, wie
z. B. QFN-Gehäusen,
eingesetzt werden kann.
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In
einer erfindungsgemäßen Ausführungsform
sind wenigstens zwei oder mehr Halbleiterelemente übereinander
angeordnet auf der Oberseite und/oder der Unterseite eines Anschlussbereichs
eines Leitungsrahmens der Leadless-Packung vorgesehen. Alternativ
oder in Kombination hierzu sind in einer weiteren erfindungsgemäßen Ausführungsform wenigstens
zwei oder mehr Halbleiterelemente nebeneinander angeordnet auf der
Oberseite und/oder der Unterseite eines Anschlussbereichs eines
Leitungsrahmens der Leadless-Packung vorgesehen. Auf diese Weise
kann sowohl bei einer sog. side-by-side Anordnung von Elementen
auf dem Anschlussbereich, wie bei einer sog. stacked Anordnung oder
einer Kombination aus beidem, eine im Wesentlichen symmetrische
Packung erzielt werden, die geeignet ist thermische Spannungen zu
kompensieren.
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Gemäß einer
weiteren erfindungsgemäßen Ausführungsform
bildet ein Halbleiterelement auf der Unterseite eines Anschlussbereichs
eines Leitungsrahmens den unteren Abschluss der Packung. Das Halbleiterelement
ist dabei beispielsweise von unten zugänglich, d. h. nicht mit einer
deckenden Moldschicht bzw. Gussschicht versehen.
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In
einer anderen erfindungsgemäßen Ausführungsform
ist die Packung auf der Unterseite mit einer Moldschicht bzw. Gußschicht
zumindest im Bereich des Halbleiterelements bedeckt, so dass diese nicht
von außen
zugänglich
sind. Mit anderen Worten die Packung weist einen Moldunterfluss
auf. Da sowohl die Oberseite wie auch die Unterseite mit einer Moldschicht
bzw. Gußschicht
versehen sind, wird die Symmetrie der Packung noch weiter verstärkt, wobei der
zusätzliche
Moldunterfluss zu einer weiteren Spannungsminderung beiträgt.
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Gemäß einer
weiteren Ausführungsform
ist die Gesamthöhe
und/oder Gesamtfläche
von einem oder mehreren Halbleiterelementen auf einer Seite des
Anschlussbereichs des Leitungsrahmens der Leadless-Packung im Wesentlichen
gleich oder nahzu gleich der Gesamthöhe und/oder Gesamtfläche von
einem oder mehrerer Halbleiterlemenenten auf der gegenüberliegenden
Seite gewählt,
wobei die Zahl der Halbleiterelemente auf beiden Seiten des Anschlussbereichs
des Leitungsrahmens der Leadless-Packung gleich groß ist oder
unterschiedlich groß ist.
Auch wenn sich die Zahl der Halbleiterelemente auf beiden Seiten
des Anschlussbereichs unterscheidet, so kann durch die Anordnung
der Halbleiterelemente über
im Wesentlichen die gleiche Gesamtfläche und/oder gleich Gesamthöhe gegenläufige Verformungen
erzeugt werden, die sich gegenseitige zumindest reduzieren können.
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In
einer weiteren Ausführungsform
der Erfindung ist ein erstes Halbleiterelement ein Sensorchipelement,
das auf einer Seite des Anschlussbereichs des Leitungsrahmens angeordnet
ist, und ein zweites Halbleiterelement ein ASIC-Chipelement, das auf der anderen Seite
des Anschlussbereichs angeordnet ist. Der Anschlussbereich des Leitungsrahmens
kann hierbei beispielsweise etwas schmäler ausgebildet werden, so
dass die beiden Halbleiterelemente z. B. leichter über entsprechende
Bonddrahtverbindungen miteinander verbunden werden können. Zusätzlich oder
alternativ kann der Anschlussbereich des unteren Halbleiterelements
durch die Strukturierung freigelassen werden bzw. mit anderen Worten
der Anschlussbereich kann eine oder mehrere Aussparungen aufweisen,
so dass die Pads im unteren Bereich frei sind, so dass die Halbleiterelemente
auf der Oberseite und der Unterseite des Anschlussbereichs über Bonddrahtverbindungen
miteinander verbunden werden können.
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Ausführungsformen
der Erfindung werden nachstehend anhand der schematischen Figuren
der Zeichnung näher
erläutert.
Es zeigen:
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1 eine
Perspektivansicht eines SOIC-Vollgussgehäuses (Full-Moldgehäuse) mit Anschlusskontakten
(Leads) gemäß dem Stand
der Technik;
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2 eine
Schnittansicht eines Vollgussgehäuses
(Full-Moldgehäuses),
das einen übereinander
gestapelten Aufbau aufweist und einen vertieften Anschlussbereich
(Diepad);
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3 eine
Unterseite eines QFN-Moldgehäuses;
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4 einen
QFN-Leitungsrahmen (QFN-Kupfer-Leadframe);
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5 eine
Standard QFN-Packung mit einer Verbundstapelung, wobei der Leitungsrahmen (Leadframe)
bzw. der Anschlussbereich (Diepad) übermolded ist als unterer Abschluss;
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6 eine
schematische Darstellung einer Verformung eines Gehäuses und
des darin vorgesehenen Silizium-Chipelements aufgrund von thermischen
Spannungen;
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7 eine
Leadless-Packung bzw. hier QFN-Packung gemäß einer ersten Ausführungsform der
Erfindung; und
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8 eine
weitere Leadless-Packung bzw. hier QFN-Packung gemäß einer
zweiten Ausführungsform
der Erfindung.
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In
allen Figuren sind gleiche bzw. funktionsgleiche Elemente und Vorrichtungen – sofern
nichts anderes angegeben ist – mit
denselben Bezugszeichen versehen worden.
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1 zeigt
zunächst
eine Perspektivansicht eines SOIC (Small Outline Integrated Circuit) Full-Moldgehäuses 10 mit
Anschlusskontakten (Leads) 12, wie es aus dem Stand der
Technik bekannt ist. Dabei sind gebogene Anschlusskontakte 12 (Beinchen)
bzw. Metallstifte an den Längsseiten des
Gehäuses 10 vorgesehen.
Die Anschlusskontakte 12 sind dabei so abgewinkelt, dass
sie eben auf einer Leiterplatte (nicht dargestellt) aufliegen, mit
der das SOIC-Gehäuse 10 verbunden
werden kann.
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Weiter
ist in 2 eine Schnittansicht eines Full-Moldgehäuses 10 gemäß dem Stand
der Technik gezeigt. Das Moldgehäuse 10 weist
hierbei einen übereinander
gestapelten Aufbau von Sensoren auf. Hierbei ist in dem Gehäuse 10 ein
vertiefter Anschlussbereich (Diepad) 14 eines Leitungsrahmens 22 vorgesehen.
Auf dem Anschlussbereich 14 ist des Weiteren ein erstes
Halbleiterelement 16 befestigt und auf dem ersten Halbleiterelement 16 wiederum ein
zweites Halbleiterelement 18. Die beiden Halbleiterelemente 16, 18 können dabei
beispielsweise mit einem Haftmaterial bzw. Klebematerial befestigt
werden. Die Anschlusskontakte 12, die seitlich an dem Gehäuse 10 vorgesehen
sind, sind über
Bonddrahtverbindungen 20 mit den beiden Halbleiterelementen 16, 18 verbunden.
Das Gehäuse 10 bzw.
die Packung bildet hierbei eine Gießverbindung in welcher die
Halbleiterelemente 16, 18, der Leitungsrahmen 22 mit
dem Anschlussbereich 14 und die Bondrahtverbindungen 20 mit
einem Gussmaterial, z. B. Kunststoff, eingekapselt sind, sowie ein
Teil der Anschlusskontakte 12.
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Neben
den mit Bezug auf die 1 und 2 beschriebenen
Gehäuse 10 werden
inzwischen auch neue, modernere Gehäuseformen eingesetzt. Eines
davon ist das sog. QFN(Quad Flat Non-Lead)-Gehäuse 10. Die 3, 4 und 5 zeigen
hierbei eine Packungsform eines QFN-Gehäuses 10, wie es aus
dem Stand der Technik bekannt ist.
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In 3 ist
das QFN-Moldgehäuses 10 von seiner
Unterseite aus gezeigt. Typisch für diese Verpackungsform ist,
dass dieses sog. Leadless-Gehäuse 10 keine
nach außen
abgebogenen Anschlusskontakte bzw. Beinchen aufweist, wie die zuvor
mit Bezug auf die 1 und 2 beschriebenen
Gehäuse 10.
Mit anderen Worten, das QFN-Gehäuse 10 weist
eine Leadless-Gehäusepackung
auf bzw. eine beinchenlose Gehäusepackung.
Bei einem QFN-Gehäuse 10 werden
stattdessen die auf einem Kupfersubstrat aufgebrachten Siliziumkomponenten lediglich übergemoldet
bzw. mit Kunststoff umgossen. Dabei wird die Kontaktierung zu einer
Leiterplatte im Anschluss durch die Kontaktflächen 12 des Leitungsrahmens
(Leadframe) 22 an der Packungsunterseite des Gehäuses 10 realisiert.
In 3 sind die entsprechenden Kontaktflächen bzw.
Anschlusskontakte 12 gezeigt, sowie ein mittig vorgesehener
Anschlussbereich 14 bzw. Anschlussfläche (Diepad).
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In 4 ist
des Weiteren der QFN-Kupfer-Leitungsrahmen (QFN-Kupfer-Leadframe) 22 dargestellt.
Dieser QFN-Leitungsrahmen 22 weist hierbei einmal den Anschlussbereich
(Diepad) 14, sowie die Reihen der Anschlusskontakte (Kontaktpads) 12 auf.
Weiter weist der QFN-Leitungsrahmen 22 die Aufhängepunkte 24 für den Anschlussbereich 14 auf.
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5 zeigt
weiter eine Schnittansicht eines Beispiels eines QFN-Gehäuses 10 mit
einer Verbundstapelung. Das QFN-Gehäuse 10 weist hierbei einen
Anschlussbereich (Diepad) 14 auf, sowie Anschlusskontakte
(Kontaktpads) 12 eines Leitungsrahmens (Leadframe) 22.
Der Anschlussbereich 14 und die Anschlusskontakte 12 des
Leitungsrahmens 22 liegen dabei auf einer gemeinsamen Ebene
bzw. einem Niveau, d. h. sie liegen nicht auf zueinander versetzten
Ebenen. Auf dem Anschlussbereich 14 ist beispielsweise
ein ASIC(Application Specific Integrated Circuit)-Chipelement 16 vorgesehen.
Auf dem ASIC-Chipelement 16 ist
wiederum z. B. ein Sensorchipelement 18 vorgesehen, das über eine
Bonddrahtverbindung 20 mit dem ASIC-Chipelement 16 verbunden
ist. Das ASIC-Chipelement 16 selbst ist über eine
Bonddrahtverbindung 20 mit einem entsprechenden Anschlusskontakt 12 oder
Anschlusskontakten 12 verbunden. Des Weiteren sind die
beiden Halbleiterelemente 16, 18, der Anschlussbereich (Diepad) 14,
die Bonddrahtverbindungen 20 und die Anschlusskontakte 12 des
Leitungsrahmens (Leadframe) 22 mit einem Moldüberzug 30 versehen
bzw. in Kunststoff eingekapselt.
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Wie
in 5 gezeigt ist, ist der Leitungsrahmen (Leadframe) 22 und
der Anschlussbereich (Diepad) 14 als unterer Abschluss übermoldet.
Mit anderen Worten, das Gehäuse 10 weist
am Boden die Anschlusskontakte 12 bzw. Kontaktflächen auf,
um einen elektrischen Kontakt mit einer Leiterplatte (nicht dargestellt)
bereitzustellen. Des Weiteren ist der Anschlussbereich 14 am
Boden der Packungsoberfläche
des Gehäuses 10 von
außen
zugänglich
vorgesehen.
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Innerhalb
des Moldgehäuses 10 kann
es jedoch, wie in 6 gezeigt ist, aufgrund von
Temperatureinflüssen
zu einer Verformung bzw. zu einem Verbiegen des Gehäuses 10 bzw.
dessen Packung kommen. In 6 ist die
Verformung eines Gehäuses 10 beispielhaft
dargestellt, in welchem auf einem Anschlussbereich (Diepad) 14 eines
Leitungsrahmens 22 mit Kontaktanschlüssen, beispielsweise ein ASIC-Chipelement 16 und
ein Siliziumchipelement 18 übereinander angeordnet bzw.
befestigt sind. Dabei wird das Gehäuse 10 mit den beiden
Halbleiterelementen 16, 18, aufgrund seines unsymmetrischen Aufbaus
und der mangelnden thermischen Kompatibilität der Materialien des Gehäuses 10 und
seiner Elemente 16, 18, stark durchgebogen bzw.
verbogen.
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Solch
eine Verformung des Gehäuses 10 infolge
von Temperatureinflüssen
entsteht aufgrund der unterschiedlichen thermischen Ausdehnungskoeffizienten
der Materialien des Gehäuses 10 und
seiner Elemente, hier der beiden Halbleiterelemente 16, 18,
und einem damit verbundenen, mangelnden thermischen Zusammenpassen
der verschiedenen Materialien. Dies hat zur Folge, dass Spannungen
in das Gehäuse 10 induziert
werden können
aufgrund von Temperaturänderungen.
Diese Spannungen können wiederum
beispielsweise bei einem in dem Gehäuse 10 eingebautem
Sensor-Chipelement einen negativen Einfluss auf dessen Sensorsignale
haben. Genauer gesagt kann es beispielsweise zu einem unerwünschten
Driften der Sensorsignale kommen. Gerade dieses Spannungsverhalten
bzw. Stressverhalten führte
in der Vergangenheit zu einer Verwendung von zwar spannungsärmeren aber
auch deutlich kostenintensiveren PreMold-Gehäusen.
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Bei
den sog. Leadless-Gehäusen 10,
beispielsweise den zuvor mit Bezug auf die 3, 4 und 5 beschriebenen
QFN-Gehäusen, wird
normalerweise lediglich der mit einer oder mehreren Siliziumkomponenten
bestückte
Leitungsrahmen (Leadframe) 22 übergemoldet bzw. umgossen. Der
Leitungsrahmen (Kupfer-Leadframe) 22 stellt
somit den unteren Abschluss des Gehäuses 10 dar, wie in 5 gezeigt
ist, und erlaubt daher keine symmetrische Verbundstapelung. Eine
erfindungsgemäße Stapelung
der Siliziumchips auf beiden Seiten des Leitungsrahmens 22 bzw.
Kupfer-Leadframes ist also als Kompensationsmaßnahme zur Reduzierung von thermischen
Spannungen bei bisher bekannten QFN-Gehäusen
Werder gedacht noch möglich.
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In 7 ist
nun ein erstes Ausführungsbeispiel
einer erfindungsgemäßen Leadless-Packung 34 dargestellt,
wie sie bei QFN-Gehäusepackungen eingesetzt
werden kann. Gemäß der erfindungsgemäßen Ausführungsform,
wie sie in den 7 und 8 dargestellt
ist, wird durch eine geeignete Modifikation des Leitungsrahmens
(Leadframes) 22 bzw. seines Anschlussbereichs 14 ein
symmetrischer Packungsaufbau ermöglicht,
der eine Stresskompensation bzw. Spannungskompensation bei Leadless-Gehäusen 10,
wie z. B. QFN-Gehäusen,
erzielt.
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Gemäß der erfindungsgemäßen Ausführungsform,
wie sie in 7 gezeigt ist, erfolgt zur Reduzierung
von Spannungen in der Gehäusepackung 34 ein
Heraufsetzen bzw. ein Upset (negativer Downset) des Anschussbereichs
(Diepad) 14 des Leitungsrahmens (QFN-Leadframe) 22.
Der hierbei entstehende Freiraum 36, zwischen dem unteren
Gehäuseabschluss
und dem Anschlussbereich 14 des Leitungsrahmens 22,
kann für
die Montage beispielsweise von einem, zwei oder mehr Halbleiterelementen 16, 18 verwendet
werden. Die Halbleiterelemente 16, 18 können dabei
beispielsweise nebeneinander und/oder übereinander gestapelt auf der
Oberseite und/oder auf der Unterseite des Anschlussbereichs 14 des
Leitungsrahmens 22 angeordnet bzw. befestigt werden.
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Ein
im Wesentlichen symmetrischer Aufbau der Leadless-Packung 34 kann
dadurch erzielt werden, dass beispielsweise auf der Oberseite und
der Unterseite des Anschlussbereichs 14 gleich viele Halbleiterelemente 16, 18 angeordnet
werden, d. h. wenigstens ein, zwei und mehr Halbleiterelemente 16, 18 auf
beiden Seiten des Anschlussbereichs 14. Es können aber
auch unterschiedlich viele Halbleiterelemente 16, 18 auf
der Oberseite und der Unterseite des Anschlussbereichs 14 des
Leitungsrahmens 12 angeordnet werden. Dabei ist die Gesamthöhe der Halbleiterelemente 16, 18 auf
jeder Seite des Anschlussbereichs 14 jedoch nach Möglichkeit
gleich bzw. nahezu gleich, um eine Symmetrie zu erreichen, bei welcher
sich Verformungen der unterschiedlichen Materialen bzw. Elemente
des Gehäuses 10 gegenseitig
geeignet kompensieren können.
So kann beispielsweise auf einer Seite des Anschlussbereichs ein
relativ hohes ASIC-Chipelement
angeordnet werden und auf der anderen Seite zwei niedrigere Sensor-Chipelemente übereinander
gestapelt angeordnet werden. Die beiden Sensor-Chipelemente haben dabei
eine Gesamthöhe
die vorzugsweise möglichst nahe
an die Höhe
des ASIC-Chipelements herankommt bzw. die Gesamthöhe der Halbleiterelemente auf
beiden Seiten des Anschlussbreichs ist vorzugsweise im Wesentlichen
gleich groß oder
nahezu gleich groß.
Durch diese Form der Symmetrie kann ebenfalls eine Kompensation
der Verformung aufgrund von verschiedenen Materialien usw. erreicht werden.
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Der
Leitungsrahmen (Leadframe) 22 mit dem Anschlussbereich
(Diepad) 14 kann beispielsweise als flaches Teil in einem
ersten Schritt beispielsweise ausgestanzt, ausgeschnitten und/oder herausgeätzt werden
und der Anschlussbereich 14 anschließend nach oben gebogen bzw.
tiefgezogen werden, um diesen sozusagen Heraufzusetzen und den entsprechenden
Freiraum 36 bzw. einen Höhenversatz 15 zu schaffen,
zwischen der Ebene 11 des Anschlussbereichs 14 und
der Ebene 13 der Anschlusskontakte 12. Es ist
aber auch möglich,
zunächst den
Anschlussbereich (Diepad) 14 entsprechend nach oben tiefzuziehen
bzw. zu formen und den Höhenversatz 15 zu
schaffen und anschließend den
Leiterrahmen (Leadframe) 22 mit dem Anschlussbereich (Diepad) 14 auszustanzen,
auszuschneiden und/oder herauszuätzen.
Die Erfindung ist aber nicht auf diese Herstellungverfahren für den Leitungsrahmen 22 mit
dem Anschlussbereich 14 beschränkt.
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In
dem Ausführungsbeispiel,
wie es in 7 gezeigt ist, ist der Anschlussbereich 14 beispielsweise
um die Höhe
des unteren Halbleiterelements 18, z. B. eines ASIC-Chipelements,
zu den Anschlusskontakten 12 des Leitungsrahmens (Leadframe) 22 versetzt
bzw. erhöht.
Das untere Halbleiterelement 18, d. h. das Halbleiterelement
auf der Unterseite des Anschlussbereichs 14, kann dabei
den Abschluss des Gehäuses 10 am
Boden bilden und zugänglich ausgebildet
sein, wie in 7 gezeigt ist, oder mit einer
Moldmasse bzw. Gießmaterial
am Boden umschlossen sein (nicht dargestellt) und somit von untern
unzugänglich
sein. Auf der Oberseite des Anschlussbereichs 14 ist ein
weiteres Halbleiterelement 16 angeordnet, beispielsweise
ein Sensorchipelement. Dabei können
die beiden Halbleiterelemente 16, 18 über eine
Bonddrahtverbindung 20 miteinander verbunden sein. In diesem
Fall kann der Anschlussbereich 14 bzw. das Diepad beispielsweise etwas
schmäler
ausgeführt
sein, wie in 7 dargestellt ist, und/oder
mit einer oder mehreren Aussparungen (nicht dargestellt) versehen
werden, für
entsprechende Drahtbondpadbereiche bzw. Bonddrahtverbindungen eines
auf der Unterseite und/oder Oberseite des Anschlussbereichs 14 angeordneten Halbleiterelements 16, 18.
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In
dem Beispiel, wie es in 7 gezeigt ist, können z.
B. ein oder beide Halbleiterelemente 16, 18, z.
B. das ASIC-Chipelement, über
eine entsprechende Bonddrahtverbindung 20 mit einem oder mehreren
Anschlusskontakten 12 verbunden sein. Durch das Zusammenspiel
des Halbleiterelements 18 auf der Unterseite des Anschlussbereichs 14 kann mit
einem weiteren Siliziumchipelement 16 auf der Oberseite
des Anschlussbereichs 14 bzw. der Anschlussfläche (Diepad)
eine symmetrische bzw. im Wesentlichen symmetrische Verbundabfolge
von Halbleiterelementen 16, 18 entstehen. Mit
anderen Worten es kann eine Verbundfolge von einem unteren Siliziumchipelement
Si, einem Leitungsrahmen Cu (hier Kupfer-Leadframe) und einem oberen
Siliziumchipelement Si (Si => Cu
=> Si) entstehen.
Durch diesen im Wesentlichen symmterischen Aufbau können beispiels weise
bei Temperaturänderungen
gegenläufige
Verformungen bzw. Verbiegungen hervorgerufen werden, die sich gegenseitig
im Wesentlichen ausgleichen können.
Mit anderen Worten, der Stress bzw. die auftretenden Spannungen
können sich
gegenseitig im Wesentlichen kompensieren oder zumindest reduzieren.
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Die
Ebene 11 des Anschlussbereichs 14 des Leitungsrahmens 22 befindet
sich dabei in der Höhe versetzt
zu einer Ebene 13 mit den Anschlusskontakten 12.
Die Höhe
bzw. der Höheversatz 15 kann
hierbei beliebig variiert werden, je nachdem wie viele Halbleiterelemente 16, 18 übereinander
gestapelt auf der Unterseite des Anschlussbereichs 14 angeordnet werden
und wie hoch die einzelenen Halbeleiterelemente 16, 18 sind
bzw. wie groß ihre
Gesamthöhe
ist, bei einer Übereinanderstapelung.
Dies gilt für
alle erfindungsgemäßen Ausführungsformen.
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In 8 ist
ein weiteres Ausführungsbeispiel der
erfindungsgemäßen Ausführungsform
dargestellt. Dabei ist der Anschlussbereich (Diepad) 14 soweit
in der Höhe
zu den Anschlusskontakten 12 des Leitungsrahmens (Leadframes) 22 versetzt
bzw. weist einen derartig großen
Höhenversatz 15 auf,
so dass ein auf der Unterseite des Anschlussbereichs 14 angeordnetes
Halbleiterelement oder nebeneinander angeordnete Halbleiterelemente
nicht den Boden des Gehäuses 10 bilden,
sonder ein Moldunterfluss bzw. eine Gießmasse 30 beispielsweise
aus Kunststoff. Das jeweilige Halbleiterelement 16, 18 kann
z. B. ein ASIC-Chipelement
oder Sensorchipelement usw. sein.
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Durch
das entsprechend große
Heraufsetzen bzw. den entsprechend großen Höhenversatz 15 (Upset)
des Anschlussbereichs 14 kann also ein Moldunterfluss bzw.
Gießmaterialunterfluss 20,
wie in 8 gezeigt ist, gebildet werden. Der Höhenversatz 15 zwischen
der Ebene 11 des Anschlussbereichs 14 und der
Ebene 13 der Anschlusskontakte 12 ist dabei größer als
in 7, so dass der Boden unterhalb des untersten Halbleiterelements 18 mit Gießmasse gefüllt werden
kann. Es kann dabei eine symmetrische bzw. im Wesentlichen symmetrische Verbundabfolge
(in Bezug auf die Anzahl der Halbleiterelemente) erzielt werden
indem beispielsweise auf der Oberseite und Unterseite des Anschlussbereichs 14 gleich
viele Halbleiterelemente 16, 18 angeordnet werden.
Dabei können,
wie z. B. in 7 und 8 gezeigt
ist, wenigstens ein oder mehr Halbleiterelemente 16, 18 auf
beiden Seiten des Anschlussbereichs 14 angeordent werden.
Alternativ können
für einen
symmetrischen bzw. im Wesentlichen symmetrischen Aufbau in Bezug
auf die Dimensionierung, auch unterschiedlich viele Halbleiterelemente 16, 18 auf
der Oberseite und der Unterseite des Anschlussbereichs 14 des
Leitungsrahmens 12 angeordnet werden. Die Gesamthöhe der Halbleiterelemente 16, 18 als
Dimension ist aber auf jeder Seite des Anschlussbereichs 14 im
Wesentlichen gleich bzw. nahezu gleich. Dabei kann auf einer Seite
des Anschlussbereichs 14 ein relativ hohes ASIC-Chipelement
angeordnet werden und auf der anderen Seite zwei niedrigere Sensor-Chipelemente übereinander gestapelt
angeordnet werden. Die beiden Sensor-Chipelemente haben dabei, wie
zuvor mit Bezug auf 7 beschrieben wurde, eine Gesamthöhe die möglichst
nahe an die Höhe
des ASIC-Chipelements herankommt bzw. die Gesamthöhe der Halbleiterelemente
auf beiden Seiten des Anschlussbreichs ist im Wesentlichen gleich
groß oder
nahezu gleich groß.
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Wie
in 8 gezeigt ist, kann bei dem erfindungsgemäßen Ausführungsbeispiel
z. B. ein ASIC-Chipelement 18 (Si) auf der Unterseite des
Anschlussbereichs 14 des Leitungsrahmens Cu (z. B. Kupfer-Leadframes)
angeordnet bzw. befestigt werden und ein Siliziumchipelement 16 (Si)
auf der Oberseite des Anschlussbereichs 14. Dabei ergibt
sich eine Verbundverpackungsabfolge von einer Schicht aus einem
Moldematerial bzw. Gießmaterial
MC, dem ASIC-Chipelement Si, dem Leitungsrahmen bzw. dessen Anschlussbereich
Cu, dem Siliziumchipelement Si und erneut einer Schicht bzw. Lage
von einem Moldmaterial bzw. Gießmaterial
MC, wie z. B. Kunststoff (MC => Si
=> Cu <= Si <= MC).
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Ein
entscheidender Vorteil der Erfindung liegt darin die sog. Leadless-Gehäuse 10,
wie z. B. QFN-Gehäuse,
hinsichtlich ihrere Verbundstapelung (Anzahl von Halbleiterelementen)
und/oder Dimensionierung (z. B. Gesamthöhe) als symmterische Packung 34 zu
erzeugen und thermische Verformungen des Gehäuses 10 damit zu reduzieren
oder im Wesentlichen zu verhindern, indem durch den symmetrischen
Aufbau gegenläufige
Verformungen erzeugt werden, die sich gegenseitige zumindest teilweise oder
im Wesentlichen vollständig
kompensieren können.
Dadurch kann beispielsweise einem unerwünschten starken Durchbiegen
von Siliziumchipelementen in dem Leadless-Gehäuse 10 begegnet werden
und einer daraus resultierenden, unerwünschten Signaldrift, beispielsweise
bei Sensorchipelementen.
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Der
Standard QFN-Leitungsrahmen (Leadframe) enthält, im Gegensatz zu der erfindungsgemäßen Ausführungsform,
den Anschlussbereich (Diepad) in der Höhe niveaugleich zu bzw. auf
der selben Ebene wie die Anschlusskontakte bzw. Kontaktpads als
unterem Abschluss, wie in den 4 und 5 gezeigt
ist. Durch die unsymmetrische Verstapelung, d. h. in diesem Fall
durch das Vorsehen der beiden Chipelemente Si auf einer Seite des
Leitungsrahmens Cu (Cu => Si
=> Si) kann es zu
einer Durchbiegung bzw. Verformung des Gehäuses 10 kommen, als
Folge der unterschiedlichen thermischen Ausdehnungskoeffizienten
der Materialien und deren mangelndes thermisches Zusammenpassen.
Die Verformung des Gehäuses 10 und
der darin enthaltenen Halbleiterelemente 16, 18,
wie z. B. Sensorchipelemente und ASIC-Chipelemente usw., kann zu
einer Signaldrift führen
und damit zu Ungenauigkeiten.
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Gemäß der Ausführungsform
der Erfindung wird der Leitungsrahmen 11, hier z. B. das
Kupfer-Leadframe modifiziert. Der Anschlussbereich (Diepad) 14 wird
bei der Herstellung von dem Höhenniveau
der Anschlusskontakte (Kontaktpads) 12 heraus nach oben
gebogen (Upset), wie in den 7 und 8 gezeigt
ist. Die Technik hierfür
ist bei den Leitungsrahmen(Leadframe)-Herstellern bekannt, da bei
Leitungsrahmen 22 für
Full-Moldgehäuse 10,
wie sie in den 1 und 2 gezeigt
ist, eine Absenkung (Downset) des Anschlussbereichs 14 durchgeführt wird.
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Wie
zusätzlich
in 4 angedeutet ist, ist der Anschlussbereich (Diepad) 14 bei
dem QFN-Leitungsrahmen (Leadframe) 22 beispielsweise durch vier
Stege an die Ecken des Anschlussbereichs angebunden und kann sehr
leicht einen Tiefen- bzw. Höhenversatz
z. B. mittels Tiefziehen erhalten. Durch den erfindungsgemäßen Höhenversatz
(Upset), beispielsweise für
QFN-Packungen 34, entsteht eine Höhenniveau-Differenz 15 zwischen
den Anschlusskontakten (Kontaktpads) 12 als unterem Abschluss des
Leadless-Gehäuses 10 und
dem Ansschlussbereich (Diepad) 14, wie in den 7 und 8 gezeigt
ist. Dieser Freiraum 36 kann zur Positionierung wenigstens
eines oder mehrerer Halbleiterlemente 16, 18 genutzt
werden, welche mit ihren Anschlusspads nach oben gerichtet, an den
Anschlussbereich 14 geklebt werden (Die Atach). Hierfür ist des
Weiteren eine Anpassung der Anschlussbereich-Geometrie bzw. Diepad-Geometrie
sinnvoll. Die Anschlussbereich-Geometrie soll dabei so strukturiert
werden, dass die Anschusskontakte (Kontaktpads) 12 des
z. B. aufgeklebten Halbleiterelements 16, 18 nicht
abgedeckt werden und beispielsweise von oben durch Bondrahtverbindungen 20 kontakttierbar
sind.
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In
den beiden Ausführungsformen
in den 7 und 8 kann der Anschlussbereich
(Diepad) 14 beispielsweise etwas schmäler ausgeführt werden als das Halbleiterelement 16, 18 auf
einer oder beiden Seiten. Das Halbleiterelement 18 ist
dabei beispielsweise ein ASIC-Chipelement das auf der Unterseite
des Anschlussbereichs 14 angeordnet ist. Das zweite Halbleiterelement 16,
das auf der Oberseite des Anschlussbereichs 14 angeordnet
ist, ist beispielsweise ein Sensorchipelement. Die Erfindung ist
jedoch nicht auf diese Arten von Halbleiterelementen 16, 18 beschränkt. Die
genannten Halbleiterelemente 16, 18 sind lediglich
beispielhaft und dienen der Erläuterung
der Erfindung. Das Sensorchipelement 16 in dem Beispiel
ist dabei mittels Klebstoff an dem Anschlussbereich 14 befestigt
und zu dem ASIC-Chipelement 18 kontaktiert bzw. über eine
entsprechende Bonddrahtverbindung 20 mit diesem verbunden.
Somit entsteht eine symmetrische Verbundfolge aus beispielsweise
jeweils wenigstens einem Halbleiterelement Si auf jeder Seite des
Leitungsrahmens Cu bzw. dessen Anschlussbereichs (Si => Cu <= Si).
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Je
nach Größe des eingebrachten
Versatzes des Anschlussbereichs 14 gegenüber den
Anschlusskontakten (Kontaktpads) 12 kann das untere Halbleiterelement 18,
hier das ASIC-Chipelement in den Beispielen in den 7 und 8,
als unterer Abschluß dienen,
wie in 7 gezeigt ist, oder mit einem Moldunterfluss bzw.
Gießschicht 30 versehen sein,
wie in 8 gezeigt ist. Der Moldunterfluss bzw. die Gießschicht 30 hat
den Vorteil, dass er bzw. sie zu einer weiteren Stress- bzw. Spannungsverminderung
führt,
da die Symmetrie des Aufbaus durch den beidseitigen Moldüberzug bzw.
Gießüberzug 30 weiter
verbessert wird. Die Hauptfunktion der Erfindung ist somit, dass
Erreichen einer symmetrischen bzw. im Wesentlichen symmetrischen
Verbundfolge (Si => Cu <= Si) bei Leadless-Gehäusen 10,
wie z. B. QFN-Moldgehäusen,
durch das Einbringen eines Höhenversatzes
für den
Anschlussbereich (Diepad) 14 in dem Leitungsrahmen (Leadframe) 22.
Die symmetrische Verbungabfolge kann in dem QFN-Package 34 zur Verminderung
von thermischen Verformungen führen,
wie zuvor beschrieben, da sich die Verformungen aufgrund von unterschiedlichen
thermischen Ausdehnungskoeffizienten (wie Bi-Metall) gegenseitig
kompensieren lassen. Das erfindungsgemäße Leadless-Gehäusepackage
kann hierdurch unter anderem bei relativ empfindlichen Sensoren
bzw. Sensorchipelementen usw. sowie anderen Halbleiterelementen,
in einem Leadless-Gehäuse
wie z. B. einem QFN-Gehäuse,
eingesetzt werden. Hierbei kann eine Signaldrift aufgrund eines
mandelnden Zusammenpassens von Materialien mit unterschiedlichen
thermischen Ausdehnungskoeffizienten zumindest reduziert oder im
Wesentlichen verhindert werden. Dies ermöglicht es, dass Sensoren zukünftig auch
in Leadless-Gehäusen, wie
QFN-Gehäusen
usw., vorgesehen bzw. verpackt werden können, beispielsweise für ein ESP-System
bei einem Kraftfahrzeug, um ein Beispiel von vielen Einsatzmöglichkeiten
zu nennen.