KR20040105975A - Wiring for semiconductor device, method for manufacturing the wiring, thin film transistor array panel including the wiring, and method for manufacturing the panel - Google Patents
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Abstract
Description
본 발명은 반도체 소자용 배선 및 그 제조 방법과 그 배선을 포함하는 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device wiring, a manufacturing method thereof, and a thin film transistor array panel including the wiring, and a manufacturing method thereof.
일반적으로 반도체 장치 또는 표시 장치의 배선은 신호가 전달되는 수단으로 사용되므로 신호 지연을 억제하는 것이 요구된다.In general, since the wiring of the semiconductor device or the display device is used as a means for transmitting a signal, it is required to suppress the signal delay.
신호 지연을 방지하기 위해서는 저저항을 가지는 도전 물질을 이용하여 배선을 형성하는 것이 요구되며, 이러한 도전 물질로는 가장 낮은 비저항을 가지는 은(Ag) 계열, 금(Au) 계열, 구리(Cu) 계열 또는 알루미늄 계열(Al) 등을 들 수 있다. 그러나, 알루미늄 계열의 도전 물질로 이루어진 배선이 규소로 이루어진 반도체층과 접하는 경우에는 알루미늄이 규소층으로 확산되는 것을 방지하기 위해 배선을 다층 구조로 형성해야 하는데, 이렇게 하면 제조 공정이 복잡해진다. 이러한 문제점을 개선하기 위해 알루미늄보다 낮은 비저항을 가지는 은, 금 또는 구리 계열의 도전 물질을 사용하는 것이 바람직하다. 하지만, 이러한 도전 물질은 다른 막을 패터닝하기 위한 식각액에 대하여 부식이 쉽게 발생하기 때문에 반도체 소자 또는 표시 장치용 배선용 도전 물질로 적용하기가 어려운 실정이다.In order to prevent signal delay, it is required to form wiring using a conductive material having a low resistance, and the conductive material is silver (Ag), gold (Au), or copper (Cu) series having the lowest specific resistance. Or aluminum series (Al). However, when the wiring made of an aluminum-based conductive material is in contact with the semiconductor layer made of silicon, the wiring should be formed in a multilayer structure to prevent aluminum from diffusing into the silicon layer, which complicates the manufacturing process. In order to improve this problem, it is preferable to use a silver, gold or copper-based conductive material having a lower resistivity than aluminum. However, such a conductive material is difficult to be applied as a conductive material for a wiring for a semiconductor device or a display device because corrosion easily occurs with respect to an etching solution for patterning another film.
본 발명이 이루고자 하는 기술적 과제는 저저항을 가지는 동시에 우수한 내화학성을 가지는 배선 및 그 제조 방법을 제공하는 것이다.The technical problem to be achieved by the present invention is to provide a wiring having a low resistance and excellent chemical resistance and a manufacturing method thereof.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 저저항을 가지는 동시에 내화학성을 가지는 배선을 포함하는 박막 트랜지스터 표시판 및 그 제조 방법을 제공하는 것이다.Another object of the present invention is to provide a thin film transistor array panel including a wiring having low resistance and chemical resistance and a method of manufacturing the same.
도 1은 본 발명의 실시예에 따른 반도체 소자용 배선의 구조를 도시한 개념도이고.1 is a conceptual diagram showing the structure of a wiring for a semiconductor device according to an embodiment of the present invention.
도 2는 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,2 is a layout view of a thin film transistor array panel for a liquid crystal display according to a first exemplary embodiment of the present invention.
도 3은 도 1에 도시한 박막 트랜지스터 표시판을 II-II' 선을 따라 잘라 도시한 단면도이고,3 is a cross-sectional view of the thin film transistor array panel illustrated in FIG. 1 taken along the line II-II '.
도 4a, 5a, 6a 및 7a는 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판을 제조하는 중간 과정을 그 공정 순서에 따라 도시한 박막 트랜지스터 표시판의 배치도이고,4A, 5A, 6A, and 7A are layout views of a thin film transistor array panel in which an intermediate process of manufacturing a thin film transistor array panel for a liquid crystal display device according to a first embodiment of the present invention is performed according to a process sequence thereof;
도 4b는 도 4a에서 IVb-IVb' 선을 따라 절단한 단면도이고,4B is a cross-sectional view taken along the line IVb-IVb ′ in FIG. 4A;
도 5b는 도 5a에서 Vb-Vb' 선을 따라 잘라 도시한 도면으로서 도 4b의 다음 단계를 도시한 단면도이고,FIG. 5B is a cross-sectional view taken along the line Vb-Vb ′ in FIG. 5A and is a cross-sectional view showing the next step in FIG. 4B;
도 6b는 도 6a에서 VIb-VIb' 선을 따라 잘라 도시한 도면으로서 도 5b의 다음 단계를 도시한 단면도이고,FIG. 6B is a cross-sectional view taken along the line VIb-VIb ′ in FIG. 6A and is a cross-sectional view showing the next step in FIG. 5B;
도 7b는 도 7a에서 VIIb-VIIb' 선을 따라 잘라 도시한 도면으로서 도 6b의 다음 단계를 도시한 단면도이고,FIG. 7B is a cross-sectional view taken along the line VIIb-VIIb ′ in FIG. 7A and illustrating the next step in FIG. 6B;
도 8은 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,8 is a layout view of a thin film transistor array panel for a liquid crystal display according to a second exemplary embodiment of the present invention.
도 9 및 도 10은 도 8에 도시한 박막 트랜지스터 표시판을 IX-IX' 선 및 X-X'선을 따라 잘라 도시한 단면도이고,9 and 10 are cross-sectional views of the thin film transistor array panel illustrated in FIG. 8 taken along lines IX-IX 'and X-X',
도 11a는 본 발명의 제2 실시예에 따라 제조하는 첫 단계에서의 박막 트랜지스터 표시판의 배치도이고,11A is a layout view of a thin film transistor array panel at a first stage of manufacture according to a second embodiment of the present invention;
도 11b 및 11c는 각각 도 11a에서 XIb-XIb' 선 및 XIc-XIc' 선을 따라 잘라 도시한 단면도이며,11B and 11C are cross-sectional views taken along the lines XIb-XIb 'and XIc-XIc' of FIG. 11A, respectively.
도 12a 및 12b는 각각 도 11a에서 XIb-XIb' 선 및 XIc-XIc' 선을 따라 잘라 도시한 단면도로서, 도 11b 및 도 11c 다음 단계에서의 단면도이고,12A and 12B are cross-sectional views taken along the lines XIb-XIb 'and XIc-XIc' of FIG. 11A, respectively, and are cross-sectional views of the next steps of FIGS. 11B and 11C;
도 13a는 도 12a 및 12b 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고,FIG. 13A is a layout view of a TFT panel next to FIGS. 12A and 12B;
도 13b 및 13c는 각각 도 13a에서 XIIIb-XIIIb' 선 및 XIIIc-XIIIc' 선을 따라 잘라 도시한 단면도이며,13B and 13C are cross-sectional views taken along the lines XIIIb-XIIIb 'and XIIIc-XIIIc' of FIG. 13A, respectively.
도 14a, 15a, 16a와 도 14b, 15b, 16b는 각각 도 13a에서 XIIIb-XIIIb' 선 및 XIIIc-XIIIc' 선을 따라 잘라 도시한 단면도로서 도 13b 및 13c 다음 단계들을 공정 순서에 따라 도시한 것이고,14A, 15A, 16A and 14B, 15B, 16B are cross-sectional views taken along the lines XIIIb-XIIIb 'and XIIIc-XIIIc' in FIG. 13A, respectively, illustrating the following steps in the order of the process. ,
도 17a 및 도 17b는 도 13a에서 XIIIb-XIIIb' 선 및 XIIIc-XIIIc' 선을 따라 잘라 도시한 단면도로서 도 16a 및 16b 다음 단계들을 공정 순서에 따라 도시한 단면도이고,17A and 17B are cross-sectional views taken along the lines XIIIb-XIIIb 'and XIIIc-XIIIc' in FIG. 13A, which illustrate the following steps in the order of a process, FIGS. 16A and 16B;
도 18a는 도 17a 및 도 17b의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고,18A is a layout view of a thin film transistor array panel in the next step of FIGS. 17A and 17B.
도 18b 및 18c는 각각 도 18a에서 XVIIIb-XVIIIb' 선 및 XVIIIc-XVIIIc' 선을 따라 잘라 도시한 단면도이고,18B and 18C are cross-sectional views taken along the lines XVIIIb-XVIIIb 'and XVIIIc-XVIIIc' in FIG. 18A, respectively;
도 19는 본 발명의 제3 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이고,19 is a layout view illustrating a structure of a thin film transistor array panel for a liquid crystal display according to a third exemplary embodiment of the present invention.
도 20은 도 19에서 XX-XX' 선을 따라 잘라 도시한 단면도이다.20 is a cross-sectional view taken along the line XX-XX 'of FIG. 19.
이러한 문제점을 해결하기 위하여 본 발명에서는 은, 은 합금, 금, 금 합금, 구리 또는 구리 합금의 금속층을 적층하고 패터닝한 다음, 금속층의 상부에 자기 조립 단분자층(SAM: Self Assembled Monolayer)을 형성하여 배선을 형성한다.In order to solve this problem, in the present invention, a metal layer of silver, silver alloy, gold, gold alloy, copper or copper alloy is laminated and patterned, and then a self-assembled monolayer (SAM) is formed on the metal layer to form a wiring. To form.
이때, 자기 조립 단분자층은 황(S)과 메틸렌(CH2)을 포함하는 것이 바람직하며, HS-(CH2)n-X 또는 X-(CH2)n-S-S-(CH2)n-X를 포함하는 용액에 담가 형성하며, X는CH3, CF3, OH, NH2,CH=CH2, CCH3, Cl, Br, CN, OCH3, N(CH3)2, SO3H, Si(OCH3)3, COOH, COOCH3, CONH2, 페로세닐(ferrocenyl), 바이오티닐(biotinyl), 2,2-바이피리딜(2,2-bipyridyl), 테트라사이풀발렌카르복실레이트(tetrathiafulvalenecarboxylate), 테트라페닐포르필린(tetraphenylporphyrin), 페로세닐아조벤젠(ferrocenylazobenzene)이다.In this case, the self-assembled monolayer preferably contains sulfur (S) and methylene (CH 2 ), and HS- (CH 2 ) n -X or X- (CH 2 ) n -SS- (CH 2 ) n -X Immersion is formed in a solution comprising, X is CH 3 , CF 3 , OH, NH 2, CH = CH 2 , CCH 3 , Cl, Br, CN, OCH 3 , N (CH 3 ) 2 , SO 3 H, Si (OCH 3 ) 3 , COOH, COOCH 3 , CONH 2 , ferrocenyl, biotinyl, 2,2-bipyridyl (2,2-bipyridyl), tetracyfulvalenecarboxylate ( tetrathiafulvalenecarboxylate, tetraphenylporphyrin and ferrocenylazobenzene.
이때, 자기 조립 단분자층 형성 전에 금속 박막 상부에 형성된 산화막을 제거하는 것이 바람직하다.At this time, it is preferable to remove the oxide film formed on the metal thin film before forming the self-assembled monolayer.
이러한 본 발명의 실시예에 따른 반도체 소자용 배선 및 그 제조 방법은 박막 트랜지스터 표시판 및 그 제조 방법에 적용할 수 있다.The semiconductor device wiring and the manufacturing method thereof according to the embodiment of the present invention can be applied to a thin film transistor array panel and a manufacturing method thereof.
더욱 상세하게는, 본 발명의 실시예에 따른 박막 트랜지스터 표시판에는, 기판 위에 게이트 전극을 가지는 게이트선이 형성되어 있고, 그 상부에는 게이트선을 덮는 게이트 절연막이 형성되어 있다. 게이트 전극의 게이트 절연막 상부에는 규소의 반도체층이 형성되어 있으며, 그 상부에는 적어도 일부는 반도체층과 연결되어 있는 데이터선과 데이터선으로부터 분리되어 있는 드레인 전극이 형성되어 있다. 이때, 게이트선 또는 데이터선의 상부에는 자기 조립 단분자층이 형성되어 있다.More specifically, in the thin film transistor array panel according to the exemplary embodiment of the present invention, a gate line having a gate electrode is formed on a substrate, and a gate insulating film covering the gate line is formed thereon. A semiconductor layer of silicon is formed on the gate insulating film of the gate electrode, and at least a part of the gate electrode is formed with a data line connected to the semiconductor layer and a drain electrode separated from the data line. At this time, a self-assembled monolayer is formed on the gate line or the data line.
여기서, 게이트선 또는 데이터선은 은, 금, 구리 또는 이들의 합금으로 이루어질 수 있으며, 자기 조립 단분자층은 황(S)과 메틸렌(CH2)을 포함하는 것이 바람직하다.Here, the gate line or data line may be made of silver, gold, copper, or an alloy thereof, and the self-assembled monolayer may preferably include sulfur (S) and methylene (CH 2 ).
이러한 본 발명의 실시예에 따른 박막 트랜지스터 표시판은 드레인 전극과 전기적으로 연결되어 있는 화소 전극을 더 포함할 수 있다.The thin film transistor array panel according to the exemplary embodiment of the present invention may further include a pixel electrode electrically connected to the drain electrode.
자기 조립 단분자층은 HS-(CH2)n-X 또는 X-(CH2)n-S-S-(CH2)n-X를 포함하는 용액에 담가 형성하며, X는 CH3, CF3, OH, NH2,CH=CH2, CCH3, Cl, Br, CN, OCH3, N(CH3)2, SO3H, Si(OCH3)3, COOH, COOCH3, CONH2, 페로세닐(ferrocenyl), 바이오티닐(biotinyl), 2,2-바이피리딜(2,2-bipyridyl), 테트라사이풀발렌카르복실레이트(tetrathiafulvalenecarboxylate), 테트라페닐포르필린(tetraphenylporphyrin), 페로세닐아조벤젠(ferrocenylazobenzene)이다.The self-assembled monolayer is immersed in a solution containing HS- (CH 2 ) n -X or X- (CH 2 ) n -SS- (CH 2 ) n -X, where X is CH 3 , CF 3 , OH, NH 2, CH = CH 2 , CCH 3 , Cl, Br, CN, OCH 3 , N (CH 3 ) 2 , SO 3 H, Si (OCH 3 ) 3 , COOH, COOCH 3 , CONH 2 , ferrocenyl ), Biotinyl, 2,2-bipyridyl, tetracyfulvalenecarboxylate, tetraphenylporphyrin, ferrocenylazobenzene.
이때, 자기 조립 단분자층 형성 전에 게이트선 및 데이터선 상부에 형성된 산화막을 제거하는 것이 바람직하다.At this time, it is preferable to remove the oxide film formed on the gate line and the data line before forming the self-assembled monolayer.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.DETAILED DESCRIPTION Embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a portion of a layer, film, region, plate, etc. is said to be "on top" of another part, this includes not only when the other part is "right on" but also another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.
이제 본 발명의 실시예에 따른 반도체 소자용 배선 및 그 제조 방법과 그 배선을 박막 트랜지스터 표시판 및 그의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.Hereinafter, a thin film transistor array panel and a method of manufacturing the same will be described in detail with reference to the accompanying drawings.
반도체 소자, 특히 표시 장치의 배선으로는 가장 낮은 비저항을 가지며, 내화학성을 가지는 것이 바람직한데, 본 발명의 실시예에 따른 배선 및 그 제조 방법에서는 낮은 비저항을 가지는 은 또는 은을 포함하는 은 합금, 금 또는 금을 포함하는 금 합금, 구리 또는 구리를 포함하는 구리 합금과 같은 도전 물질로 이루어진 금속 박막(20)을 기판(10)의 상부에 적층하고 마스크를 이용한 사진 식각 공정으로 패터닝한 다음, 금속 박막(30)의 상부에 자기 조립 단분자층(SAM: Self Assembled Monolayer, 30)을 형성한다. 이때, 도 1에서 보는 바와 같이 자기 조립 단분자층(30)은 황(S)과 메틸렌(CH2)을 포함하며, HS-(CH2)n-X 또는 X-(CH2)n-S-S-(CH2)n-X를 포함하는 용액에 금속 박막(20)을 잠기도록 기판(10)을 담가 형성한다. 여기서, X는 CH3, CF3, OH, NH2,CH=CH2, CCH3, Cl, Br, CN, OCH3, N(CH3)2, SO3H, Si(OCH3)3, COOH, COOCH3, CONH2, 페로세닐(ferrocenyl), 바이오티닐(biotinyl), 2,2-바이피리딜(2,2-bipyridyl), 테트라사이풀발렌카르복실레이트(tetrathiafulvalenecarboxylate), 테트라페닐포르필린(tetraphenylporphyrin), 페로세닐아조벤젠(ferrocenylazobenzene)이며, 바람직하게는 CH3이다. 이때, 금속 박막(20)을 패터닝한 다음, 자기 조립 단분자층(30)을 형성하기 전에 대기 중에 노출되어 금속 박막(20)의 상부에 형성된 산화막을 제거하는 공정을 추가할 수도 있다.The wiring of a semiconductor device, particularly a display device, has the lowest specific resistance and preferably has chemical resistance. In the wiring according to the exemplary embodiment of the present invention and a method of manufacturing the same, a silver alloy containing silver or silver having a low specific resistance, A metal thin film 20 made of a conductive material, such as gold or a gold alloy containing gold, copper or a copper alloy containing copper, is laminated on top of the substrate 10 and patterned by a photolithography process using a mask. A Self Assembled Monolayer (SAM) is formed on the thin film 30. In this case, as shown in FIG. 1, the self-assembled monolayer 30 includes sulfur (S) and methylene (CH 2 ), and HS- (CH 2 ) n -X or X- (CH 2 ) n -SS- ( Substrate 10 is formed by immersing the metal thin film 20 in a solution containing CH 2 ) n -X. Wherein X is CH 3 , CF 3 , OH, NH 2, CH = CH 2 , CCH 3 , Cl, Br, CN, OCH 3 , N (CH 3 ) 2 , SO 3 H, Si (OCH 3 ) 3 , COOH, COOCH 3 , CONH 2 , ferrocenyl, biotinyl, 2,2-bipyridyl, tetrathiafulvalenecarboxylate, tetraphenylporphylline (tetraphenylporphyrin), ferrocenylazobenzene, preferably CH 3 . In this case, after the metal thin film 20 is patterned, a process of removing the oxide film formed on the metal thin film 20 by exposing to the air may be added before the self-assembled monolayer 30 is formed.
이러한 본 발명의 실시예에 따른 배선은 낮은 비저항을 가지는 금속 박막(20)을 포함하고 있어 전달되는 신호가 지연되는 것을 방지할 수 있으며, 자기 조립 단분자층(30)은 다른 식각액에 대해서 금속 박막(20)이 부식되는 것을 방지할 수 있어 내화학성을 가지고 있다. 특히, 금속 박막(20)을 식각 마스크로 이용하여 그의 하부막을 식각할 때, 하부막을 삭각하기 위한 식각액이 질산(nitric acid) 또는 플로라이드(fluoride)를 포함하는 하는 경우에도, 이러한 식각액에 대하여 자기 조립 단분자층(30)은 금속 박막(20)이 손상되는 것을 방지하는 내화학성을 가진다.The wiring according to the embodiment of the present invention includes a metal thin film 20 having a low specific resistance to prevent a delay of a transmitted signal, and the self-assembled monolayer 30 is a metal thin film 20 with respect to another etching solution. ) Can prevent corrosion and has chemical resistance. In particular, when the lower layer is etched using the metal thin film 20 as an etching mask, even when the etching liquid for nitriding the lower layer contains nitric acid or fluoride, The assembled monolayer 30 has chemical resistance to prevent the metal thin film 20 from being damaged.
이러한 본 발명의 실시예에 따른 배선 및 그 제조 방법은 박막 트랜지스터 표시판 및 그 제조 방법에 동일하게 적용할 수 있으며, 이에 대하여 도면을 참조하여 상세히 설명한다.The wiring and the method of manufacturing the same according to the exemplary embodiment of the present invention may be applied to the thin film transistor array panel and the method of manufacturing the same, which will be described in detail with reference to the accompanying drawings.
먼저, 도 2 및 도 3을 참고로 하여 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조에 대하여 상세히 설명한다.First, the structure of a thin film transistor array panel for a liquid crystal display according to a first exemplary embodiment of the present invention will be described in detail with reference to FIGS. 2 and 3.
도 2는 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 3은 도 2에 도시한 박막 트랜지스터 표시판을 III-III' 선을 따라 잘라 도시한 단면도이다.2 is a layout view of a thin film transistor array panel for a liquid crystal display according to a first exemplary embodiment of the present invention, and FIG. 3 is a cross-sectional view of the thin film transistor array panel illustrated in FIG. 2 taken along a line III-III ′.
절연 기판(110) 위에는 낮은 비저항을 가지는 은 또는 금 또는 구리 또는 이들의 합금으로 이루어진 금속 박막으로 이루어진 다수의 게이트선(121)이 형성되어 있으며, 그 상부에는 내화학성이 우수하며 황(S)과 메틸렌(CH2)을 포함하는 자기 조립 단분자층(201)이 형성되어 있다. 게이트선(121)의 한 끝 부분(125)은 외부로부터의 게이트 신호를 게이트선(121)으로 전달하며, 각 게이트선(121)의 복수의 가지(123)는 박막 트랜지스터의 게이트 전극(123)을 이룬다. 이때, 다른 부부보다 넓은 폭을 가지는 게이트선(121)의 일부는 이후에 형성되는 화소 전극(191)과 연결되어 있는 유지 축전기용 도전체(177)와 중첩되어 유지 축전기를 이루며, 여기서의 유지 용량이 충분하지 않은 경우에는 게이트선(121)으로부터 분리되어 있는 유지 전극선이 추가될 수 있다.On the insulating substrate 110, a plurality of gate lines 121 made of a metal thin film made of silver, gold, copper, or an alloy thereof having a low specific resistance are formed, and on the upper part thereof, excellent chemical resistance and sulfur (S) and A self-assembled monolayer 201 containing methylene (CH 2 ) is formed. One end portion 125 of the gate line 121 transmits a gate signal from the outside to the gate line 121, and the plurality of branches 123 of each gate line 121 are the gate electrode 123 of the thin film transistor. To achieve. In this case, a part of the gate line 121 having a width wider than that of the other couple overlaps the conductor 177 for a storage capacitor connected to the pixel electrode 191 formed later to form a storage capacitor, and the storage capacitor here If this is not sufficient, the storage electrode line separated from the gate line 121 may be added.
기판(110) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(140)이 게이트선(121) 및 자기 조립 단분자층(201)을 덮고 있다.On the substrate 110, a gate insulating layer 140 made of silicon nitride (SiN x ) covers the gate line 121 and the self-assembled monolayer 201.
게이트 전극(125)의 게이트 절연막(140) 상부에는 수소화 비정질 규소 등으로 이루어진 선형의 반도체(150)가 형성되어 있으며, 반도체(150)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위로 만들어진 복수 쌍의 저항성 접촉 부재(163, 165)가 형성되어 있다. 각 쌍의 저항성 접촉 부재(163, 165)는 해당 게이트선(121)을 중심으로 서로 분리되어 있다.A linear semiconductor 150 made of hydrogenated amorphous silicon or the like is formed on the gate insulating layer 140 of the gate electrode 125, and n + hydrogenation in which silicide or n-type impurities are heavily doped is formed on the semiconductor 150. A plurality of pairs of ohmic contacts 163 and 165 made of amorphous silicon are formed. Each pair of ohmic contacts 163 and 165 are separated from each other with respect to the gate line 121.
저항성 접촉 부재(163, 165) 및 게이트 절연막(140) 위에는 복수의 데이터선(171) 및 복수의 드레인 전극(175)이 형성되어 있으며, 그 상부에는 내화학성이 우수하며 황(S)과 메틸렌(CH2)을 포함하는 자기 조립 단분자층(701)이 형성되어 있다. 데이터선(171)과 드레인 전극(175)은 게이트선(121)과 같이 저저항을 가지는 은, 금, 구리 또는 이들의 합금으로 이루어진 금속 박막을 포함한다. 데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 데이터선(171)의 복수의 가지(173)는 각 쌍의 저항성 접촉 부재(163, 165) 중 하나(163)의 상부에 위치하며 게이트 전극(123)까지 연장되어 박막 트랜지스터의 소스 전극(173)을 이룬다. 데이터선(171)의 한쪽 끝 부분(179)은 외부로부터의 화상 신호를 데이터선(171)에 전달한다. 박막 트랜지스터의 드레인 전극(175)은 데이터선(171)과 분리되어 있으며 게이트 전극(123)에 대하여 소스 전극(173)의 반대쪽 저항성 접촉 부재(165) 상부에 위치한다. 또한, 데이터선(171)과 동일한 층에는 이후의 화소 전극(190)과 전기적으로 연결되어 있으며 앞에서 설명한 바와 같이 게이트선(121)과 중첩하는 유지 축전기용 도전체(177)가 형성되어 있다.A plurality of data lines 171 and a plurality of drain electrodes 175 are formed on the ohmic contacts 163 and 165 and the gate insulating layer 140. A self-assembled monolayer 701 containing CH 2 ) is formed. The data line 171 and the drain electrode 175 include a metal thin film made of silver, gold, copper, or an alloy thereof having low resistance, like the gate line 121. The data line 171 mainly extends in the vertical direction and crosses the gate line 121. The plurality of branches 173 of the data line 171 are positioned on one of the pair of ohmic contacts 163 and 165 and extends to the gate electrode 123 to extend the source electrode 173 of the thin film transistor. To achieve. One end portion 179 of the data line 171 transfers an image signal from the outside to the data line 171. The drain electrode 175 of the thin film transistor is separated from the data line 171 and positioned above the ohmic contact 165 opposite to the source electrode 173 with respect to the gate electrode 123. In addition, a conductive capacitor conductor 177 is formed on the same layer as the data line 171 and electrically connected to the pixel electrode 190 and overlaps the gate line 121 as described above.
데이터선(171) 및 드레인 전극(175)과 이들이 가리지 않는 반도체(150) 상부에는 질화 규소 또는 평탄화 특성이 우수한 유기 물질 또는 4.0 이하의 유전율을 가지며 화학 기상 증착으로 적층된 무기 물질로 이루어진 보호막(180)이 형성되어 있다.A passivation layer 180 made of silicon nitride or an organic material having excellent planarization characteristics or an inorganic material having a dielectric constant of 4.0 or less and deposited by chemical vapor deposition on the data line 171 and the drain electrode 175 and the semiconductor 150 that is not covered by the passivation layer 180. ) Is formed.
보호막(180)에는 드레인 전극(175) 및 데이터선(171)의 끝 부분(179)을 각각 드러내는 접촉 구멍(185, 189)이 각각 형성되어 있으며, 게이트 절연막(140)과 함께 게이트선(121)의 끝 부분(125)을 드러내는 접촉 구멍(182)이 형성되어 있다. 이때, 도면에 나타난 바와 같이 접촉 구멍(185, 189)에서 자기 조립 단분자층(201, 701)이 제거되어 있지만, 잔류시킬 수 있으며, 이에 대해서는 다른 실시예를 통하여 설명하기로 한다.In the passivation layer 180, contact holes 185 and 189 respectively exposing the drain electrode 175 and the end portion 179 of the data line 171 are formed, respectively, and the gate line 121 together with the gate insulating layer 140. A contact hole 182 is formed that exposes the end portion 125 of the. At this time, as shown in the figure, although the self-assembled monolayers 201 and 701 are removed from the contact holes 185 and 189, they may be left. This will be described with reference to other embodiments.
보호막(180) 상부에는 접촉 구멍(185)을 통하여 드레인 전극(175)과 전기적으로 연결되어 있으며 게이트선(121)과 데이터선(171)으로 둘러싸인 화소 영역에 위치하는 화소 전극(190)이 형성되어 있다. 또한, 보호막(180) 위에는 접촉 구멍(182, 189)을 통하여 각각 게이트선(121)의 끝 부분(125) 및 데이터선(171)의 끝 부분(179)과 연결되어 있는 게이트 접촉 보조 부재(92) 및 데이터 접촉 보조 부재(97)가 형성되어 있다. 여기서, 투명 전극(190)과 접촉 보조 부재(92, 97)는 투명한 도전 물질인 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 등으로 이루어져 있다.A pixel electrode 190 is formed on the passivation layer 180 to be electrically connected to the drain electrode 175 through the contact hole 185 and positioned in the pixel region surrounded by the gate line 121 and the data line 171. have. Further, on the passivation layer 180, the gate contact auxiliary member 92 connected to the end portion 125 of the gate line 121 and the end portion 179 of the data line 171 through the contact holes 182 and 189, respectively. ) And a data contact assistant member 97 are formed. Here, the transparent electrode 190 and the contact auxiliary members 92 and 97 are made of indium tin oxide (ITO), indium zinc oxide (IZO), or the like, which is a transparent conductive material.
이러한 구조에서는 게이트선(121) 및 데이터선(171)이 낮은 비저항을 가지는 금속 박막을 포함하고 있어, 대형의 액정 표시 장치에 적용하더라도 게이트선(121) 및 데이터선(171)을 통하여 전달되는 신호가 지연되는 것을 방지할 수 있다.In this structure, the gate line 121 and the data line 171 include a metal thin film having a low specific resistance, so that the signal transmitted through the gate line 121 and the data line 171 even when applied to a large liquid crystal display device. Can be prevented from being delayed.
그러면, 이러한 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 제조 방법에 대하여 도 2 및 도 3과 도 4a 내지 도 7b를 참고로 하여 상세히 설명한다.Next, a method of manufacturing the thin film transistor array panel for a liquid crystal display according to the first exemplary embodiment of the present invention will be described in detail with reference to FIGS. 2 and 3 and FIGS. 4A to 7B.
도 4a, 5a, 6a 및 7a는 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판을 제조하는 중간 과정을 그 공정 순서에 따라 도시한 박막 트랜지스터 표시판의 배치도이고, 도 4b는 도 4a에서 IVb-IVb' 선을 따라 절단한 단면도이고, 도 5b는 도 5a에서 Vb-Vb' 선을 따라 잘라 도시한 도면으로서 도 4b의 다음 단계를 도시한 단면도이고, 도 6b는 도 6a에서 VIb-VIb' 선을 따라 잘라 도시한도면으로서 도 5b의 다음 단계를 도시한 단면도이고, 도 7b는 도 7a에서 VIIb-VIIb' 선을 따라 잘라 도시한 도면으로서 도 6b의 다음 단계를 도시한 단면도이다.4A, 5A, 6A, and 7A are layout views of a thin film transistor array panel in which an intermediate process of manufacturing a thin film transistor array panel for a liquid crystal display according to a first embodiment of the present invention is performed according to a process sequence thereof, and FIG. 4B is FIG. 4A. Is a cross-sectional view taken along the line IVb-IVb ', and FIG. 5B is a cross-sectional view taken along the line Vb-Vb' in FIG. 5A, and is a cross-sectional view showing the next step in FIG. 4B, and FIG. 6B is a VIb- in FIG. 6A. FIG. 7B is a cross-sectional view illustrating the next step of FIG. 5B as shown along the line VIb ′, and FIG. 7B is a cross-sectional view illustrating the next step of FIG. 6B as shown along the line VIIb-VIIb ′ in FIG. 7A.
먼저, 도 4a 및 4b에 도시한 바와 같이, 기판(110) 위에 낮은 비저항을 가지는 은 또는 은을 포함하는 은 합금, 금 또는 금을 포함하는 금 합금, 구리 또는 구리를 포함하는 구리 합금과 같은 도전 물질로 이루어진 금속 박막을 적층하고 패터닝하여 다수의 게이트선(121)을 20-80°범위의 경사각의 테이퍼 구조로 형성한다. 이어, 게이트선(121)이 형성되어 있는 기판(110)을 HS-(CH2)n-X 또는 X-(CH2)n-S-S-(CH2)n-X를 포함하는 용액에 담가 게이트선(121)의 상부에 자기 조립 단분자층(SAM: Self Assembled Monolayer, 201)을 형성한다. 이때, X는 CH3, CF3, OH, NH2,CH=CH2, CCH3, Cl, Br, CN, OCH3, N(CH3)2, SO3H, Si(OCH3)3, COOH, COOCH3, CONH2, 페로세닐(ferrocenyl), 바이오티닐(biotinyl), 2,2-바이피리딜(2,2-bipyridyl), 테트라사이풀발렌카르복실레이트(tetrathiafulvalenecarboxylate), 테트라페닐포르필린(tetraphenylporphyrin), 페로세닐아조벤젠(ferrocenylazobenzene)이다. 이때, 자기 조립 단분자층(201)을 형성하기 전에, 공기 중에 노출된 게이트선(121)의 상부에 형성된 산화막을 제거하는 공정을 추가할 수도 있다.First, as shown in FIGS. 4A and 4B, a conductive material such as a silver alloy containing silver or silver having a low resistivity, a gold alloy including gold or gold, a copper alloy including copper or copper, and a low specific resistance on the substrate 110 may be provided. By stacking and patterning a metal thin film made of a material, a plurality of gate lines 121 are formed in a tapered structure having an inclination angle in a range of 20 to 80 °. Subsequently, the substrate 110 on which the gate line 121 is formed is immersed in a solution containing HS- (CH 2 ) n -X or X- (CH 2 ) n -SS- (CH 2 ) n -X. A Self Assembled Monolayer (SAM) 201 is formed on the line 121. Wherein X is CH 3 , CF 3 , OH, NH 2, CH = CH 2 , CCH 3 , Cl, Br, CN, OCH 3 , N (CH 3 ) 2 , SO 3 H, Si (OCH 3 ) 3 , COOH, COOCH 3 , CONH 2 , ferrocenyl, biotinyl, 2,2-bipyridyl, tetrathiafulvalenecarboxylate, tetraphenylporphylline (tetraphenylporphyrin), ferrocenylazobenzene. In this case, before the self-assembled monolayer 201 is formed, a step of removing the oxide film formed on the gate line 121 exposed in the air may be added.
다음, 도 5a 및 도 5b에 도시한 바와 같이, 질화 규소로 이루어진 게이트 절연막(140), 비정질 규소로 이루어진 반도체층, 도핑된 비정질 규소층의 삼층막을 연속하여 적층하고 마스크를 이용한 패터닝 공정으로 반도체층과 도핑된 비정질 규소층을 패터닝하여 게이트 전극(125)과 마주하는 게이트 절연막(140) 상부에 반도체(150)와 도핑된 비정질 규소층(160)을 형성한다. 여기서, 게이트 절연막(140)은 질화 규소를 250~1500℃ 온도 범위, 2,000∼5,000Å 정도의 두께로 적층하여 형성하는 것이 바람직하다.Next, as shown in FIGS. 5A and 5B, three layers of a gate insulating film 140 made of silicon nitride, a semiconductor layer made of amorphous silicon, and a doped amorphous silicon layer are successively laminated, and the semiconductor layer is patterned using a mask. The doped amorphous silicon layer is formed on the gate insulating layer 140 facing the gate electrode 125 to form the doped amorphous silicon layer 160 with the semiconductor 150. Here, the gate insulating film 140 is preferably formed by stacking silicon nitride in a thickness of about 2,000 to 5,000 Pa at a temperature range of 250 to 1500 ° C.
다음, 도 6a 내지 도 6b에 도시한 바와 같이, 게이트선(121)과 동일하게 은 또는 금 또는 구리 또는 이들의 합금을 적층한 후, 마스크를 이용한 사진 공정으로 패터닝하여 게이트선(121)과 교차하는 복수의 데이터선(171) 및 복수의 드레인 전극(175)을 형성한다. 각 데이터선(171)은 도핑된 비정질 규소층(160) 상부까지 연장되어 있는 소스 전극(173)을 포함한다. 드레인 전극(175)은 데이터선(171)과 분리되어 있으며 게이트 전극(123)을 중심으로 소스 전극(173)과 마주한다. 이때, 유지 축전기용 도전체(177) 또한 함께 형성한다. 이어, 데이터선(171) 및 드레인 전극(175)이 형성되어 있는 기판(110)을 HS-(CH2)n-X 또는 X-(CH2)n-S-S-(CH2)n-X를 포함하는 용액에 담가 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)의 상부에 자기 조립 단분자층(SAM: Self Assembled Monolayer, 201)을 형성한다. 이때, X는 CH3, CF3, OH, NH2,CH=CH2, CCH3, Cl, Br, CN, OCH3, N(CH3)2, SO3H, Si(OCH3)3, COOH, COOCH3, CONH2, 페로세닐(ferrocenyl), 바이오티닐(biotinyl), 2,2-바이피리딜(2,2-bipyridyl), 테트라사이풀발렌카르복실레이트(tetrathiafulvalenecarboxylate), 테트라페닐포르필린(tetraphenylporphyrin), 페로세닐아조벤젠(ferrocenylazobenzene)이다.Next, as shown in FIGS. 6A to 6B, silver, gold, copper, or an alloy thereof is laminated in the same manner as the gate line 121, and then patterned by a photo process using a mask to cross the gate line 121. A plurality of data lines 171 and a plurality of drain electrodes 175 are formed. Each data line 171 includes a source electrode 173 extending to the upper portion of the doped amorphous silicon layer 160. The drain electrode 175 is separated from the data line 171 and faces the source electrode 173 around the gate electrode 123. At this time, the storage capacitor conductor 177 is also formed together. Subsequently, the substrate 110 on which the data line 171 and the drain electrode 175 are formed is referred to as HS- (CH 2 ) n -X or X- (CH 2 ) n -SS- (CH 2 ) n -X. A Self Assembled Monolayer (SAM) 201 is formed on the data line 171, the drain electrode 175, and the storage capacitor conductor 177 soaked in the solution. Wherein X is CH 3 , CF 3 , OH, NH 2, CH = CH 2 , CCH 3 , Cl, Br, CN, OCH 3 , N (CH 3 ) 2 , SO 3 H, Si (OCH 3 ) 3 , COOH, COOCH 3 , CONH 2 , ferrocenyl, biotinyl, 2,2-bipyridyl, tetrathiafulvalenecarboxylate, tetraphenylporphylline (tetraphenylporphyrin), ferrocenylazobenzene.
이어, 도핑된 비정질 규소층(160) 중에서 데이터선(171) 및 드레인 전극(175)으로 가려지지 않은 부분을 제거하여 도핑된 비정질 규소층(160) 각각을 게이트 전극(123)을 중심으로 두 개의 저항성 접촉 부재(163, 165)로 분리시키는 한편, 그 아래의 반도체(150) 부분을 노출시킨다. 이어, 반도체(150)의 노출된 부분 표면을 안정화시키기 위하여 산소 플라스마를 실시하는 것이 바람직하다.Subsequently, portions of the doped amorphous silicon layer 160 that are not covered by the data line 171 and the drain electrode 175 are removed, so that each of the doped amorphous silicon layers 160 is formed around the gate electrode 123. The resistive contact members 163 and 165 are separated, while the portion of the semiconductor 150 underneath is exposed. Subsequently, it is preferable to perform oxygen plasma to stabilize the exposed part surface of the semiconductor 150.
다음으로, 도 7a 및 7b에서 보는 바와 같이, 질화 규소와 같은 무기 절연막을 또는 낮은 유전율을 가지는 유기 절연막을 적층하여 보호막(180)을 형성하고, 마스크를 이용한 사진 식각 공정으로 게이트 절연막(140)과 함께 패터닝하여 드레인 전극(175), 유지 축전기용 도전체(177) 및 데이터선(171)의 끝 부분(179)을 드러내는 드레인 전극(175) 및 유지 축전기용 도전체(177) 및 데이터선(171)의 끝 부분(179)을 드러내는 접촉 구멍(185, 187, 189)과 게이트선(121)의 끝 부분(125)을 드러내는 접촉 구멍(1182)을 완성한다.Next, as shown in FIGS. 7A and 7B, a protective film 180 is formed by stacking an inorganic insulating film such as silicon nitride or an organic insulating film having a low dielectric constant, and forming a passivation layer 180 by a photolithography process using a mask. Patterned together, the drain electrode 175 and the sustain capacitor conductor 177 and the data line 171 exposing the drain electrode 175, the conductor 177 for the storage capacitor, and the end portion 179 of the data line 171. The contact holes 1185, 187, and 189 exposing the end portions 179 of FIG. 1) and the contact holes 1182 exposing the end portions 125 of the gate lines 121 are completed.
이어, 접촉 구멍(185, 187, 189)를 통하여 드러난 자기 조립 단분자층(201, 701)은 제거하는데, 다른 실시예에서는 그렇지 않을 수도 있다.Subsequently, the self-assembled monolayers 201, 701 exposed through the contact holes 185, 187, 189 are removed, which in other embodiments may not.
다음, 마지막으로 도 2 및 3에 도시한 바와 같이, ITO 또는 IZO막을 적층하고 마스크를 이용한 패터닝을 실시하여 접촉 구멍(185)을 통하여 드레인 전극(175)과 연결되는 화소 전극(190)과 접촉 구멍(182, 189)을 통하여 게이트선(121)의 끝 부분(125) 및 데이터선(171)의 끝 부분(179)과 각각 연결되는 게이트 접촉 보조 부재(92) 및 데이터 접촉 보조 부재(97)를 각각 형성한다.Next, as shown in FIGS. 2 and 3, the ITO or IZO film is laminated and patterned using a mask to contact the pixel electrode 190 and the contact hole connected to the drain electrode 175 through the contact hole 185. The gate contact auxiliary member 92 and the data contact auxiliary member 97 connected to the end portion 125 of the gate line 121 and the end portion 179 of the data line 171 through 182 and 189, respectively. Form each.
이러한 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 구조는게이트선(121) 및 데이터선(171)이 저저항을 가지는 금속 박막을 포함하고 있는 동시에 내화학성을 가지는 자기 조립 단분자층을 포함하고 있어 대화면 고정세의 액정 표시 장치에 적용할 수 있으며, 배선이 부식되는 것을 방지할 수 있다.The structure of the thin film transistor array panel according to the exemplary embodiment of the present invention includes a self-assembled monolayer having chemical resistance and at the same time the gate line 121 and the data line 171 include a metal thin film having a low resistance, thereby fixing a large screen. It can apply to three liquid crystal display devices, and can prevent the wiring from corroding.
이러한 반도체 소자용 배선 및 그 제조 방법은 앞에서 설명한 바와 같이, 5매의 마스크를 이용하여 제조하는 박막 트랜지스터 표시판에 적용할 수 있지만, 4매 마스크를 이용하여 제조하는 액정 표시 장치용 박막 트랜지스터 표시판에도 동일하게 적용할 수 있다. 4매 마스크를 이용하는 제조 방법에서는 제조 비용을 줄이기 위해 중간 두께를 가지는 부분을 포함하는 감광막 패턴을 이용하여 서로 다른 층을 하나의 감광막 패턴으로 함께 패터닝한다. 이에 대하여 도면을 참조하여 상세하게 설명하기로 한다.As described above, the semiconductor element wiring and the manufacturing method thereof can be applied to a thin film transistor array panel manufactured by using five masks, but the same applies to the thin film transistor array panel for liquid crystal display devices manufactured by using four masks. Can be applied. In a manufacturing method using a four-sheet mask, different layers are patterned together into one photoresist pattern using a photoresist pattern including a portion having an intermediate thickness in order to reduce manufacturing costs. This will be described in detail with reference to the drawings.
먼저, 도 8 내지 도 10을 참고로 하여 본 발명의 실시예에 따른 4매 마스크를 이용하여 제조된 박막 트랜지스터 표시판의 단위 화소 구조에 대하여 상세히 설명한다.First, a unit pixel structure of a thin film transistor array panel manufactured using four masks according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 8 to 10.
도 8은 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 9 및 도 10은 각각 도 8에 도시한 박막 트랜지스터 표시판을 IX-IX' 선 및 X-X' 선을 따라 잘라 도시한 단면도이다.8 is a layout view of a thin film transistor array panel for a liquid crystal display according to an exemplary embodiment of the present invention, and FIGS. 9 and 10 are each cut along the lines IX-IX 'and XX' of the thin film transistor array panel shown in FIG. One cross section.
도 8 내지 도 10에서 보는 바와 같이, 본 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조는 대개 도 2 및 도 3에 도시한 액정 표시 장치용 박막 트랜지스터 표시판의 구조와 동일하다.As shown in Figs. 8 to 10, the structure of the thin film transistor array panel for the liquid crystal display according to the present embodiment is generally the same as the structure of the thin film transistor array panel for the liquid crystal display shown in Figs.
그러나 도 2 및 도 3에 도시한 박막 트랜지스터 표시판과 달리, 본 실시예에따른 박막 트랜지스터 표시판은 절연 기판(110) 위에 형성되어 있는 복수의 유지 전극선(131)을 포함하며, 게이트선(121)에는 확장부가 존재하지 않는다. 유지 전극선(131)은 게이트선(121)과 동일한 물질로 만들어지고, 게이트선(121)과 거의 평행하며 게이트선(121)으로부터 전기적으로 분리되어 있다. 이때, 제1 실시예와 달리 게이트선(121)과 유지 전극선(131)은 알루미늄 또는 알루미늄 합금의 단일막 또는 이를 포함하는 다층막으로 이루어질 수 있다. 유지 전극선(131)은 기준 전압 따위의 전압을 인가 받으며, 복수의 화소 전극(190)과 연결된 복수의 드레인 전극(175)과 게이트 절연막(140)을 중심으로 서로 마주 보고 있어 복수의 유지 축전기를 이룬다. 화소 전극(190)과 게이트선(121)의 중첩으로 발생하는 유지 용량이 충분할 경우 유지 전극선(131)은 생략할 수도 있다.However, unlike the thin film transistor array panel shown in FIGS. 2 and 3, the thin film transistor array panel according to the present embodiment includes a plurality of storage electrode lines 131 formed on the insulating substrate 110, and the gate line 121 There is no extension. The storage electrode line 131 is made of the same material as the gate line 121, is substantially parallel to the gate line 121, and is electrically separated from the gate line 121. In this case, unlike the first embodiment, the gate line 121 and the storage electrode line 131 may be formed of a single film of aluminum or an aluminum alloy or a multilayer film including the same. The storage electrode line 131 receives a voltage such as a reference voltage and faces each other around the plurality of drain electrodes 175 and the gate insulating layer 140 connected to the plurality of pixel electrodes 190 to form a plurality of storage capacitors. . The storage electrode line 131 may be omitted when the storage capacitor generated due to the overlap between the pixel electrode 190 and the gate line 121 is sufficient.
또한, 복수의 선형 반도체(152) 및 복수의 저항성 접촉 부재(163, 165)가 구비되어 있는데, 선형 반도체(152)는 소스 전극(173)과 드레인 전극(175) 사이의 박막 트랜지스터의 채널부를 제외하면 복수의 데이터선(171) 및 복수의 드레인 전극(175)과 거의 동일한 평면 모양이다. 즉, 채널 영역(C)에서 데이터선(171)과 드레인 전극(175)은 서로 분리되어 있으나, 선형 반도체(171)는 이곳에서 끊어지지 않고 연결되어 박막 트랜지스터의 채널을 이룬다. 저항성 접촉 부재(163, 165)는 각각 데이터선(171) 및 드레인 전극(175)과 실질적으로 동일한 모양을 가진다.Also, a plurality of linear semiconductors 152 and a plurality of ohmic contacts 163 and 165 are provided, except for the channel portion of the thin film transistor between the source electrode 173 and the drain electrode 175. The lower surface is substantially the same planar shape as the plurality of data lines 171 and the plurality of drain electrodes 175. That is, in the channel region C, the data line 171 and the drain electrode 175 are separated from each other, but the linear semiconductor 171 is connected to each other without disconnection to form a channel of the thin film transistor. The ohmic contacts 163 and 165 have substantially the same shape as the data line 171 and the drain electrode 175, respectively.
여기에서는 화소 전극(190)의 재료의 예로 투명한 IZO를 들었으나, 투명한 도전성 폴리머(polymer) 등으로 형성할 수도 있으며, 반사형 액정 표시 장치의 경우 불투명한 도전 물질을 사용하여도 무방하다.Although the transparent IZO is mentioned as an example of the material of the pixel electrode 190, it may be formed of a transparent conductive polymer or the like. In the case of a reflective liquid crystal display, an opaque conductive material may be used.
그러면, 도 8 내지 도 10의 구조를 가지는 액정 표시 장치용 박막 트랜지스터 표시판을 4매 마스크를 이용하여 제조하는 본 발명의 제2 실시예에 따른 제조 방법에 대하여 상세하게 도 8 내지 도 10과 도 11a 내지 도 18c를 참조하여 설명하기로 한다.Then, the manufacturing method according to the second embodiment of the present invention for manufacturing the thin film transistor array panel for the liquid crystal display device having the structure of FIGS. 8 to 10 using four masks is described in detail with reference to FIGS. This will be described with reference to FIG. 18C.
도 11a는 본 발명의 제2 실시예에 따라 제조하는 첫 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 11b 및 11c는 각각 도 11a에서 XIb-XIb' 선 및 XIc-XIc' 선을 따라 잘라 도시한 단면도이며, 도 12a 및 12b는 각각 도 11a에서 XIb-XIb' 선 및 XIc-XIc' 선을 따라 잘라 도시한 단면도로서, 도 11b 및 도 11c 다음 단계에서의 단면도이고, 도 13a는 도 12a 및 12b 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 13b 및 13c는 각각 도 13a에서 XIIIb-XIIIb' 선 및 XIIIc-XIIIc' 선을 따라 잘라 도시한 단면도이며, 도 14a, 15a, 16a와 도 14b, 15b, 16b는 각각 도 13a에서 XIIIb-XIIIb' 선 및 XIIIc-XIIIc' 선을 따라 잘라 도시한 단면도로서 도 15b 및 15c 다음 단계들을 공정 순서에 따라 도시한 것이고, 도 17a 및 도 17b는 도 13a에서 XIIIb-XIIIb' 선 및 XIIIc-XIIIc' 선을 따라 잘라 도시한 단면도로서 도 16a 및 16b 다음 단계들을 공정 순서에 따라 도시한 단면도이고, 도 18a는 도 17a 및 도 17b의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 18b 및 18c는 각각 도 18a에서 XVIIIb-XVIIIb' 선 및 XVIIIc-XVIIIc' 선을 따라 잘라 도시한 단면도이다.FIG. 11A is a layout view of a thin film transistor array panel at a first stage of manufacture according to a second embodiment of the present invention, and FIGS. 11B and 11C are cut along the lines XIb-XIb 'and XIc-XIc', respectively, in FIG. 11A. 12A and 12B are cross-sectional views taken along the lines XIb-XIb 'and XIc-XIc' in FIG. 11A, respectively, and are cross-sectional views in the next steps of FIGS. 11B and 11C, and FIGS. 13A and 12B are FIGS. 13B and 13C are cross-sectional views taken along lines XIIIb-XIIIb 'and XIIIc-XIIIc' in FIG. 13A, respectively, and FIGS. 14A, 15A, 16A, and 14B and 15B. 16b is a cross-sectional view taken along the lines XIIIb-XIIIb 'and XIIIc-XIIIc' in FIG. 13A, respectively, illustrating the following steps in the order of processing, and FIGS. 17A and 17B are XIIIb in FIG. 13A. 16A is a cross-sectional view taken along the line -XIIIb 'and line XIIIc-XIIIc'. And 16b are cross-sectional views showing the following steps in the order of a process, and FIG. 18A is a layout view of a thin film transistor array panel in the next steps of FIGS. 17A and 17B, and FIGS. 18B and 18C are XVIIIb-XVIIIb 'lines and XVIIIc in FIG. 18A, respectively. A cross-sectional view taken along the line -XVIIIc '.
먼저, 도 11a 내지 11c에 도시한 바와 같이, ITO 또는 IZO와 낮은 접촉 저항을 가지는 몰리브덴 또는 몰리브덴 합금 또는 크롬 등으로 이루어진 도전막 또는낮은 비저항을 가지는 알루미늄 또는 알루미늄 합금 등으로 이루어진 도전막을 형성한 후, 사진 및 식각 공정으로 패터닝하여 복수의 게이트선(121) 및 복수의 유지 전극선(131)을 테이퍼 구조로 형성한다.First, as shown in FIGS. 11A to 11C, after forming a conductive film made of molybdenum or molybdenum alloy or chromium or the like having low contact resistance with ITO or IZO, or a conductive film made of aluminum or an aluminum alloy having a low specific resistance, and the like, The plurality of gate lines 121 and the plurality of storage electrode lines 131 are formed in a tapered structure by patterning by photo and etching processes.
다음, 도 12a 및 12b에 도시한 바와 같이, 게이트 절연막(140), 비정질 규소층(150), 도핑된 비정질 규소층(160)을 화학 기상 증착법을 이용하여 각각 약 1,500 Å 내지 약 5,000 Å, 약 500 Å 내지 약 2,000 Å, 약 300 Å 내지 약 600 Å의 두께로 연속 증착한다. 이어 제1 실시예와 같이 저저항을 가지는 도전체층(170)을 스퍼터링 등의 방법으로 1,500 Å 내지 3,000 Å의 두께로 증착한 다음 그 위에 감광막(210)을 1 μm 내지 2 μm의 두께로 도포한다.Next, as shown in FIGS. 12A and 12B, the gate insulating layer 140, the amorphous silicon layer 150, and the doped amorphous silicon layer 160 are each about 1,500 kPa to about 5,000 kPa, using chemical vapor deposition. Continuous deposition is at a thickness of 500 kPa to about 2,000 kPa, from about 300 kPa to about 600 kPa. Subsequently, as in the first embodiment, the conductor layer 170 having a low resistance is deposited to have a thickness of 1,500 mV to 3,000 mV by sputtering or the like, and then the photosensitive film 210 is applied thereon to a thickness of 1 m to 2 m. .
그 후, 광마스크를 통하여 감광막(210)에 빛을 조사한 후 현상하여, 도 13b 및 13c에 도시한 바와 같이, 두께가 서로 다른 제1 부분(212)과 제2부분(214)을 포함하는 감광막 패턴을 형성한다. 이때, 박막 트랜지스터의 채널 영역(C)에 위치한 제2 부분(214)은 데이터 영역(A)에 위치한 제1 부분(212)보다 두께가 작게 되도록 하며, 기타 영역(B)의 감광막(210) 부분은 모두 제거하거나 매우 작은 두께를 가지도록 한다.Thereafter, the photoresist film 210 is irradiated with light through a photomask and then developed. As shown in FIGS. 13B and 13C, the photoresist film includes first and second portions 212 and 214 having different thicknesses. Form a pattern. In this case, the second portion 214 positioned in the channel region C of the thin film transistor is smaller than the first portion 212 positioned in the data region A, and the photoresist 210 portion of the other region B is thinner. Remove all or have a very small thickness.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, 제2 영역(C)의 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자 형태의 패턴을 형성하거나 반투명막을 사용한다.As such, there may be various methods of varying the thickness of the photoresist film according to the position. In order to control the light transmission amount of the second region C, a slit or lattice-shaped pattern is mainly formed or a translucent film is used. do.
이때, 슬릿 사이에 위치한 패턴의 선 폭이나 패턴 사이의 간격, 즉 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하며, 반투명막을 이용하는 경우에는 마스크를 제작할 때 투과율을 조절하기 위하여 다른 투과율을 가지는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다.In this case, the line width of the pattern located between the slits, or the interval between the patterns, that is, the width of the slits, is preferably smaller than the resolution of the exposure apparatus used for exposure. A thin film having a thickness or a thin film may be used.
이와 같은 마스크를 통하여 감광막에 빛을 조사하면 빛에 직접 노출되는 부분에서는 고분자들이 완전히 분해되며, 슬릿 패턴이나 반투명막이 형성되어 있는 부분에서는 빛의 조사량이 적으므로 고분자들은 완전 분해되지 않은 상태이며, 차광막으로 가려진 부분에서는 고분자가 거의 분해되지 않는다. 이어 감광막을 현상하면, 고분자 분자들이 분해되지 않은 부분만이 남고, 빛이 적게 조사된 부분에는 빛에 전혀 조사되지 않은 부분보다 중간 두께를 가지는 감광막이 남길 수 있다. 이때, 노광 시간을 길게 하면 모든 분자들이 분해되므로 그렇게 되지 않도록 해야 한다.When the light is irradiated to the photosensitive film through such a mask, the polymers are completely decomposed at the part directly exposed to the light, and the polymers are not completely decomposed because the amount of light is small at the part where the slit pattern or the translucent film is formed. In the area covered by, the polymer is hardly decomposed. Subsequently, when the photoresist film is developed, only a portion where the polymer molecules are not decomposed is left, and a portion where the light is irradiated may have a photoresist film having a middle thickness than the portion that is not irradiated with light at all. In this case, if the exposure time is extended, all molecules are decomposed, so it should not be so.
이러한 얇은 두께의 감광막(214)은 리플로우가 가능한 물질로 이루어진 감광막을 이용하고 빛이 완전히 투과할 수 있는 부분과 빛이 완전히 투과할 수 없는 부분으로 나뉘어진 통상적인 마스크로 노광한 다음 현상하고 리플로우시켜 감광막이 잔류하지 않는 부분으로 감광막의 일부를 흘러내리도록 함으로써 형성할 수도 있다.The thin photoresist 214 may be exposed to light using a photoresist film made of a reflowable material, and then exposed and exposed to a conventional mask that is divided into a part that can completely transmit light and a part that cannot completely transmit light. It can also be formed by letting a part of the photosensitive film flow to the part which does not remain by making it low.
이때, 제2 부분(214)의 감광막 두께를 균일하게 현상하기 위해 슬릿 패턴의 간격 또는 폭을 다르게 형성하는 것이 바람직하다.In this case, in order to uniformly develop the photosensitive film thickness of the second portion 214, it is preferable to form different intervals or widths of the slit patterns.
이어, 감광막 패턴(214) 및 그 하부의 막들, 즉 도전체층(170), 도핑된 비정질 규소층(160) 및 비정질 규소층(150)에 대한 식각을 진행한다. 이때, 데이터 영역(A)에는 데이터선 및 그 하부의 막들이 그대로 남아 있고, 채널부(C)에는 반도체층만 남아 있어야 하며, 나머지 부분(B)에는 위의 3개 층(170, 160, 150)이 모두 제거되어 게이트 절연막(140)이 드러나야 한다.Subsequently, etching is performed on the photoresist pattern 214 and the underlying layers, that is, the conductor layer 170, the doped amorphous silicon layer 160, and the amorphous silicon layer 150. In this case, the data line and the lower layers thereof remain in the data region A, only the semiconductor layer remains in the channel portion C, and the upper three layers 170, 160, and 150 remain in the remaining portion B. ) Are removed to expose the gate insulating layer 140.
먼저, 도 14a 및 14b에 도시한 것처럼, 기타 부분(B)의 노출되어 있는 도전체층(170)을 제거하여 그 하부의 도핑된 비정질 규소층(160)을 노출시킨다. 이 과정에서는 건식 식각 또는 습식 식각 방법을 모두 사용할 수 있으며, 이때 도전체층(170)은 식각되고 감광막 패턴(212, 214)은 거의 식각되지 않는 조건 하에서 행하는 것이 좋다. 그러나, 건식 식각의 경우 도전체층(170)만을 식각하고 감광막 패턴(212, 214)은 식각되지 않는 조건을 찾기가 어려우므로 감광막 패턴(212, 214)도 함께 식각되는 조건 하에서 행할 수 있다. 이 경우에는 습식 식각의 경우보다 제2 부분(214)의 두께를 두껍게 하여 이 과정에서 제2 부분(214)이 제거되어 하부의 도전체층(170)이 드러나는 일이 생기지 않도록 한다.First, as shown in FIGS. 14A and 14B, the exposed conductor layer 170 of the other portion B is removed to expose the underlying doped amorphous silicon layer 160. In this process, both a dry etching method and a wet etching method may be used. In this case, the conductor layer 170 may be etched and the photoresist patterns 212 and 214 may be hardly etched. However, in the case of dry etching, since it is difficult to find a condition in which only the conductor layer 170 is etched and the photoresist patterns 212 and 214 are not etched, the photoresist patterns 212 and 214 may be etched together. In this case, the thickness of the second portion 214 is thicker than that of the wet etching so that the second portion 214 is removed in this process so that the lower conductive layer 170 is not exposed.
이렇게 하면, 도 14a 및 도 14b에 나타낸 것처럼, 채널부(C) 및 데이터 영역(A)의 도전체층, 즉 소스/드레인용 도전체(178)만이 남고 기타 부분(B)의 도전체층(170)은 모두 제거되어 그 하부의 도핑된 비정질 규소층(160)이 드러난다. 이때 남은 도전체(178)는 소스 및 드레인 전극(173, 175)이 분리되지 않고 연결되어 있는 점을 제외하면 데이터선(171)의 형태와 동일하다.In this way, as shown in FIGS. 14A and 14B, only the conductor layer of the channel portion C and the data region A, that is, the source / drain conductor 178 remains, and the conductor layer 170 of the other portion B is left. Is removed to reveal the underlying doped amorphous silicon layer 160. In this case, the remaining conductors 178 have the same shape as the data line 171 except that the source and drain electrodes 173 and 175 are connected without being separated.
이어, 도 15a 및 15b에 도시한 바와 같이, 기타 부분(B)의 노출된 도핑된 비정질 규소층(160) 및 그 하부의 비정질 규소층(150)을 감광막의 제2 부분(214)과 함께 건식 식각 방법으로 동시에 제거한다. 이 때의 식각은 감광막 패턴(212, 214)과 도핑된 비정질 규소층(160) 및 비정질 규소층(150)(비정질 규소층과 도핑된비정질 규소층은 식각 선택성이 거의 없음)이 동시에 식각되며 게이트 절연막(140)은 식각되지 않는 조건 하에서 행하여야 하며, 특히 감광막 패턴(212, 214)과 비정질 규소층(150)에 대한 식각비가 거의 실질적으로 동일한 조건으로 식각하는 것이 바람직하다. 예를 들어, SF6과 HCl의 혼합 기체나, SF6과 O2의 혼합 기체를 사용하면 거의 동일한 두께로 두 막을 식각할 수 있다. 감광막 패턴(212, 214)과 비정질 규소층(150)에 대한 식각비가 동일한 경우 제2 부분(214)의 두께는 비정질 규소층(150)과 도핑된 비정질 규소층(160)의 두께를 합한 것과 같거나 그보다 작아야 한다.Then, as shown in FIGS. 15A and 15B, the exposed doped amorphous silicon layer 160 of the other portion B and the underlying amorphous silicon layer 150 are dried together with the second portion 214 of the photoresist film. Simultaneously remove by etching. In this case, the photoresist pattern 212 and 214, the doped amorphous silicon layer 160 and the amorphous silicon layer 150 (the amorphous silicon layer and the doped amorphous silicon layer have almost no etching selectivity) are simultaneously etched and gated. The insulating layer 140 should be performed under a condition that is not etched. In particular, the insulating layer 140 may be etched under a condition in which the etch ratios of the photoresist patterns 212 and 214 and the amorphous silicon layer 150 are substantially the same. For example, by using a mixed gas of SF 6 and HCl or a mixed gas of SF 6 and O 2 , the two films can be etched to almost the same thickness. When the etching ratios for the photoresist patterns 212 and 214 and the amorphous silicon layer 150 are the same, the thickness of the second portion 214 is equal to the sum of the thicknesses of the amorphous silicon layer 150 and the doped amorphous silicon layer 160. Or less than that.
이렇게 하면, 도 15a 및 15b에 나타낸 바와 같이, 채널부(C)의 제2 부분(214)이 제거되어 소스/드레인용 도전체(178)가 드러나고, 기타 부분(B)의 도핑된 비정질 규소층(160) 및 비정질 규소층(150)이 제거되어 그 하부의 게이트 절연막(140)이 드러난다. 한편, 데이터 영역(A)의 제1 부분(212) 역시 식각되므로 두께가 얇아진다. 또한, 이 단계에서 선형의 반도체(152)가 완성된다. 도면 부호 168은 각각 소스/드레인용 도전체(178) 하부의 도핑된 비정질 규소층 패턴을 가리킨다.This removes the second portion 214 of the channel portion C, revealing the source / drain conductor 178, as shown in FIGS. 15A and 15B, and the doped amorphous silicon layer of the other portion B. The 160 and the amorphous silicon layer 150 are removed to expose the gate insulating layer 140 thereunder. Meanwhile, since the first portion 212 of the data area A is also etched, the thickness becomes thinner. In this step, the linear semiconductor 152 is completed. Reference numeral 168 denotes a doped amorphous silicon layer pattern under the source / drain conductor 178, respectively.
이어 애싱(ashing)을 통하여 채널부(C)의 소스/드레인용 도전체(178) 표면에 남아 있는 감광막 찌꺼기를 제거한다.Subsequently, ashing removes photoresist residue remaining on the surface of the source / drain conductor 178 of the channel part C.
다음, 도 16a 및 16b에 도시한 바와 같이 채널부(C)의 소스/드레인용 도전체(178) 및 그 하부의 소스/드레인용 도핑된 비정질 규소층(168)을 식각하여제거한다. 이 때, 식각은 소스/드레인용 도전체(178)와 도핑된 비정질 규소층(168) 모두에 대하여 건식 식각만으로 진행할 수도 있으며, 소스/드레인용 도전체(178)에 대해서는 습식 식각으로, 도핑된 비정질 규소층(168)에 대해서는 건식 식각으로 행할 수도 있다. 이때, 도 16b에 도시한 것처럼 반도체(152)의 일부가 제거되어 두께가 작아질 수도 있으며 감광막 패턴의 제1 부분(212)도 이때 어느 정도의 두께로 식각된다. 이때의 식각은 게이트 절연막(140)이 식각되지 않는 조건으로 행하여야 하며, 제1 부분(212)이 식각되어 그 하부의 데이터선(171) 및 드레인 전극(175)이 드러나는 일이 없도록 감광막 패턴이 두꺼운 것이 바람직함은 물론이다.Next, as shown in FIGS. 16A and 16B, the source / drain conductor 178 of the channel portion C and the doped amorphous silicon layer 168 for the source / drain thereunder are etched and removed. In this case, the etching may be performed only by dry etching with respect to both the source / drain conductor 178 and the doped amorphous silicon layer 168, and wet etching may be performed with respect to the source / drain conductor 178. The amorphous silicon layer 168 may be performed by dry etching. In this case, as shown in FIG. 16B, a portion of the semiconductor 152 may be removed to reduce the thickness, and the first portion 212 of the photoresist pattern may also be etched to a certain thickness at this time. At this time, the etching must be performed under the condition that the gate insulating layer 140 is not etched, and the photoresist pattern is formed so that the first portion 212 is etched so that the data line 171 and the drain electrode 175 are not exposed. Of course, thick is preferable.
이렇게 하면, 도 13a, 16a 및 16b에서 보는 바와 같이, 데이터선(171)과 드레인 전극(175)이 분리되면서 데이터선(171) 및 드레인 전극(175)과 그 하부의 저항성 접촉 부재(163, 165)가 나뉘어 완성된다.In this case, as shown in FIGS. 13A, 16A, and 16B, the data line 171 and the drain electrode 175 are separated, and the ohmic contacts 163 and 165 below the data line 171 and the drain electrode 175. ) Is divided and completed.
마지막으로 데이터 영역(A)에 남아 있는 감광막 제1 부분(212)을 제거한다. 그러나, 제1 부분(212)의 제거는 채널부(C) 소스/드레인용 도전체(178)를 제거한 후 그 밑의 도핑된 비정질 규소층(168)을 제거하기 전에 이루어질 수도 있다.Finally, the photoresist first portion 212 remaining in the data area A is removed. However, the removal of the first portion 212 may be made after removing the channel portion C source / drain conductor 178 and before removing the doped amorphous silicon layer 168 thereunder.
이때, 반도체(152)와 데이터선(171) 및 드레인 전극(175)은 테이퍼 구조를 가지는 것이 바람직하다.In this case, the semiconductor 152, the data line 171, and the drain electrode 175 preferably have a tapered structure.
이와 같이 하여 데이터선(171) 및 드레인 전극(175)을 형성한 후, 남은 감광막을 모두 제거하고, 도 17a 및 도 17b에서 보는 바와 같이 제1 실시예와 동일하게 데이터선(171)과 드레인 전극(175)의 상부에 자기 조립 단분자층(701)을 형성한다.After the data line 171 and the drain electrode 175 are formed in this manner, all remaining photoresist film is removed. As shown in FIGS. 17A and 17B, the data line 171 and the drain electrode are the same as those of the first embodiment. The self-assembled monolayer 701 is formed on the upper portion 175.
이어, 도 18a 내지 도 18c에서 보는 바와 같이, 질화 규소를 CVD 방법으로 증착하거나 낮은 유전율을 가지는 유기 절연막을 적층하여 보호막(180)을 형성한다. 이어, 마스크로 사용하는 사진 식각 공정으로 보호막(180)을 게이트 절연막(140)과 함께 패터닝하여 드레인 전극(175) 및 데이터선(171)의 끝 부분(179)을 드러내는 접촉 구멍(185, 189)을 형성하고, 게이트선의 끝 부분(125)을 드러내는 접촉 구멍(182)을 형성한다. 이때에서, 드러난 자기 조립 단분자층(201, 701)은 제거할 수도 있으나 그렇지 않을 수도 있다.18A to 18C, the protective film 180 is formed by depositing silicon nitride by a CVD method or by stacking an organic insulating film having a low dielectric constant. Subsequently, the passivation layer 180 is patterned together with the gate insulating layer 140 in a photolithography process used as a mask, thereby contact holes 185 and 189 exposing the drain electrode 175 and the end portion 179 of the data line 171. And a contact hole 182 exposing the end portion 125 of the gate line. In this case, the exposed self-assembled monolayers 201 and 701 may or may not be removed.
마지막으로, 도 8 내지 도 10에 도시한 바와 같이, 1500 Å 내지 500 Å 두께의 IZO층을 스퍼터링 방법으로 증착하고 마스크를 사용하는 사진 식각 공정으로 패터닝하여 드레인 전극(175)과 연결된 화소 전극(190), 게이트선(121)의 끝 부분(125)과 연결된 게이트 접촉 보조 부재(92) 및 데이터선(171)의 끝 부분(179)과 연결된 데이터 접촉 보조 부재(97)를 형성한다.Finally, as illustrated in FIGS. 8 to 10, a pixel electrode 190 connected to the drain electrode 175 by depositing a IZO layer having a thickness of 1500 kHz to 500 kHz by a sputtering method and patterning by a photolithography process using a mask. ), A gate contact auxiliary member 92 connected to the end portion 125 of the gate line 121, and a data contact auxiliary member 97 connected to the end portion 179 of the data line 171 are formed.
이러한 본 발명의 제2 실시예에서는 제1 실시예에 따른 효과뿐만 아니라 데이터선(171)과 그 하부의 저항성 접촉 부재(163, 165) 및 반도체(152)를 하나의 마스크를 이용하여 형성하고 이 과정에서 데이터선(171)과 드레인 전극(175)이 분리하여 제조 공정을 단순화할 수 있다.In the second embodiment of the present invention, the data line 171, the ohmic contacts 163 and 165 and the semiconductor 152 below are formed using a single mask as well as the effects according to the first embodiment. In the process, the data line 171 and the drain electrode 175 may be separated to simplify the manufacturing process.
본 발명의 실시예에 따른 반도체 소자용 배선은 박막 트랜지스터 어레이 위에 색 필터가 형성되어 있는 COA(color filter on array) 액정 표시 장치용 박막 트랜지스터 표시판의 구조에서도 동일하게 적용할 수 있다. 이에 대하여 도면을 참조하여 구체적으로 설명하기로 한다.The wiring for a semiconductor device according to an exemplary embodiment of the present invention may be similarly applied to the structure of a thin film transistor array panel for a color filter on array (COA) liquid crystal display in which a color filter is formed on the thin film transistor array. This will be described in detail with reference to the drawings.
도 19는 본 발명의 제3 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 구조를 도시한 배치도이고, 도 19는 도 20에서 XX-XX' 선을 따라 잘라 도시한 단면도이다.FIG. 19 is a layout view illustrating a structure of a thin film transistor substrate for a liquid crystal display according to a third exemplary embodiment. FIG. 19 is a cross-sectional view taken along the line XX-XX ′ of FIG. 20.
대부분의 구조는 도 2 및 도 3과 대개 동일하다.Most of the structure is usually the same as in FIGS. 2 and 3.
하지만, 보호막(180) 하부의 화소 영역에는 드레인 전극(175)을 드러내는 개구부(C1)를 가지는 적, 녹, 청의 컬러 필터(R, G, B)가 세로 방향으로 형성되어 있다. 여기서, 적, 녹, 청의 컬러 필터(R, G, B)의 경계는 데이터선(171) 상부에서 일치하여 도시되어 있지만, 데이터선(171) 상부에서 서로 중첩되어 화소 영역 사이에서 누설되는 빛을 차단하는 기능을 가질 수 있으며, 게이트선 및 데이터선 각각의 끝 부분(125, 179)이 배치되어 있는 패드부에서는 형성되어 있지 않다.However, red, green, and blue color filters R, G, and B having the openings C1 exposing the drain electrode 175 are formed in the pixel area under the passivation layer 180 in the vertical direction. Here, the boundaries of the color filters R, G, and B of red, green, and blue are shown to coincide with each other on the upper part of the data line 171, but overlapped with each other on the upper part of the data line 171 to leak light between the pixel areas. It may have a function of blocking and is not formed in the pad portion where the end portions 125 and 179 of the gate lines and the data lines are disposed.
청, 녹, 청의 컬러 필터(R, G, B) 상부의 보호막(180)은 게이트 절연막(140)과 함께 게이트선의 끝 부분(125), 데이터선의 끝 부분(179) 및 드레인 전극(175)을 드러내는 접촉 구멍(182, 189, 185)을 가지고 있다. 이때, 드레인 전극(175)을 드러내는 접촉 구멍(185)은 컬러 필터(R, G, B)의 개구부(C1) 안쪽에 위치한다.The passivation layer 180 on the blue, green, and blue color filters R, G, and B may include the gate 125, the end 125 of the gate line, the end 179 of the data line, and the drain electrode 175. It has exposed contact holes 182, 189, and 185. In this case, the contact hole 185 exposing the drain electrode 175 is positioned inside the opening C1 of the color filters R, G, and B.
도 3에서는 자기 조립 단분자층이 제거되어 있지만, 도 20에는 접촉 구멍(185, 189)을 통하여 드러난 드레인 전극(175) 및 데이터 패드(179)에 자기조립 단반자층(701)이 잔류하고 있다.In FIG. 3, the self-assembled monolayer is removed, but in FIG. 20, the self-assembled monolayer 701 remains in the drain electrode 175 and the data pad 179 exposed through the contact holes 185 and 189.
이러한 COA 구조의 액정 표시 장치용 박막 트랜지스터 기판의 구조에서도 제1 및 제2 실시예에서와 같이 동일한 효과를 얻을 수 있다.The same effect can be obtained in the structure of the thin film transistor substrate for a liquid crystal display device having the COA structure as in the first and second embodiments.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.
이와 같이, 본 발명에서와 같이 은 또는 금 또는 구리 또는 이들의 합금으로 이루어진 금속 박막을 형성한 다음, 금속 박막을 덮는 자기 조립 단분자층을 형성하여 배선이 부식되는 것을 방지할 수 있다. 이를 통하여 가장 낮은 비저항을 가지는 배선으로 이용할 수 있어 신호의 지연을 최소화할 수 있으며, 대면적 및 고해상도의 액정 표시 장치를 구현할 수 있다.As described above, a metal thin film made of silver, gold, copper, or an alloy thereof may be formed as in the present invention, and then a self-assembled monomolecular layer covering the metal thin film may be formed to prevent corrosion of the wiring. Through this, it can be used as the wiring having the lowest specific resistance, thereby minimizing signal delay and realizing a large area and a high resolution liquid crystal display device.
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