JPH11133455A - Production of liquid crystal display device - Google Patents
Production of liquid crystal display deviceInfo
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- JPH11133455A JPH11133455A JP29299897A JP29299897A JPH11133455A JP H11133455 A JPH11133455 A JP H11133455A JP 29299897 A JP29299897 A JP 29299897A JP 29299897 A JP29299897 A JP 29299897A JP H11133455 A JPH11133455 A JP H11133455A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、液晶表示装置の製
造方法に関し、特に逆スタガ型の薄膜トランジスタを有
する基板を一方の基板とし、製造プロセス中の使用フォ
トマスク数を低減し得る液晶表示装置の製造方法に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a liquid crystal display device, and more particularly to a method for manufacturing a liquid crystal display device in which a substrate having an inverted staggered thin film transistor is used as one substrate to reduce the number of photomasks used during the manufacturing process. It relates to a manufacturing method.
【０００２】[0002]
【従来の技術】図９は、従来一般の薄膜トランジスタ型
液晶表示装置において、逆スタガ型の薄膜トランジス
タ、ゲート配線、ソース配線等を備えた薄膜トランジス
タアレイ基板の一構造例を示すものである。この薄膜ト
ランジスタアレイ基板では、図９に示すように、ガラス
等からなる透明基板上に、ゲート配線Ｇとソース配線Ｓ
がマトリクス状に配設されている。そして、ゲート配線
Ｇとソース配線Ｓとで囲まれた領域が一つの画素１とな
り、各画素１毎に薄膜トランジスタ２が設けられてい
る。図７はこの薄膜トランジスタアレイ基板の製造工程
を示す断面図、図８は同、平面図である。2. Description of the Related Art FIG. 9 shows an example of the structure of a conventional thin film transistor type liquid crystal display device provided with an inverted staggered thin film transistor, a gate wiring, a source wiring and the like. In this thin film transistor array substrate, as shown in FIG. 9, a gate wiring G and a source wiring S are formed on a transparent substrate made of glass or the like.
Are arranged in a matrix. A region surrounded by the gate line G and the source line S becomes one pixel 1, and a thin film transistor 2 is provided for each pixel 1. FIG. 7 is a sectional view showing a manufacturing process of the thin film transistor array substrate, and FIG. 8 is a plan view of the same.
【０００３】この薄膜トランジスタ２は、図７（ｅ）お
よび図８（ｅ）に示すように、透明基板３上にゲート配
線Ｇから引き出されたゲート電極４が設けられ、ゲート
電極４を覆うようにゲート絶縁膜５が設けられている。
ゲート電極４上方のゲート絶縁膜５上にアモルファスシ
リコン（ａ−Ｓｉ）からなる半導体能動膜６が設けら
れ、リン等のｎ型不純物を含むアモルファスシリコン
（ａ−Ｓｉ：ｎ+ ）からなるオーミックコンタクト層７
を介して半導体能動膜６上からゲート絶縁膜５上にわた
ってソース配線Ｓから引き出されたソース電極８および
ドレイン電極９が設けられている。そして、これらソー
ス電極８、ドレイン電極９、ゲート電極４等で構成され
る薄膜トランジスタ２を覆うパッシベーション膜１０が
設けられ、ドレイン電極９上のパッシベーション膜１０
にコンタクトホール１１が設けられている。さらに、こ
のコンタクトホール１１を通じてドレイン電極９と電気
的に接続されるインジウム錫酸化物（Indium Tin Oxid
e，以下、ＩＴＯと記す）等の透明性導電膜からなる画
素電極１２が設けられている。As shown in FIGS. 7E and 8E, the thin-film transistor 2 is provided with a gate electrode 4 extending from a gate line G on a transparent substrate 3 so as to cover the gate electrode 4. A gate insulating film 5 is provided.
A semiconductor active film 6 made of amorphous silicon (a-Si) is provided on a gate insulating film 5 above a gate electrode 4, and an ohmic contact made of amorphous silicon (a-Si: n + ) containing an n-type impurity such as phosphorus. Layer 7
A source electrode 8 and a drain electrode 9 extending from the source wiring S are provided over the semiconductor active film 6 and the gate insulating film 5 through the gate electrode 5. Then, a passivation film 10 covering the thin film transistor 2 composed of the source electrode 8, the drain electrode 9, the gate electrode 4 and the like is provided, and the passivation film 10 on the drain electrode 9 is provided.
Is provided with a contact hole 11. Further, indium tin oxide (Indium Tin Oxid) electrically connected to the drain electrode 9 through the contact hole 11.
e, hereinafter referred to as ITO) and the like.
【０００４】また、図７（ｅ）および図８（ｅ）におけ
る左側の部分は、表示領域外に位置するゲート配線Ｇ端
部のゲート端子パッド部１３の断面構造を示している。
これらの図に示すように、透明基板３上のゲート配線材
料からなる下部パッド層１４上にゲート絶縁膜５および
パッシベーション膜１０を貫通するコンタクトホール１
５が設けられ、コンタクトホール１５を通じて下部パッ
ド層１４と電気的に接続される画素電極１２と同一の透
明性導電膜からなる上部パッド層１６が設けられてい
る。[0004] Further, the left part in FIGS. 7E and 8E shows a cross-sectional structure of the gate terminal pad portion 13 at the end of the gate wiring G located outside the display area.
As shown in these figures, a contact hole 1 penetrating a gate insulating film 5 and a passivation film 10 is formed on a lower pad layer 14 made of a gate wiring material on a transparent substrate 3.
5 is provided, and an upper pad layer 16 made of the same transparent conductive film as the pixel electrode 12 electrically connected to the lower pad layer 14 through the contact hole 15 is provided.
【０００５】この薄膜トランジスタアレイ基板を製造す
る際には、まず、図７（ａ）および図８（ａ）に示すよ
うに、透明基板３上に導電膜を成膜し、これをパターニ
ングしてゲート電極４およびゲート配線Ｇを形成する。
また、ゲート端子パッド部１３に下部パッド層１４を形
成する。次に、図７（ｂ）および図８（ｂ）に示すよう
に、これらゲート電極４およびゲート配線Ｇを覆うゲー
ト絶縁膜５を形成した後、ａ−Ｓｉ膜１８、ａ−Ｓｉ：
ｎ+ 膜１９を順次成膜し、一つのフォトマスクを用いて
これらａ−Ｓｉ膜１８、ａ−Ｓｉ：ｎ+ 膜１９を一括し
てパターニングすることによりゲート電極４上にゲート
絶縁膜５を介してアイランド部１７を形成する。次に、
図７（ｃ）および図８（ｃ）に示すように、全面に導電
膜を成膜した後、これをパターニングして導電膜からな
るドレイン電極９、ソース電極８およびソース配線Ｓを
形成し、さらにａ−Ｓｉ膜１８のチャネル部上のａ−Ｓ
ｉ：ｎ+ 膜１９を除去してａ−Ｓｉ：ｎ+ 膜１９からな
るオーミックコンタクト層７を形成する。In manufacturing this thin film transistor array substrate, first, as shown in FIGS. 7A and 8A, a conductive film is formed on a transparent substrate 3 and then patterned to form a gate. The electrode 4 and the gate wiring G are formed.
Further, a lower pad layer 14 is formed in the gate terminal pad section 13. Next, as shown in FIGS. 7B and 8B, after forming a gate insulating film 5 covering the gate electrode 4 and the gate wiring G, an a-Si film 18 and a-Si:
An n + film 19 is sequentially formed, and the a-Si film 18 and the a-Si: n + film 19 are collectively patterned using one photomask to form the gate insulating film 5 on the gate electrode 4. The island portion 17 is formed through the intermediary. next,
As shown in FIGS. 7C and 8C, after a conductive film is formed on the entire surface, the conductive film is patterned to form a drain electrode 9, a source electrode 8, and a source wiring S made of the conductive film. Further, a-S on the channel portion of the a-Si film 18
The ohmic contact layer 7 composed of the a-Si: n + film 19 is formed by removing the i: n + film 19.
【０００６】次に、図７（ｄ）および図８（ｄ）に示す
ように、全面にパッシベーション膜１０を成膜し、これ
をパターニングすることによりドレイン電極９上および
下部パッド層１４上のパッシベーション膜１０を一部開
口し、ドレイン電極９と画素電極１２を電気的に接続す
るためのコンタクトホール１１、下部パッド層１４と上
部パッド層１６を電気的に接続するためのコンタクトホ
ール１５をそれぞれ形成する。最後に、図７（ｅ）およ
び図８（ｅ）に示すように、全面にＩＴＯ膜を成膜し、
これをパターニングすることにより画素電極１２および
上部パッド層１６を形成する。このような工程を経て、
従来の薄膜トランジスタアレイ基板が完成する。Next, as shown in FIGS. 7D and 8D, a passivation film 10 is formed on the entire surface, and is patterned to form a passivation film 10 on the drain electrode 9 and the lower pad layer 14. A portion of the film 10 is opened, and a contact hole 11 for electrically connecting the drain electrode 9 and the pixel electrode 12 and a contact hole 15 for electrically connecting the lower pad layer 14 and the upper pad layer 16 are formed. I do. Finally, as shown in FIGS. 7E and 8E, an ITO film is formed on the entire surface.
By patterning this, the pixel electrode 12 and the upper pad layer 16 are formed. Through these steps,
A conventional thin film transistor array substrate is completed.
【０００７】[0007]
【発明が解決しようとする課題】上記の薄膜トランジス
タアレイ基板の製造方法によれば、ゲート形成用のパタ
ーニング、アイランド部形成用のパターニング、ソース
／ドレイン形成用のパターニング、コンタクトホール形
成用のパターニング、画素電極形成用のパターニングと
５回のパターニング工程を必要とし、１プロセスで５枚
のフォトマスクを必要としていた（以下、５枚マスクプ
ロセスという）。ところが、薄膜トランジスタアレイ基
板を製造するに際して、高価なフォトマスクを多く用
い、製造プロセス中にフォトリソグラフィー工程を多く
設けることは、製造コストの高騰や工期の長期化を招く
原因となって好ましくなく、使用フォトマスク数（フォ
トリソグラフィー工程数）をできるだけ削減することが
望まれていた。According to the method of manufacturing a thin film transistor array substrate described above, patterning for forming a gate, patterning for forming an island portion, patterning for forming a source / drain, patterning for forming a contact hole, and pixel Patterning for electrode formation and five patterning steps were required, and one process required five photomasks (hereinafter, referred to as a five-mask process). However, when manufacturing a thin film transistor array substrate, using many expensive photomasks and providing many photolithography steps during the manufacturing process is not preferable because it causes a rise in manufacturing costs and a prolonged work period. It has been desired to reduce the number of photomasks (the number of photolithography steps) as much as possible.
【０００８】一方、ゲート配線、ソース配線等の配線材
料には、低抵抗化を図るためにアルミニウムやモリブデ
ン等、抵抗率が比較的小さい金属を採用したいという要
求がある。しかしながら、アルミニウムやモリブデン等
の金属はＩＴＯのエッチングに対する耐性を持っていな
い。そこで、例えば上記の製造方法に対してゲート配線
材料にアルミニウムやモリブデンを適用した場合、図８
（ｅ）に示す画素電極のパターニング工程においてＩＴ
Ｏ膜をエッチングする際に、ゲート配線またはゲート電
極のアルミニウムやモリブデンが露出した部分もエッチ
ングされてしまうという問題があった。したがって、ゲ
ート配線材料にアルミニウムやモリブデンを適用したけ
れば、これらの膜をＩＴＯエッチングから保護する保護
膜を用いる必要がある。ところが、その場合、配線を覆
う保護膜のパターニング工程が必要となるためにフォト
マスクがさらに１枚追加となり、６枚マスクプロセスと
なってフォトマスクを減らしたいという要求に逆行する
ことになる。言い換えれば、上記の５枚マスクプロセス
のゲート配線材料として低抵抗のアルミニウムやモリブ
デンを単に適用することができず、製造コストの低減や
工期の短縮とゲート配線の低抵抗化を両立させることが
できないという問題があった。On the other hand, there is a demand to use a metal having a relatively low resistivity, such as aluminum or molybdenum, for the wiring material such as the gate wiring and the source wiring in order to reduce the resistance. However, metals such as aluminum and molybdenum do not have resistance to ITO etching. Therefore, for example, when aluminum or molybdenum is applied to the gate wiring material in the above-described manufacturing method, FIG.
In the pixel electrode patterning step shown in FIG.
When the O film is etched, there is a problem that a portion of the gate wiring or the gate electrode where aluminum or molybdenum is exposed is also etched. Therefore, if aluminum or molybdenum is to be used as a gate wiring material, it is necessary to use a protective film for protecting these films from ITO etching. However, in this case, a patterning step of a protective film that covers the wiring is required, so that one more photomask is added, which is a six-mask process and goes against the demand for reducing the number of photomasks. In other words, low-resistance aluminum or molybdenum cannot be simply applied as a gate wiring material in the above-described five-mask process, and it is impossible to achieve both a reduction in manufacturing cost, a shortened construction period, and a reduction in resistance of the gate wiring. There was a problem.
【０００９】本発明は、上記の課題を解決するためにな
されたものであって、使用フォトマスク数を従来プロセ
スより低減することで製造コストの低減や工期の短縮を
図ることのできる液晶表示装置の製造方法を提供するこ
と、さらには配線の低抵抗化に好適な液晶表示装置の製
造方法を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and a liquid crystal display device capable of reducing the number of photomasks to be used as compared with the conventional process, thereby reducing the manufacturing cost and shortening the work period. It is another object of the present invention to provide a method of manufacturing a liquid crystal display device suitable for reducing the resistance of wiring.
【００１０】[0010]
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の液晶表示装置の製造方法は、一対の基板
のうちの一方の基板上に第１の導電膜を成膜しパターニ
ングしてゲート電極およびゲート配線を形成し、これら
ゲート電極およびゲート配線を覆うゲート絶縁膜、半導
体膜、不純物を添加した不純物半導体膜および第２の導
電膜を順次連続して成膜し、上記第２の導電膜および不
純物半導体膜を同一のマスクを用いてパターニングして
上記第２の導電膜からソース電極、ソース配線およびド
レイン電極を形成するとともに上記不純物半導体膜から
オーミックコンタクト層を形成し、少なくとも上記ソー
ス電極、ソース配線、ドレイン電極および上部が露出し
た上記半導体膜上に絶縁膜を成膜し、この絶縁膜、上記
半導体膜および上記ゲート絶縁膜を同一のマスクを用い
てパターニングして画素電極に接触する薄膜トランジス
タを形成し、ついで、上記基板の非成膜部分上に透明性
導電膜を成膜しパターニングして上記画素電極を形成
し、上記一方の基板と他方の基板との間に液晶を挟持す
ることを特徴とするものである。In order to achieve the above object, a method of manufacturing a liquid crystal display device according to the present invention comprises forming a first conductive film on one of a pair of substrates and patterning the first conductive film. To form a gate electrode and a gate wiring, and a gate insulating film, a semiconductor film, an impurity-doped impurity semiconductor film, and a second conductive film covering the gate electrode and the gate wiring are sequentially formed in this order. Patterning the second conductive film and the impurity semiconductor film using the same mask to form a source electrode, a source wiring, and a drain electrode from the second conductive film and form an ohmic contact layer from the impurity semiconductor film; An insulating film is formed on the source electrode, the source wiring, the drain electrode, and the semiconductor film whose upper portion is exposed, and the insulating film, the semiconductor film, and the The gate insulating film is patterned using the same mask to form a thin film transistor in contact with the pixel electrode, and then a transparent conductive film is formed on the non-film-forming portion of the substrate and patterned to form the pixel electrode The liquid crystal is interposed between the one substrate and the other substrate.
【００１１】本発明の液晶表示装置の製造方法において
は、ゲート電極およびゲート配線（以下、ゲート部と記
す）形成用のパターニング、ソース電極、ソース配線お
よびドレイン電極（以下、ソース／ドレインと記す）お
よびオーミックコンタクト層形成用のパターニング、薄
膜トランジスタ形成用の絶縁膜および半導体膜のパター
ニング、画素電極形成用のパターニングというように、
パターニング工程が基本的に４回となり、使用フォトマ
スク数が４枚となる。すなわち、従来の製造プロセスと
比較した場合、ゲート部形成用のパターニング後に、半
導体能動膜の形状を規定するアイランド部のパターニン
グを行うのではなく、ゲート絶縁膜、半導体膜、不純物
半導体膜、第２の導電膜の４層連続成膜を行った後、第
２の導電膜と不純物半導体膜を同一のフォトマスクを用
いてパターニングすることによりソース／ドレインとオ
ーミックコンタクト層を形成する。そして、パッシベー
ション膜となる絶縁膜と半導体膜とゲート絶縁膜を同一
のフォトマスクを用いてパターニングすることにより薄
膜トランジスタを形成し、最後に、透明性導電膜のパタ
ーニングにより画素電極を形成する。In the method of manufacturing a liquid crystal display device according to the present invention, patterning for forming a gate electrode and a gate wiring (hereinafter referred to as a gate portion), a source electrode, a source wiring and a drain electrode (hereinafter referred to as a source / drain) are performed. And patterning for forming an ohmic contact layer, patterning of an insulating film and a semiconductor film for forming a thin film transistor, and patterning for forming a pixel electrode.
The patterning process is basically performed four times, and the number of photomasks used is four. That is, when compared with the conventional manufacturing process, after patterning for forming the gate portion, patterning of the island portion defining the shape of the semiconductor active film is not performed, but the gate insulating film, the semiconductor film, the impurity semiconductor film, After the four successive conductive films are formed, the second conductive film and the impurity semiconductor film are patterned using the same photomask to form the source / drain and the ohmic contact layer. Then, a thin film transistor is formed by patterning the insulating film, the semiconductor film, and the gate insulating film which are to be a passivation film using the same photomask, and finally, a pixel electrode is formed by patterning a transparent conductive film.
【００１２】このように、本発明の液晶表示装置の製造
方法は、下側の層から順次パターニングしていくのでは
なく、複数の膜を同一のフォトマスクを用いて一括して
パターニングするようにしたことによって従来の５枚マ
スクプロセスが４枚マスクプロセスとなり、使用フォト
マスク数を減らすことができる。その結果、液晶表示装
置の製造にあたって、製造コストの低減や工期の短縮を
図ることができる。As described above, in the method of manufacturing a liquid crystal display device according to the present invention, a plurality of films are patterned collectively using the same photomask, instead of sequentially patterning from the lower layer. As a result, the conventional five-mask process becomes a four-mask process, and the number of photomasks used can be reduced. As a result, in manufacturing the liquid crystal display device, it is possible to reduce the manufacturing cost and the construction period.
【００１３】上記第１の導電膜の具体的な材料としてク
ロム膜、またはアルミニウム膜表面をクロム膜で被覆し
た積層膜、またはモリブデン膜表面をクロム膜で被覆し
た積層膜を用い、上記透明性導電膜の具体的な材料とし
てＩＴＯ膜を用いることができる。上述したように、ア
ルミニウムやモリブデン等の金属はＩＴＯのエッチング
に対する耐性を持っていないため、これらの金属をゲー
ト材料に適用すると、ＩＴＯ膜のエッチング時にゲート
部の露出部分もエッチングされてしまうという問題があ
った。これに対して、クロムはＩＴＯのエッチングに対
する耐性を持っているので、ゲート部のうち少なくとも
その表面をクロムで形成すれば、ＩＴＯ膜のエッチング
時にゲート部の露出部分がエッチングされるという問題
を解決することができる。As a specific material of the first conductive film, a chromium film, a laminated film having an aluminum film surface covered with a chromium film, or a laminated film having a molybdenum film surface covered with a chromium film is used. An ITO film can be used as a specific material of the film. As described above, since metals such as aluminum and molybdenum do not have resistance to the etching of ITO, when these metals are applied to the gate material, the exposed portion of the gate portion is also etched when the ITO film is etched. was there. On the other hand, since chromium has resistance to the etching of ITO, if at least the surface of the gate portion is formed of chromium, the problem that the exposed portion of the gate portion is etched when the ITO film is etched is solved. can do.
【００１４】なお、第１の導電膜としてアルミニウム膜
やモリブデン膜の表面をクロム膜で被覆した積層膜を用
いる場合、アルミニウム膜やモリブデン膜で形成したゲ
ートパターンの側面もクロム膜で保護する必要があるた
め、アルミニウム膜やモリブデン膜上にクロム膜を積層
した後、２層を一括してパターニングすることはできな
い。すなわち、アルミニウム膜やモリブデン膜で一旦パ
ターンを形成した後、このパターンの上面と側面を覆う
ようにクロム膜を成膜し、これをパターニングする必要
がある。すると、ゲート形成工程だけで２枚のフォトマ
スクが必要となるので、上述した本発明の４枚マスクプ
ロセスがこの構造の場合には５枚マスクプロセスになっ
てしまう。しかしながら、この種のゲート配線上に保護
膜を設ける構造を採る場合、従来の製造プロセスでは６
枚マスクプロセスになるはずであるから、本発明はこの
構造の場合でも使用フォトマスク数の低減に有効であ
る、ということができる。When a laminated film in which the surface of an aluminum film or a molybdenum film is covered with a chromium film is used as the first conductive film, it is necessary to protect the side surfaces of the gate pattern formed of the aluminum film or the molybdenum film with the chromium film. For this reason, after a chromium film is laminated on an aluminum film or a molybdenum film, the two layers cannot be patterned at once. That is, after a pattern is once formed with an aluminum film or a molybdenum film, it is necessary to form a chromium film so as to cover the top and side surfaces of the pattern, and pattern this. Then, since two photomasks are required only in the gate forming step, the four-mask process of the present invention described above becomes a five-mask process in the case of this structure. However, in the case where a structure in which a protective film is provided on this kind of gate wiring is adopted, in a conventional manufacturing process, 6
Since the process should be a single-mask process, it can be said that the present invention is effective in reducing the number of photomasks used even in the case of this structure.
【００１５】また、本発明の液晶表示装置の製造方法の
他の形態として、上記基板の非成膜部分上に透明性導電
膜を成膜する際に、少なくとも上記ゲート配線上および
上記ゲート電極の外部露出している領域上に同時に透明
性導電膜（例えばＩＴＯ）を成膜してゲート保護膜を形
成するようにしてもよい。ＩＴＯエッチングに対する耐
性を持たないアルミニウムやモリブデンをＩＴＯエッチ
ングに対する耐性を持つクロムで被覆することでゲート
部を保護することについては上で述べた。このように、
エッチング耐性を持つ金属で被覆することでＩＴＯエッ
チング時に露出するゲート部を保護するという技術思想
ではなく、ＩＴＯエッチング時にアルミニウムやモリブ
デンからなるゲート部が露出しないようにＩＴＯ自体で
覆ってやり、このＩＴＯをゲート保護膜として機能させ
ればよい、という技術思想から生まれたのが上記の構造
である。In another embodiment of the method of manufacturing a liquid crystal display device according to the present invention, when a transparent conductive film is formed on a non-film-forming portion of the substrate, at least the gate wiring and the gate electrode are formed. A gate conductive film may be formed by simultaneously forming a transparent conductive film (for example, ITO) on the externally exposed region. Protecting the gate portion by coating aluminum or molybdenum having no resistance to ITO etching with chromium having resistance to ITO etching has been described above. in this way,
This is not a technical idea of protecting a gate portion exposed at the time of ITO etching by covering with a metal having etching resistance, but the ITO itself is covered so that a gate portion made of aluminum or molybdenum is not exposed at the time of ITO etching. The above structure was born from the technical idea that it is only necessary to function as a gate protective film.
【００１６】この構造を採った場合、アルミニウムやモ
リブデンをクロムで被覆する必要がなく、ゲート材料と
してアルミニウムやモリブデンを単独で用いることがで
きる。また、ゲート配線上やゲート電極の外部露出して
いる領域上にＩＴＯを残すようにパターニングすること
は、画素電極形成用のフォトマスクに一部パターン追加
するのみで画素電極形成工程で同時に行うことができ
る。したがって、この構造の場合には本発明を４枚マス
クプロセスとすることができ、使用フォトマスク数の低
減に有効である。With this structure, it is not necessary to coat aluminum or molybdenum with chromium, and aluminum or molybdenum can be used alone as a gate material. In addition, patterning so that ITO is left on the gate wiring or on a region of the gate electrode that is externally exposed can be performed simultaneously with the pixel electrode forming process by only adding a part of the pattern to the photomask for forming the pixel electrode. Can be. Therefore, in the case of this structure, the present invention can be a four-mask process, which is effective in reducing the number of photomasks used.
【００１７】さらに他の形態として、透明性導電膜から
なるゲート保護膜を形成する際に、ゲート電極上の絶縁
膜上にこのゲート電極と電気的に接続した透明性導電膜
を同時に成膜して上部ゲート電極を形成するようにして
もよい。この構造を採った場合もゲート部をＩＴＯ等の
透明性導電膜で保護することができ、上記と同様の効果
を奏することができる。さらに、本構造の場合、第１の
導電膜からなるゲート電極の上方に絶縁膜を介して上部
ゲート電極が配置されるので、トランジスタがいわゆる
ダブルゲート構造となり、シングルゲート構造のトラン
ジスタと比較してトランジスタのオン電流が増加するこ
とから、トランジスタ特性を向上させることができる。In still another embodiment, when forming a gate protective film made of a transparent conductive film, a transparent conductive film electrically connected to the gate electrode is simultaneously formed on the insulating film on the gate electrode. Alternatively, the upper gate electrode may be formed. Also in the case of adopting this structure, the gate portion can be protected by a transparent conductive film such as ITO, and the same effect as described above can be obtained. Further, in the case of this structure, since the upper gate electrode is arranged above the gate electrode made of the first conductive film via the insulating film, the transistor has a so-called double gate structure, which is smaller than that of a single gate structure transistor. Since the on-state current of the transistor increases, transistor characteristics can be improved.
【００１８】[0018]
［第１の実施の形態］以下、本発明の第１の実施の形態
を図１、図２を参照して説明する。本実施の形態の液晶
表示装置の製造方法は、逆スタガ型の薄膜トランジスタ
におけるゲート材料としてクロム単層膜を用いた例であ
り、製造プロセスを４枚マスクプロセスとした例であ
る。図１は液晶表示装置において液晶層を挟んで対向す
る一方の基板である薄膜トランジスタアレイ基板の製造
工程を示す断面図、図２は同、平面図である。[First Embodiment] Hereinafter, a first embodiment of the present invention will be described with reference to FIGS. The method for manufacturing a liquid crystal display device of this embodiment is an example in which a chromium single layer film is used as a gate material in an inverted staggered thin film transistor, and the manufacturing process is a four-mask process. FIG. 1 is a cross-sectional view showing a manufacturing process of a thin film transistor array substrate which is one of the substrates facing each other across a liquid crystal layer in a liquid crystal display device, and FIG. 2 is a plan view of the same.
【００１９】この薄膜トランジスタは、図１（ｅ）およ
び図２（ｅ）に示すように、ガラス基板２１上にゲート
配線Ｇから引き出されたゲート電極２２が設けられ、ゲ
ート電極２２を覆うようにＳｉＮx からなるゲート絶縁
膜２３が設けられている。本実施の形態の場合、ゲート
配線材料としてはクロム（Ｃｒ）単層膜が用いられてい
る。ゲート電極２２上方のゲート絶縁膜２３上にアモル
ファスシリコン（ａ−Ｓｉ）からなる半導体能動膜２４
が設けられ、リン等のｎ型不純物を含むアモルファスシ
リコン（ａ−Ｓｉ：ｎ+ ）からなるオーミックコンタク
ト層２５を介して半導体能動膜２４上にはソース配線Ｓ
から引き出されたソース電極２６とドレイン電極２７が
設けられている。これらソース配線Ｓ、ソース電極２６
およびドレイン電極２７はアルミニウム（Ａｌ）膜で形
成されている。そして、これらソース電極２６、ドレイ
ン電極２７、ゲート電極２２等で構成される薄膜トラン
ジスタ２０を覆うＳｉＮx からなるパッシベーション膜
２８が設けられ、ドレイン電極２７上のパッシベーショ
ン膜２８にコンタクトホール２９が設けられている。さ
らに、このコンタクトホール２９を通じてドレイン電極
２７と電気的に接続されたＩＴＯからなる画素電極３０
が設けられている。As shown in FIGS. 1 (e) and 2 (e), this thin film transistor is provided with a gate electrode 22 extending from a gate line G on a glass substrate 21 and covering the gate electrode 22 with SiN. A gate insulating film 23 made of x is provided. In the case of the present embodiment, a chromium (Cr) single layer film is used as a gate wiring material. A semiconductor active film 24 made of amorphous silicon (a-Si) is formed on the gate insulating film 23 above the gate electrode 22.
Is provided on the semiconductor active film 24 via an ohmic contact layer 25 made of amorphous silicon (a-Si: n + ) containing an n-type impurity such as phosphorus.
A source electrode 26 and a drain electrode 27 are provided. These source wiring S and source electrode 26
The drain electrode 27 is formed of an aluminum (Al) film. A passivation film 28 made of SiN x is provided to cover the thin film transistor 20 including the source electrode 26, the drain electrode 27, the gate electrode 22, and the like. A contact hole 29 is provided in the passivation film 28 on the drain electrode 27. I have. Further, a pixel electrode 30 made of ITO electrically connected to the drain electrode 27 through the contact hole 29.
Is provided.
【００２０】また、図１（ｅ）および図２（ｅ）におけ
る破断線より左側の部分は、表示領域外に位置するゲー
ト配線Ｇ端部のゲート端子パッド部３１の断面構造を示
している。これらの図に示すように、ガラス基板２１上
のゲート配線材料からなる下部パッド層３２上にゲート
絶縁膜２３、ａ−Ｓｉ膜およびパッシベーション膜２８
を貫通するコンタクトホール３３が設けられ、コンタク
トホール３３を通じて下部パッド層３２と電気的に接続
されたＩＴＯからなる上部パッド層３４が設けられてい
る。また、図１（ｅ）にはソース電極２６上にもコンタ
クトホール３５が設けられ、ＩＴＯ層３６があたかもソ
ース電極２６と接続されているように図示したが、この
接続部分は実際には薄膜トランジスタ２０の部分にある
のではなく、表示領域外に位置するソース配線Ｓ端部の
ソース端子パッド部の断面構造をこの図にまとめて図示
したものである。したがって、このＩＴＯ層３６はソー
ス端子パッド部の上部パッド層である。The portion on the left side of the broken line in FIGS. 1E and 2E shows the cross-sectional structure of the gate terminal pad 31 at the end of the gate line G located outside the display area. As shown in these figures, a gate insulating film 23, an a-Si film and a passivation film 28 are formed on a lower pad layer 32 made of a gate wiring material on a glass substrate 21.
Is provided, and an upper pad layer 34 made of ITO electrically connected to the lower pad layer 32 through the contact hole 33 is provided. 1E, a contact hole 35 is also provided on the source electrode 26, and the ITO layer 36 is illustrated as connected to the source electrode 26. , The cross-sectional structure of the source terminal pad at the end of the source line S located outside the display area is shown in FIG. Therefore, this ITO layer 36 is an upper pad layer of the source terminal pad portion.
【００２１】この薄膜トランジスタアレイ基板を製造す
る際には、まず、図１（ａ）および図２（ａ）に示すよ
うに、ガラス基板２１上にＣｒ膜（第１の導電膜）を成
膜し、これを通常のフォトリソグラフィー技術を用いて
パターニングしてゲート電極２２およびゲート配線Ｇを
形成する。また、ゲート端子パッド部３１に下部パッド
層３２を形成する。次に、図１（ｂ）および図２（ｂ）
に示すように、これらゲート電極２２、ゲート配線Ｇを
覆うようにＳｉＮx 膜３７、ａ−Ｓｉ膜３８（半導体
膜）、ａ−Ｓｉ：ｎ+ 膜３９（不純物半導体膜）、Ａｌ
膜４０（第２の導電膜）の４層を基板全面に連続して成
膜する。この際、同一の成膜装置を用いて同一真空雰囲
気中で連続成膜することもできる。次に、図１（ｃ）お
よび図２（ｃ）に示すように、Ａｌ膜４０上にフォトレ
ジスト（図示せず）を塗布した後、１枚のフォトマスク
を用いてフォトレジストを感光、現像してレジストパタ
ーンを形成し、このレジストパターンをマスクとして上
記４層のうちＡｌ膜４０とａ−Ｓｉ：ｎ+ 膜３９の２層
のみをエッチングする。このようにして、Ａｌ膜４０か
らなるドレイン電極２７、ソース電極２６およびソース
配線Ｓと、ａ−Ｓｉ：ｎ+ 膜３９からなるオーミックコ
ンタクト層２５を形成する。In manufacturing this thin film transistor array substrate, first, as shown in FIGS. 1A and 2A, a Cr film (first conductive film) is formed on a glass substrate 21. The gate electrode 22 and the gate wiring G are formed by patterning this using a normal photolithography technique. Further, a lower pad layer 32 is formed in the gate terminal pad section 31. Next, FIGS. 1B and 2B
As shown in FIG. 7, the SiN x film 37, the a-Si film 38 (semiconductor film), the a-Si: n + film 39 (impurity semiconductor film), and the Al
Four layers of the film 40 (second conductive film) are continuously formed on the entire surface of the substrate. At this time, continuous film formation can be performed in the same vacuum atmosphere using the same film forming apparatus. Next, as shown in FIGS. 1C and 2C, a photoresist (not shown) is applied on the Al film 40, and then the photoresist is exposed and developed using a single photomask. Then, using the resist pattern as a mask, only the two layers of the Al layer 40 and the a-Si: n + film 39 out of the four layers are etched. In this way, the drain electrode 27, the source electrode 26, and the source wiring S made of the Al film 40 and the ohmic contact layer 25 made of the a-Si: n + film 39 are formed.
【００２２】次に、図１（ｄ）および図２（ｄ）に示す
ように、全面にＳｉＮx 膜を成膜してパッシベーション
膜２８とし、ＳｉＮx 膜上にフォトレジスト（図示せ
ず）を塗布した後、１枚のフォトマスクを用いてフォト
レジストを感光、現像してレジストパターンを形成し、
このレジストパターンをマスクとしてＳｉＮx 膜（パッ
シベーション膜２８）、ａ−Ｓｉ膜３８（半導体能動膜
２４）、ＳｉＮx 膜３７（ゲート絶縁膜２３）の３層を
エッチングする。このようにして、端部の位置が揃った
パッシベーション膜２８、半導体能動膜２４、ゲート絶
縁膜２３を形成する。また、この工程においてパッシベ
ーション膜２８のエッチングを行う際に、ドレイン電極
２７上のパッシベーション膜２８、およびゲート端子パ
ッド部３１およびソース端子パッド部の下部パッド層３
２上のパッシベーション膜２８を一部開口し、ドレイン
電極２７と画素電極３０を電気的に接続するためのコン
タクトホール２９、下部パッド層３２と上部パッド層３
４を電気的に接続するためのコンタクトホール３３、３
５をそれぞれ形成する。なお、パッシベーション膜２８
をエッチングしてコンタクトホール２９、３３、３５を
形成した際に、コンタクトホール内のＡｌが露出する
が、パッシベーション膜２８のエッチング後に行うａ−
Ｓｉ膜３８のエッチング、ゲート絶縁膜２３のエッチン
グではこのＡｌはエッチングされない。Next, as shown in FIGS. 1D and 2D, a SiN x film is formed on the entire surface to form a passivation film 28, and a photoresist (not shown) is formed on the SiN x film. After application, the photoresist is exposed and developed using one photomask to form a resist pattern,
Using this resist pattern as a mask, three layers of a SiN x film (passivation film 28), an a-Si film 38 (semiconductor active film 24), and a SiN x film 37 (gate insulating film 23) are etched. In this way, the passivation film 28, the semiconductor active film 24, and the gate insulating film 23, whose end positions are aligned, are formed. Further, when etching the passivation film 28 in this step, the passivation film 28 on the drain electrode 27 and the lower pad layer 3 of the gate terminal pad 31 and the source terminal pad are formed.
2, a passivation film 28 is partially opened, a contact hole 29 for electrically connecting the drain electrode 27 and the pixel electrode 30, a lower pad layer 32 and an upper pad layer 3 are formed.
Contact holes 33, 3 for electrically connecting
5 are formed. The passivation film 28
Is etched to form contact holes 29, 33, and 35, Al in the contact holes is exposed.
This Al is not etched in the etching of the Si film 38 and the etching of the gate insulating film 23.
【００２３】次に、図１（ｅ）および図２（ｅ）に示す
ように、全面にＩＴＯ膜を成膜し、これを通常のフォト
リソグラフィー技術を用いてパターニングすることによ
り画素電極３０とゲート端子パッド部３１、ソース端子
パッド部の上部パッド層３４、３６を形成する。このよ
うな工程を経て、薄膜トランジスタアレイ基板を作製す
ることができる。そして、この薄膜トランジスタアレイ
基板と共通電極を形成した対向基板を準備し、これら基
板間に液晶を封入することによって上記構成の液晶表示
装置が完成する。Next, as shown in FIGS. 1 (e) and 2 (e), an ITO film is formed on the entire surface and is patterned by using a usual photolithography technique to form a pixel electrode 30 and a gate. The terminal pad portion 31 and the upper pad layers 34 and 36 of the source terminal pad portion are formed. Through such steps, a thin film transistor array substrate can be manufactured. Then, a counter substrate on which the thin film transistor array substrate and the common electrode are formed is prepared, and a liquid crystal is sealed between the substrates to complete the liquid crystal display device having the above configuration.
【００２４】本実施の形態の液晶表示装置の製造方法に
おいては、ゲート部形成用のパターニング、ソース／ド
レインおよびオーミックコンタクト層形成用のパターニ
ング、絶縁膜および半導体能動膜のパターニング、画素
電極形成用のパターニングというようにパターニング工
程が４回となり、使用フォトマスク数が４枚となる。す
なわち、本実施の形態の液晶表示装置の製造方法では、
従来の製造プロセスのように下側の層から順次パターニ
ングしていくのではなく、ソース／ドレイン層とオーミ
ックコンタクト層、および絶縁膜と半導体能動膜を１枚
のフォトマスクでパターニングするようにしたことによ
って従来の５枚マスクプロセスが４枚マスクプロセスと
なり、使用フォトマスク数を減らすことができる。その
結果、液晶表示装置の製造にあたって、製造コストの低
減や工期の短縮を図ることができる。In the method of manufacturing a liquid crystal display device according to the present embodiment, patterning for forming a gate portion, patterning for forming a source / drain and an ohmic contact layer, patterning of an insulating film and a semiconductor active film, and patterning for forming a pixel electrode are performed. The number of patterning steps is four, such as patterning, and the number of photomasks used is four. That is, in the manufacturing method of the liquid crystal display device of the present embodiment,
Instead of patterning sequentially from the lower layer as in the conventional manufacturing process, the source / drain layer and ohmic contact layer, and the insulating film and the semiconductor active film are patterned with one photomask. Thus, the conventional five-mask process becomes a four-mask process, and the number of photomasks used can be reduced. As a result, in manufacturing the liquid crystal display device, it is possible to reduce the manufacturing cost and the construction period.
【００２５】また、本実施の形態の場合、図２（ｄ）に
示したように、絶縁膜および半導体能動膜のパターニン
グを行った後にゲート配線Ｇの大部分とゲート電極２２
の先端が外部に露出する。もしここで、ゲート材料がＡ
ｌ単層膜であり、Ａｌ表面が露出していると、ＩＴＯ膜
の成膜、エッチングを行った場合、ＩＴＯエッチングに
対する耐性を持たないＡｌがエッチングされてしまう。
これに対して、本実施の形態では、ゲート配線材料とし
てＩＴＯエッチングに対する耐性を有するＣｒを用いて
いるため、ゲート部の露出部分がエッチングされるとい
う従来の問題を解消することができる。In the case of this embodiment, as shown in FIG. 2D, after patterning of the insulating film and the semiconductor active film, most of the gate wiring G and the gate electrode 22 are formed.
The tip of is exposed to the outside. If the gate material is A
If it is a single-layer film and the Al surface is exposed, when the ITO film is formed and etched, Al having no resistance to the ITO etching is etched.
On the other hand, in this embodiment, since Cr having resistance to the ITO etching is used as the gate wiring material, the conventional problem that the exposed portion of the gate portion is etched can be solved.
【００２６】［第２の実施の形態］以下、本発明の第２
の実施の形態を図３、図４を参照して説明する。本実施
の形態の液晶表示装置の製造方法が第１の実施の形態の
製造方法と異なる点は、ゲート材料としてＡｌ膜の表面
をＣｒ膜で被覆した積層膜を用いる点である。この場
合、製造プロセスは５枚マスクプロセスとなる。図３は
薄膜トランジスタアレイ基板の製造工程を示す断面図、
図４は同平面図であるが、これらの図において図１、図
２と共通の構成要素については同一の符号を付し、詳細
な説明は省略する。[Second Embodiment] Hereinafter, a second embodiment of the present invention will be described.
The embodiment will be described with reference to FIGS. 3 and 4. FIG. The manufacturing method of the liquid crystal display device of the present embodiment is different from the manufacturing method of the first embodiment in that a laminated film in which the surface of an Al film is covered with a Cr film is used as a gate material. In this case, the manufacturing process is a five-mask process. FIG. 3 is a sectional view showing a manufacturing process of the thin film transistor array substrate.
FIG. 4 is a plan view of the same. In these figures, the same reference numerals are given to the same components as those in FIGS. 1 and 2, and the detailed description is omitted.
【００２７】図３（ｅ）に示す薄膜トランジスタも逆ス
タガ型であり、第１の実施の形態のものとほぼ同様の構
造を有している。そして、構造上唯一異なる点は、ガラ
ス基板２１上のゲート電極４２とゲート配線Ｇ１、およ
びゲート端子パッド部３１の下部パッド層４３が、Ａｌ
膜４４の上面および側面をＣｒ膜４５で被覆した積層膜
で構成されている点である。The thin film transistor shown in FIG. 3E is also of an inverted stagger type, and has a structure substantially similar to that of the first embodiment. The only difference in structure is that the gate electrode 42 and the gate wiring G1 on the glass substrate 21 and the lower pad layer 43 of the gate terminal pad 31 are made of Al.
The point is that the film 44 is composed of a laminated film in which the top and side surfaces are covered with a Cr film 45.
【００２８】この薄膜トランジスタアレイ基板を製造す
る際には、まず、図３（ａ）および図４（ａ）に示すよ
うに、ガラス基板２１上にＡｌ膜４４を成膜し、これを
通常のフォトリソグラフィー技術を用いてパターニング
してゲート電極４２およびゲート配線Ｇ１の下層側を形
成する。さらに、Ｃｒ膜４５を基板全面に成膜した後、
このＣｒ膜４５をＡｌ膜４４のパターニング幅よりも広
い幅でフォトリソグラフィー技術を用いてパターニング
してゲート電極４２およびゲート配線Ｇ１の上層側を形
成する。When manufacturing this thin film transistor array substrate, first, as shown in FIGS. 3A and 4A, an Al film 44 is formed on a glass substrate 21 and this is formed by a usual photolithography. The lower side of the gate electrode 42 and the gate wiring G1 is formed by patterning using lithography technology. Further, after forming a Cr film 45 on the entire surface of the substrate,
The Cr film 45 is patterned using a photolithography technique with a width wider than the patterning width of the Al film 44 to form the upper layers of the gate electrode 42 and the gate wiring G1.
【００２９】この後の工程は第１の実施の形態と同様で
ある。図３（ｂ）および図４（ｂ）に示すように、Ｓｉ
Ｎx 膜３７、ａ−Ｓｉ膜３８、ａ−Ｓｉ：ｎ+ 膜３９、
Ａｌ膜４０の４層を基板全面に連続して成膜する。次
に、図３（ｃ）および図４（ｃ）に示すように、１枚の
フォトマスクを用いて上記４層のうちＡｌ膜４０とａ−
Ｓｉ：ｎ+ 膜３９の２層のみをエッチングし、Ａｌ膜４
０からなるソース配線Ｓ、ソース電極２６およびドレイ
ン電極２７と、ａ−Ｓｉ：ｎ+ 膜３９からなるオーミッ
クコンタクト層２５を形成する。次に、図３（ｄ）およ
び図４（ｄ）に示すように、全面にＳｉＮx 膜を成膜し
た後、１枚のフォトマスクを用いてＳｉＮ x 膜（パッシ
ベーション膜２８）、ａ−Ｓｉ膜３８（半導体能動膜２
４）、ＳｉＮx 膜３７（ゲート絶縁膜２３）の３層をパ
ターニングする。また、この工程ではドレイン電極２７
と画素電極３０を電気的に接続するコンタクトホール２
９、下部パッド層４３と上部パッド層３４を電気的に接
続するコンタクトホール３３、３５をそれぞれ形成す
る。The subsequent steps are the same as in the first embodiment.
is there. As shown in FIG. 3B and FIG.
NxFilm 37, a-Si film 38, a-Si: n+Membrane 39,
Four layers of the Al film 40 are continuously formed on the entire surface of the substrate. Next
In addition, as shown in FIG. 3 (c) and FIG.
Using a photomask, the Al film 40 and the a-
Si: n+Only the two layers of the film 39 are etched, and the Al film 4
0, the source electrode 26, and the drain
Electrode 27 and a-Si: n+Ohmi consisting of film 39
The contact layer 25 is formed. Next, FIG.
And as shown in FIG.xFilm
After that, using one photomask, the SiN xMembrane (passive
Film 28), a-Si film 38 (semiconductor active film 2)
4), SiNxThe three layers of the film 37 (gate insulating film 23) are
Turn. In this step, the drain electrode 27
Hole 2 for electrically connecting the pixel electrode 30 to the
9. The lower pad layer 43 and the upper pad layer 34 are electrically connected.
Contact holes 33 and 35 are formed, respectively.
You.
【００３０】次に、図３（ｅ）および図４（ｅ）に示す
ように、全面にＩＴＯ膜を成膜した後、これを通常のフ
ォトリソグラフィー技術を用いてパターニングすること
により画素電極３０とゲート端子パッド部３１、ソース
端子パッド部の上部パッド層３４、３６を形成する。こ
のような工程を経て、薄膜トランジスタアレイ基板を作
製することができる。そして、この薄膜トランジスタア
レイ基板と共通電極を形成した対向基板を準備し、これ
ら基板間に液晶を封入することによって本実施の形態の
液晶表示装置が完成する。Next, as shown in FIGS. 3 (e) and 4 (e), an ITO film is formed on the entire surface, and is patterned by using a normal photolithography technique to form the pixel electrode 30 with the pixel electrode 30. The upper pad layers 34 and 36 of the gate terminal pad portion 31 and the source terminal pad portion are formed. Through such steps, a thin film transistor array substrate can be manufactured. Then, a counter substrate on which the thin film transistor array substrate and the common electrode are formed is prepared, and liquid crystal is sealed between these substrates, whereby the liquid crystal display device of the present embodiment is completed.
【００３１】本実施の形態のように、ゲート材料として
Ａｌ表面をＣｒで被覆した積層膜を用いる場合、Ａｌで
形成した下層側ゲートパターンの側面もＣｒで保護する
必要があるため、Ａｌ膜上にＣｒ膜を成膜した後、２層
を一括してパターニングするという方法を採ることはで
きない。つまり、Ａｌ膜で一旦パターンを形成した後、
このパターンの上面と側面を覆うようにＣｒ膜を成膜
し、これをパターニングしなければならない。すると、
ゲート形成工程だけで２枚のフォトマスクが必要となる
ので、第１の実施の形態に比べてフォトマスクが１枚増
え、５枚マスクプロセスとなる。しかしながら、従来の
製造プロセスにおいてＡｌゲートの表面をＣｒで保護し
ようとした場合には６枚マスクプロセスになるから、本
実施の形態の場合でもやはり従来法に比べて使用フォト
マスク数を低減することができる。その結果、製造コス
トの低減や工期の短縮を図ることができる。When a laminated film in which the surface of Al is covered with Cr is used as the gate material as in the present embodiment, it is necessary to protect the side surface of the lower gate pattern formed of Al with Cr. It is not possible to adopt a method in which a Cr film is first formed and then two layers are collectively patterned. That is, after once forming a pattern with the Al film,
A Cr film must be formed so as to cover the top and side surfaces of this pattern, and this must be patterned. Then
Since two photomasks are required only in the gate forming process, the number of photomasks is increased by one compared with the first embodiment, and a five-mask process is performed. However, if the surface of the Al gate is protected by Cr in the conventional manufacturing process, a six-mask process is required. Therefore, in this embodiment, the number of photomasks to be used must be reduced as compared with the conventional method. Can be. As a result, it is possible to reduce the manufacturing cost and the construction period.
【００３２】また、本実施の形態の場合、Ａｌ表面をＣ
ｒで被覆した積層膜をゲート材料に用いたが、Ａｌの抵
抗率はＣｒの抵抗率に比べて小さいため、Ｃｒのみでゲ
ート配線を形成した第１の実施の形態よりも配線抵抗を
小さくすることができる。したがって、本実施の形態の
方法は、第１の実施の形態の方法に比べて使用フォトマ
スク数が１枚増えるものの、ゲート配線抵抗を小さくす
ることができるという効果が得られる。In the case of the present embodiment, the Al surface is C
Although the laminated film coated with r was used as the gate material, since the resistivity of Al was smaller than the resistivity of Cr, the wiring resistance was made smaller than in the first embodiment in which the gate wiring was formed only with Cr. be able to. Therefore, the method of the present embodiment has an effect that the gate wiring resistance can be reduced although the number of used photomasks is increased by one as compared with the method of the first embodiment.
【００３３】なお、本実施の形態ではＡｌ表面をＣｒで
被覆した積層膜をゲート材料に用いたが、Ａｌに代えて
モリブデン（Ｍｏ）を用いてもよく、本実施の形態の方
法においてＭｏを用いた場合にも同様の効果を奏するこ
とができる。In the present embodiment, a laminated film in which the Al surface is covered with Cr is used as the gate material. However, molybdenum (Mo) may be used instead of Al. A similar effect can be obtained when used.
【００３４】［第３の実施の形態］以下、本発明の第３
の実施の形態を図５を参照して説明する。本実施の形態
の液晶表示装置の製造方法が第１、第２の実施の形態の
製造方法と異なる点は、ゲート配線上およびゲート電極
の露出している領域上にもＩＴＯを残してゲート保護膜
とした点である。本実施の形態における製造プロセスは
４枚マスクプロセスとなる。なお、薄膜トランジスタア
レイ基板の製造工程を示す断面図は図１と同様であるた
め、図示を省略し、図５に平面図のみを示す。図５にお
いて図２と共通の構成要素については同一の符号を付
し、詳細な説明は省略する。[Third Embodiment] Hereinafter, a third embodiment of the present invention will be described.
The embodiment will be described with reference to FIG. The difference between the manufacturing method of the liquid crystal display device of the present embodiment and the manufacturing methods of the first and second embodiments is that the ITO is left over the gate wiring and the exposed region of the gate electrode to protect the gate. This is the point of the film. The manufacturing process in the present embodiment is a four-mask process. Note that a cross-sectional view illustrating a manufacturing process of the thin film transistor array substrate is the same as that in FIG. 1, and thus is not illustrated, and FIG. 5, the same reference numerals are given to the same components as those in FIG. 2, and the detailed description will be omitted.
【００３５】本実施の形態の製造方法の場合、図５
（ａ）、（ｂ）、（ｃ）に示すゲート部形成からソース
／ドレイン形成までの工程（断面構造は図１（ａ）、
（ｂ）、（ｃ）に相当）は第１の実施の形態と全く同様
である。ただし、第１の実施の形態と異なり、ゲート材
料としてＡｌ単層膜を用いることができる。次に、図１
（ｄ）に示すＳｉＮx 膜（パッシベーション膜２８）／
ａ−Ｓｉ膜３８（半導体能動膜２４）／ＳｉＮx 膜３７
（ゲート絶縁膜２３）のパターニングを行う工程では、
断面構造は第１の実施の形態と変わらないが、ここで形
成するパターンの平面形状が図５（ｄ）に示すように若
干変わっている。すなわち、第１の実施の形態ではパタ
ーンの薄膜トランジスタ２０を覆う部分がソース電極２
６からドレイン電極２７に向けて直線状に延在していた
のに対して、本実施の形態ではソース電極２６からドレ
イン電極２７に向けて延在する部分がゲート電極２２の
基端部のところでゲート配線Ｇ側に張り出し、ゲート配
線Ｇの一部に重畳している。In the case of the manufacturing method of this embodiment, FIG.
Steps from gate portion formation to source / drain formation shown in (a), (b) and (c) (the cross-sectional structure is shown in FIG.
(B) and (c) are exactly the same as in the first embodiment. However, unlike the first embodiment, an Al single layer film can be used as a gate material. Next, FIG.
(D) SiN x film (passivation film 28) /
a-Si film 38 (semiconductor active film 24) / SiN x film 37
In the step of patterning the (gate insulating film 23),
The cross-sectional structure is the same as that of the first embodiment, but the planar shape of the pattern formed here is slightly changed as shown in FIG. That is, in the first embodiment, the portion of the pattern covering the thin film transistor 20 is the source electrode 2.
6 extends straight from the drain electrode 27 to the drain electrode 27, whereas in the present embodiment, a portion extending from the source electrode 26 to the drain electrode 27 is near the base end of the gate electrode 22. The projection extends toward the gate line G and overlaps a part of the gate line G.
【００３６】次に、図１（ｅ）に示すように、ＩＴＯの
成膜、パターニングを行う工程において、第１の実施の
形態ではＩＴＯからなる画素電極３０と端子パッド部の
上部パッド層３４、３６のみを形成していた。これに対
して、本実施の形態ではこれら画素電極３０と端子パッ
ド部３４、３６に加えて、ゲート配線Ｇ上およびゲート
電極２２先端のパッシベーション膜２８から露出した領
域上にもＩＴＯ膜４７を残している。Next, as shown in FIG. 1E, in the step of forming and patterning the ITO, in the first embodiment, the pixel electrode 30 made of ITO and the upper pad layer 34 of the terminal pad portion are formed. 36 only. On the other hand, in the present embodiment, in addition to the pixel electrode 30 and the terminal pad portions 34 and 36, the ITO film 47 is left on the gate wiring G and the region exposed from the passivation film 28 at the tip of the gate electrode 22. ing.
【００３７】第１の実施の形態の方法はＩＴＯエッチン
グに対する耐性を持つＣｒをゲート材料として用いたも
の、第２の実施の形態の方法はＩＴＯエッチングに対す
る耐性を持たないＡｌをＣｒで被覆したものをゲート材
料として用いたものである。これに対して、ＩＴＯエッ
チング時にＡｌからなるゲート部が露出しないようにＩ
ＴＯ膜４７自体で覆い、このＩＴＯ膜４７をゲート保護
膜としたものが本実施の形態の方法である。これによ
り、ＩＴＯエッチング時にゲート部の露出部分がエッチ
ングされるという従来の問題を解消することができる。The method according to the first embodiment uses Cr having resistance to ITO etching as a gate material, and the method according to the second embodiment coats Al having no resistance to ITO etching with Cr. Is used as a gate material. On the other hand, in order to prevent the gate portion made of Al from being exposed during the ITO etching,
The method of the present embodiment is that the film is covered with the TO film 47 itself and the ITO film 47 is used as a gate protective film. Thus, the conventional problem that the exposed portion of the gate portion is etched at the time of ITO etching can be solved.
【００３８】本方法の場合、ＡｌをＣｒで被覆する必要
がなく、ゲート配線がＡｌ単層膜となるので、第１、第
２の実施の形態に比べてゲート配線抵抗をより低減する
ことができる。また、ゲート配線上やゲート電極の露出
している領域上にＩＴＯを残すようにパターニングする
に際して新たなフォトマスクを追加する必要はなく、第
１の実施の形態で用いた画素電極形成用のフォトマスク
に一部パターン追加するのみでよく、画素電極形成工程
で同時にパターニングを行うことができる。したがっ
て、本方法の場合には４枚マスクプロセスとなって従来
プロセスに比べて使用フォトマスク数を低減することが
でき、製造コストの低減や工期の短縮を図ることができ
る。なお、本方法の場合、ゲート材料としてＡｌに代え
てＭｏやＣｒを用いることもできる。In the case of this method, it is not necessary to cover Al with Cr, and the gate wiring is an Al single layer film. Therefore, the gate wiring resistance can be further reduced as compared with the first and second embodiments. it can. Further, it is not necessary to add a new photomask at the time of patterning so as to leave the ITO on the gate wiring and the region where the gate electrode is exposed, and the photolithography for forming the pixel electrode used in the first embodiment is not necessary. Only a partial pattern needs to be added to the mask, and patterning can be performed simultaneously in the pixel electrode forming step. Therefore, in the case of this method, the number of photomasks to be used can be reduced as compared with the conventional process as a four-mask process, and the manufacturing cost and the construction period can be reduced. In the case of this method, Mo or Cr can be used instead of Al as the gate material.
【００３９】［第４の実施の形態］以下、本発明の第４
の実施の形態を図６を参照して説明する。本実施の形態
の液晶表示装置の製造方法は第３の実施の形態の製造方
法と類似したものである。そして、第３の実施の形態の
製造方法と異なる点は、ゲート電極の露出している領域
だけでなく、ゲート電極上の全ての領域にＩＴＯを残し
た点である。図６は、薄膜トランジスタアレイ基板の製
造工程を示す平面図であり、図６において図５と共通の
構成要素については同一の符号を付し、詳細な説明は省
略する。[Fourth Embodiment] Hereinafter, a fourth embodiment of the present invention will be described.
The embodiment will be described with reference to FIG. The manufacturing method of the liquid crystal display device of the present embodiment is similar to the manufacturing method of the third embodiment. The difference from the manufacturing method of the third embodiment is that the ITO is left in not only the area where the gate electrode is exposed but also all the areas on the gate electrode. FIG. 6 is a plan view showing a manufacturing process of the thin film transistor array substrate. In FIG. 6, the same reference numerals are given to the same components as those in FIG. 5, and the detailed description will be omitted.
【００４０】第３の実施の形態の方法では、図５（ｅ）
に示したように、ゲート配線Ｇ上とゲート電極２２先端
のパッシベーション膜２８から露出した領域上にＩＴＯ
膜４７を残した。これに対して、本実施の形態の方法で
は、図６（ｅ）に示したように、ゲート電極２２先端の
露出部分のみならず、ゲート電極２２上の全ての領域に
わたってゲート配線Ｇ上から連続してＩＴＯ膜４９を残
している。すなわち、ゲート配線Ｇ上を覆うＩＴＯパタ
ーンがゲート電極２２先端に向かって延在し、Ａｌ膜か
らなるゲート配線Ｇおよびゲート電極２２と同様の形状
となっている。In the method according to the third embodiment, FIG.
As shown in FIG. 2, ITO is formed on the gate wiring G and on the region exposed from the passivation film 28 at the tip of the gate electrode 22.
The film 47 was left. On the other hand, in the method of the present embodiment, as shown in FIG. 6E, not only the exposed portion of the tip of the gate electrode 22 but also the entire region on the gate electrode 22 from the gate wiring G continuously. Thus, the ITO film 49 is left. That is, the ITO pattern covering the gate line G extends toward the tip of the gate electrode 22 and has the same shape as the gate line G and the gate electrode 22 made of an Al film.
【００４１】本方法においても、第３の実施の形態と同
様、ゲート配線Ｇやゲート電極２２の露出した部分をＩ
ＴＯ膜４９が覆ってゲート保護膜として機能するため、
ゲート部の露出部分がエッチングされるという従来の問
題を解消することができる。また、４枚マスクプロセス
となることで製造コストの低減や工期の短縮が図れると
いう上記と同様の効果を奏することができる。さらに、
本方法で得られた薄膜トランジスタにおいては、Ａｌか
らなるゲート電極２２の上方にゲート絶縁膜、ソース電
極、ドレイン電極、パッシベーション膜を介してＩＴＯ
膜４９が配置されたことになる。すなわち、ゲート電極
２２上のＩＴＯ膜４９がゲート保護膜として機能するの
みならず、上部ゲート電極としても機能し、薄膜トラン
ジスタがいわゆるダブルゲート構造となる。その結果、
シングルゲート構造のトランジスタと比較してトランジ
スタのオン電流が増加するため、トランジスタ特性を向
上させることができる。また、本方法の場合、ゲート材
料としてＡｌに代えてＭｏやＣｒを用いることもでき
る。In the present method, similarly to the third embodiment, the exposed portions of the gate wiring G and the gate electrode 22 are removed by the I
Since the TO film 49 covers and functions as a gate protection film,
The conventional problem that the exposed portion of the gate portion is etched can be solved. In addition, the four-mask process can provide the same effects as described above in that the manufacturing cost and the construction period can be reduced. further,
In the thin film transistor obtained by this method, ITO is formed above the gate electrode 22 made of Al via a gate insulating film, a source electrode, a drain electrode, and a passivation film.
The film 49 has been arranged. That is, the ITO film 49 on the gate electrode 22 functions not only as a gate protective film but also as an upper gate electrode, and the thin film transistor has a so-called double gate structure. as a result,
Since the on-state current of the transistor is higher than that of a single-gate transistor, transistor characteristics can be improved. In the case of this method, Mo or Cr can be used instead of Al as the gate material.
【００４２】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えばゲート絶縁膜、パッシベーション膜等をはじめとす
る各種膜の具体的な材料等に関しては、適宜変更が可能
である。The technical scope of the present invention is not limited to the above embodiment, and various changes can be made without departing from the spirit of the present invention. For example, specific materials and the like of various films including a gate insulating film and a passivation film can be appropriately changed.
【００４３】[0043]
【発明の効果】以上、詳細に説明したように、本発明の
液晶表示装置の製造方法によれば、ゲート部形成用パタ
ーニング、ソース／ドレインおよびオーミックコンタク
ト層形成用パターニング、薄膜トランジスタ形成用パタ
ーニング、画素電極形成用パターニングというように、
パターニング工程が基本的に４回となり、使用フォトマ
スク数が４枚となる。このように、本方法は、複数の膜
を同一のフォトマスクを用いて一括してパターニングす
るようにしたことによって従来の５枚マスクプロセスが
４枚マスクプロセスとなり、使用フォトマスク数を減ら
すことができる。その結果、液晶表示装置の製造にあた
って、製造コストの低減や工期の短縮を図ることができ
る。なお、第１の導電膜としてアルミニウム膜やモリブ
デン膜の表面をクロム膜で被覆した積層膜を用いた場合
には５枚マスクプロセスとなるが、この場合でも従来プ
ロセスでは６枚マスクプロセスになることを考えれば使
用フォトマスク数の低減に有効となる。As described above in detail, according to the method of manufacturing a liquid crystal display device of the present invention, patterning for forming a gate portion, patterning for forming a source / drain and ohmic contact layer, patterning for forming a thin film transistor, and pixel Like patterning for electrode formation,
The patterning process is basically performed four times, and the number of photomasks used is four. As described above, according to the present method, a plurality of films are collectively patterned using the same photomask, so that the conventional five-mask process becomes a four-mask process, and the number of photomasks used can be reduced. it can. As a result, in manufacturing the liquid crystal display device, it is possible to reduce the manufacturing cost and the construction period. Note that when a laminated film in which the surface of an aluminum film or a molybdenum film is covered with a chromium film is used as the first conductive film, a five-mask process is required. This is effective for reducing the number of photomasks used.
【００４４】また、第１の導電膜の具体的な材料として
クロム膜、またはアルミニウム膜表面をクロム膜で被覆
した積層膜、またはモリブデン膜表面をクロム膜で被覆
した積層膜を用い、透明性導電膜の具体的な材料として
ＩＴＯ膜を用いた場合、ＩＴＯ膜のエッチング時にゲー
ト部の露出部分がエッチングされるという問題を解決し
ながらゲート配線の低抵抗化を図ることができる。その
結果、製造コストの低減や工期の短縮とゲート配線の低
抵抗化を両立させることができる。さらに、透明性導電
膜からなる上部ゲート電極を形成した場合、薄膜トラン
ジスタ特性を向上させることができる。As a specific material of the first conductive film, a chromium film, a laminated film in which the surface of an aluminum film is covered with a chromium film, or a laminated film in which the surface of a molybdenum film is covered with a chromium film is used. When an ITO film is used as a specific material of the film, the resistance of the gate wiring can be reduced while solving the problem that the exposed portion of the gate portion is etched when the ITO film is etched. As a result, it is possible to achieve both a reduction in manufacturing cost and a shortened construction period and a reduction in resistance of the gate wiring. Further, when the upper gate electrode made of a transparent conductive film is formed, the characteristics of the thin film transistor can be improved.
【図１】 本発明の第１の実施の形態である液晶表示装
置の製造方法を示す図であり、特に薄膜トランジスタア
レイ基板の製造工程を示す断面図である。FIG. 1 is a diagram illustrating a method for manufacturing a liquid crystal display device according to a first embodiment of the present invention, and in particular, is a cross-sectional view illustrating a process for manufacturing a thin film transistor array substrate.
【図２】 同、平面図である。FIG. 2 is a plan view of the same.
【図３】 本発明の第２の実施の形態である液晶表示装
置の製造方法を示す図であり、特に薄膜トランジスタア
レイ基板の製造工程を示す断面図である。FIG. 3 is a diagram illustrating a method for manufacturing a liquid crystal display device according to a second embodiment of the present invention, and in particular, is a cross-sectional view illustrating a process for manufacturing a thin film transistor array substrate.
【図４】 同、平面図である。FIG. 4 is a plan view of the same.
【図５】 本発明の第３の実施の形態である液晶表示装
置の製造方法を示す図であり、特に薄膜トランジスタア
レイ基板の製造工程を示す平面図である。FIG. 5 is a diagram illustrating a method of manufacturing a liquid crystal display device according to a third embodiment of the present invention, and is a plan view particularly illustrating a manufacturing process of a thin film transistor array substrate.
【図６】 本発明の第４の実施の形態である液晶表示装
置の製造方法を示す図であり、特に薄膜トランジスタア
レイ基板の製造工程を示す断面図である。FIG. 6 is a diagram illustrating a method for manufacturing a liquid crystal display device according to a fourth embodiment of the present invention, and in particular, is a cross-sectional view illustrating a process for manufacturing a thin film transistor array substrate.
【図７】 従来の液晶表示装置の製造方法の一例を示す
図であり、特に薄膜トランジスタアレイ基板の製造工程
を示す断面図である。FIG. 7 is a cross-sectional view illustrating an example of a conventional method for manufacturing a liquid crystal display device, particularly illustrating a manufacturing process of a thin film transistor array substrate.
【図８】 同、平面図である。FIG. 8 is a plan view of the same.
【図９】 一般の液晶表示装置の概略構成を示す平面図
である。FIG. 9 is a plan view illustrating a schematic configuration of a general liquid crystal display device.
２０ 薄膜トランジスタ ２１ ガラス基板（基板） ２２，４２ ゲート電極 ２３ ゲート絶縁膜 ２４ 半導体能動膜 ２５ オーミックコンタクト層 ２６ ソース電極 ２７ ドレイン電極 ２８ パッシベーション膜（絶縁膜） ２９，３３，３５ コンタクトホール ３０ 画素電極 ３７ ＳｉＮx 膜（ゲート絶縁膜） ３８ ａ−Ｓｉ膜（半導体膜） ３９ ａ−Ｓｉ：ｎ+ 膜（不純物半導体膜） ４０ Ａｌ膜（第２の導電膜） ４４ Ａｌ膜 ４５ Ｃｒ膜 ４７，４９ ＩＴＯ膜（ゲート保護膜） Ｇ，Ｇ１ ゲート配線 Ｓ ソース配線Reference Signs List 20 thin film transistor 21 glass substrate (substrate) 22, 42 gate electrode 23 gate insulating film 24 semiconductor active film 25 ohmic contact layer 26 source electrode 27 drain electrode 28 passivation film (insulating film) 29, 33, 35 contact hole 30 pixel electrode 37 SiN x film (gate insulating film) 38 a-Si film (semiconductor film) 39 a-Si: n + film (impurity semiconductor film) 40 Al film (second conductive film) 44 Al film 45 Cr film 47, 49 ITO film (Gate protection film) G, G1 Gate wiring S Source wiring
Claims (4)
の導電膜を成膜しパターニングしてゲート電極およびゲ
ート配線を形成し、該ゲート電極およびゲート配線を覆
うゲート絶縁膜、半導体膜、不純物を添加した不純物半
導体膜および第２の導電膜を順次連続して成膜し、前記
第２の導電膜および不純物半導体膜を同一のマスクを用
いてパターニングして前記第２の導電膜からソース電
極、ソース配線およびドレイン電極を形成するとともに
前記不純物半導体膜からオーミックコンタクト層を形成
し、少なくとも前記ソース電極、ソース配線、ドレイン
電極および上部が露出した前記半導体膜上に絶縁膜を成
膜し、該絶縁膜、前記半導体膜および前記ゲート絶縁膜
を同一のマスクを用いてパターニングして画素電極に接
触する薄膜トランジスタを形成し、ついで、前記基板の
非成膜部分上に透明性導電膜を成膜しパターニングして
前記画素電極を形成し、前記一方の基板と他方の基板と
の間に液晶を挟持することを特徴とする液晶表示装置の
製造方法。A first substrate disposed on one of the pair of substrates;
A conductive film is formed and patterned to form a gate electrode and a gate wiring, and a gate insulating film, a semiconductor film, an impurity-doped impurity semiconductor film, and a second conductive film covering the gate electrode and the gate wiring are successively formed. The second conductive film and the impurity semiconductor film are patterned by using the same mask to form a source electrode, a source wiring, and a drain electrode from the second conductive film. An ohmic contact layer is formed, and an insulating film is formed on at least the source electrode, the source wiring, the drain electrode, and the semiconductor film whose upper part is exposed, and the insulating film, the semiconductor film, and the gate insulating film are formed in the same mask. Patterning to form a thin film transistor in contact with the pixel electrode, and then forming a transparent film on the non-film forming portion of the substrate. The conductive film is deposited and patterned to form the pixel electrode, a method of manufacturing a liquid crystal display device, characterized in that the liquid crystal is sandwiched between the one substrate and the other substrate.
膜、またはアルミニウム膜表面をクロム膜で被覆した積
層膜、またはモリブデン膜表面をクロム膜で被覆した積
層膜を用い、前記透明性導電膜の材料としてインジウム
錫酸化物膜を用いることを特徴とする請求項１に記載の
液晶表示装置の製造方法。2. The transparent conductive film, wherein a material of the first conductive film is a chromium film, a laminated film having an aluminum film surface covered with a chromium film, or a laminated film having a molybdenum film surface covered with a chromium film. 2. The method according to claim 1, wherein an indium tin oxide film is used as the material.
を成膜する際に、少なくとも前記ゲート配線上および前
記ゲート電極の外部露出している領域上に同時に透明性
導電膜を成膜してゲート保護膜を形成することを特徴と
する請求項１に記載の液晶表示装置の製造方法。3. When a transparent conductive film is formed on a non-film-forming portion of the substrate, the transparent conductive film is simultaneously formed on at least the gate wiring and a region exposed outside the gate electrode. 2. The method according to claim 1, wherein the gate protection film is formed by forming a film.
ゲート電極上の前記絶縁膜上に該ゲート電極と電気的に
接続した透明性導電膜を同時に成膜して上部ゲート電極
を形成することを特徴とする請求項３に記載の液晶表示
装置の製造方法。4. When forming the gate protective film, a transparent conductive film electrically connected to the gate electrode is simultaneously formed on the insulating film on the gate electrode to form an upper gate electrode. The method for manufacturing a liquid crystal display device according to claim 3, wherein:
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