KR20040104970A - 병렬 테스트 확장 방법 및 테스트 시스템 - Google Patents

병렬 테스트 확장 방법 및 테스트 시스템 Download PDF

Info

Publication number
KR20040104970A
KR20040104970A KR1020030035565A KR20030035565A KR20040104970A KR 20040104970 A KR20040104970 A KR 20040104970A KR 1020030035565 A KR1020030035565 A KR 1020030035565A KR 20030035565 A KR20030035565 A KR 20030035565A KR 20040104970 A KR20040104970 A KR 20040104970A
Authority
KR
South Korea
Prior art keywords
test
dut
semiconductor chips
pins
channels
Prior art date
Application number
KR1020030035565A
Other languages
English (en)
Inventor
이종석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030035565A priority Critical patent/KR20040104970A/ko
Publication of KR20040104970A publication Critical patent/KR20040104970A/ko

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31926—Routing signals to or from the device under test [DUT], e.g. switch matrix, pin multiplexing
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31723—Hardware for routing the test signal within the device under test to the circuits to be tested, e.g. multiplexer for multiple core testing, accessing internal nodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

병렬 테스트 확장 방법 및 테스트 시스템이 개시된다. 본 발명에 따른 테스트 시스템은 각각 n(n은 자연수) 개의 채널을 가진 복수개의 DUT(Device Under Test)들 및 상기 각각의 DUT의 전원 채널에 병렬로 연결된 제 1 내지 제 m(m은 n보다 작은 자연수)스위치들을 구비한다. 상기 각각의 DUT 는 상기 제 1 내지 제 m 스위치를 통하여 m 개의 반도체 칩을 테스트 할 수 있다. 상기 테스트되는 m 개의 반도체 칩은 각각 n/m(n/m은 자연수) 개의 테스트 핀을 구비하는 것을 특징으로 한다. 상기 테스트되는 각각의 반도체 칩은 테스트 핀 중 한 개의 전원 핀이 대응되는 상기 스위치를 통하여 대응되는 DUT 의 전원 채널에 연결되고, 나머지 테스트 핀은 대응되는 DUT의 나머지 채널에 연결된다. 상기 DUT는 직류 테스트의 경우, 상기 제 1 내지 제 m 스위치 중 하나만 연결하고 나머지 스위치는 차단하여 연결된 반도체 칩에 대해서만 직류 테스트를 수행한다. 본 발명에 따른 테스트 시스템 및 병렬 테스트 확장 방법은 동일한 테스트 시스템을 이용하면서도 한 번에 테스트 할 수 있는 반도체 칩의 수를 증가시킬 수 있는 장점이 있다.

Description

병렬 테스트 확장 방법 및 테스트 시스템{Parallel test increasing method and test system}
본 발명은 테스트 방법 및 테스트 시스템에 관한 것으로서, 특히 테스트의 병렬적 확장을 위한 병렬 테스트 확장 방법 및 테스트 시스템에 관한 것이다.
테스트 장비는 한 번에 여러 개의 반도체 칩을 테스트 할 수 있다. 일반적으로 한번에 16개의 반도체 칩을 테스트할 수 있는 테스트 장비가 있고 한번에 32개의 반도체 칩을 테스트 할 수 있는 테스트 장비도 있다. 물론 그 이상의 반도체 칩을 테스트 할 수 있는 테스트 장비도 존재한다.
동일한 개수의 반도체 칩을 테스트하는 경우, 한번에 16개의 반도체 칩을 테스트 할 수 있는 테스트 장비는 한번에 32개의 반도체 칩을 테스트 할 수 있는 테스트 장비에 비하여 테스트 시간이 더 길기 때문에 테스트 비용도 더 증가된다.
일반적으로 반도체 칩의 테스트시 반도체 칩의 테스트 핀이 많던지 적던지 상관없이 장비의 규격(specification)에 규정되어 있는 패러랠(parallel) 수( 테스트 장치가 한번에 테스트 할 수 있는 반도체 칩의 수를 의미함) 안에서만 반도체 칩의 병렬 테스트가 수행되어왔다.
도 1은 일반적인 테스트 시스템을 설명하는 도면이다.
도 1을 참조하면, 테스트 시스템(100)은 두 개의 DUT(110, 160)와 대응되는 채널부들(120, 170)을 구비한다. DUT(110, 160)는 테스트되는 반도체 칩이 놓여지는 부분이다. 채널부들(120, 170)은 DUT(110, 160)에 놓인 반도체 칩의 테스트 핀과 연결되는 테스트 장비의 채널들을 구비한다.
채널부들(120, 170)은 도 1에서 알 수 있듯이 반도체 칩의 드라이버 핀을 테스트 할 수 있는 드라이버 채널(130, 180), 반도체 칩의 입출력 핀을 테스트 할 수 있는 입출력 채널(140, 190) 및 반도체 칩의 전원 핀을 테스트할 수 있는 전원 채널(150, 195)을 구비한다. 이외에도 채널부들(120, 170)은 반도체 칩의 여러 가지 신호 핀들을 테스트 할 수 있는 채널들을 구비한다.
예를 들어, 도 1의 테스트 시스템(100)의 패러랠 수가 16이고 전원 채널을 16개 구비하며 하나의 DUT 당 할당된 채널의 수가 32개라고 가정한다. 테스트 하고자 하는 반도체 칩의 전원 핀은 1개이고 사용하는 신호 핀이 15개라면 도 1의 테스트 시스템(100)은 한번에 16개의 반도체 칩만을 테스트할 수 있다.
즉, 패러랠 수가 적은 테스트 장비의 경우 테스트를 수행할 반도체 칩의 수가 증가되면 테스트 장비의 수를 늘리거나 테스트 시간이 길어지는 문제가 있다.
본 발명이 이루고자하는 기술적 과제는 동일한 테스트 시스템을 이용하면서도 한번에 테스트할 수 있는 반도체 칩의 수를 증가시킬 수 있는 테스트 시스템을 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 동일한 테스트 시스템을 이용하면서도 한번에 테스트할 수 있는 반도체 칩의 수를 증가시킬 수 있는 테스트 방법을 제공하는데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 테스트 시스템을 설명하는 도면이다.
도 2는 본 발명의 실시예에 따른 테스트 시스템을 설명하는 도면이다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 테스트 시스템은 각각 n(n은 자연수) 개의 채널을 가진 복수개의 DUT(Device Under Test)들 및 상기 각각의 DUT의 전원 채널에 병렬로 연결된 제 1 내지 제 m(m은 n보다 작은 자연수)스위치들을 구비한다.
상기 각각의 DUT 는 상기 제 1 내지 제 m 스위치를 통하여 m 개의 반도체 칩을 테스트 할 수 있다. 상기 테스트되는 m 개의 반도체 칩은 각각 n/m(n/m은 자연수) 개의 테스트 핀을 구비하는 것을 특징으로 한다.
상기 테스트되는 각각의 반도체 칩은 테스트 핀 중 한 개의 전원 핀이 대응되는 상기 스위치를 통하여 대응되는 DUT 의 전원 채널에 연결되고, 나머지 테스트 핀은 대응되는 DUT의 나머지 채널에 연결된다.
상기 DUT는 직류 테스트의 경우, 상기 제 1 내지 제 m 스위치 중 하나만 연결하고 나머지 스위치는 차단하여 연결된 반도체 칩에 대해서만 직류 테스트를 수행한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 병렬 테스트 확장 방법은 DUT(Device Under Test)의 n(n은 자연수) 개의 채널 중 전원 채널에 m(m은 n보다 작은 자연수) 개의 반도체 칩의 전원 핀을 공동으로 연결하여 한번에 테스트하는 반도체 칩을 m 배 증가시키는 것을 특징으로 한다.
상기 m 개의 반도체 칩은 n/m(n/m은 자연수) 개의 테스트 핀을 구비하는 것을 특징으로 한다. 상기 테스트되는 m 개의 반도체 칩은 각각의 전원 핀이 대응되는 스위치를 통하여 상기 DUT의 전원 채널에 연결되고, 나머지 테스트 핀은 상기 DUT의 나머지 채널에 연결되는 것을 특징으로 한다.
상기 병렬 테스트 확장 방법은 직류 테스트의 경우, 하나의 스위치만 연결하고 나머지 스위치는 차단하여 스위치가 연결된 반도체 칩에 대해서만 직류 테스트를 수행하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 실시예에 따른 테스트 시스템을 설명하는 도면이다.
본 발명은 테스트 하고자하는 반도체 칩의 테스트 핀의 수가 테스트 시스템의 각각의 DUT 가 구비하는 채널의 수보다 적은 경우, 테스트 시스템의 전원 채널을 테스트 하고자 하는 복수개의 반도체 칩에 공통으로 연결하고 하나의 DUT를 이용하여 복수개의 반도체 칩을 테스트한다.
도 2를 참조하면, 본 발명의 실시예에 따른 테스트 시스템(200)은 각각 n(n은 자연수) 개의 채널을 가진 복수개의 DUT(Device Under Test)들(210, 240) 및 각각의 DUT(210, 240)의 전원 채널(230)에 병렬로 연결된 제 1 내지 제 m(m은 n보다 작은 자연수)스위치들(SW11, SW12)을 구비한다.
채널부(220)는 테스트 하고자 하는 반도체 칩의 드라이버를 테스트하는 드라이버 채널(231, 233), 반도체 칩의 입출력 핀을 테스트 할 수 있는 입출력 채널(241, 243) 및 반도체 칩의 전원 핀을 테스트할 수 있는 전원 채널(230)을 구비한다. 이외에도 도시되지는 않았으나 채널부(220)는 반도체 칩의 여러 가지 신호 핀들을 테스트 할 수 있는 채널들을 구비한다.
종래에는 테스트 하고자 하는 반도체 칩의 테스트 핀의 수가 하나의 DUT의 채널의 수보다 적더라도 하나의 DUT에 대응되는 채널들은 하나의 반도체 칩을 테스트하는 데에만 이용되었다.
그러나, 본 발명의 테스트 시스템(200)은 채널 수와 반도체 칩의 테스트 핀의 수를 고려하여 하나의 DUT가 복수개의 반도체 칩을 테스트 할 수 있다.
테스트 시스템(200)의 하나의 DUT 에 대응되는 채널의 수 n을 32라고 가정한다. 그리고 테스트 하고자 하는 반도체 칩의 테스트 핀의 수가 전원 핀을 포함하여16이라고 가정한다.
반도체 칩의 테스트 핀의 수가 16이므로 n/m = 16이 되어 m은 2가된다. 즉, 두 개의 반도체 칩의 테스트 핀을 하나의 DUT의 채널에 연결하여 테스트 할 수 있다.
하나의 채널부(220)는 하나의 전원 채널(230)을 가지므로 두 개의 반도체 칩을 테스트하기 위해서 두 개의 반도체 칩의 전원 핀은 하나의 전원 채널(230)을 공유한다. 전원 채널은 두 개의 스위치(SW11, SW12)를 이용하여 두 개의 반도체 칩의 각각의 전원 핀에 연결된다.
반도체 칩의 기능(function) 테스트 시, 하나의 DUT에 대응되는 채널들을 이용하여 두개의 반도체 칩을 한번에 테스트 할 수 있다. 즉, 하나의 반도체 칩의 테스트 핀들 중 드라이버 핀들과 입출력 핀이 각각 드라이버 채널(231)과 입출력 채널(241)에 연결되고, 다른 하나의 반도체 칩의 테스트 핀들 중 드라이버 핀들과 입출력 핀이 각각 드라이버 채널(233)과 입출력 채널(243)에 연결된다.
그러므로 두 개의 반도체 칩을 동시에 테스트 할 수 있다.
전원 채널(230)을 두 개의 반도체 칩이 공유함에 따라 직류 테스트를 수행하는 경우에는 두 개의 스위치(SW11, SW12) 중 어느 하나만 연결하고 나머지 스위치는 차단한다. 그리고, 스위치에 의해서 전원 채널에 연결된 반도체 칩에 대해서만 직류 테스트를 먼저 수행한다.
직류 테스트가 끝난 후, 스위치의 연결 상태를 변경하여 두 번째 반도체 칩에 대한 직류 테스트를 수행할 수 있다.
도 2에서는 하나의 DUT가 두 개의 반도체 칩을 테스트 할 수 있는 경우를 예로 들어 설명했으나 반도체 칩의 테스트 핀의 수가 적다면 2개 이상의 반도체 칩을 하나의 DUT를 이용하여 테스트 할 수 있을 것이다.
즉, 채널의 수 n인 경우 반도체 칩의 테스트 핀의 수가 n/m보다 작다면 한번에 테스트 할 수 있는 반도체 칩의 수는 m이 될 것이다. 물론 m 개의 스위치가 필요하다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 병렬 테스트 확장 방법은 DUT(Device Under Test)의 n(n은 자연수) 개의 채널 중 전원 채널에 m(m은 n보다 작은 자연수) 개의 반도체 칩의 전원 핀을 공동으로 연결하여 한번에 테스트하는 반도체 칩을 m 배 증가시키는 방법이다.
반도체 칩의 테스트 핀의 수가 DUT의 채널의 수보다 적은 경우 복수개의 반도체 칩의 테스트 핀들을 하나의 DUT의 채널들에 연결하여 한번에 복수개의 반도체 칩을 테스트 할 수 있다.
하나의 DUT가 m 개의 반도체 칩을 테스트한다면 테스트 시스템은 한번에 테스트 할 수 있는 반도체 칩의 수가 m 배로 늘어난다. DUT는 하나의 전원 채널만을 구비하므로 복수개의 반도체 칩들은 DUT의 전원 채널을 공유해야 한다. DUT의 전원 채널을 공유하는 방법은 스위치를 병렬로 연결하는 방법을 이용할 수 있다.
그리고, 직류 테스트를 수행하는 경우, 하나의 스위치만 연결하고 나머지 스위치는 차단하여 스위치가 연결된 반도체 칩에 대해서만 직류 테스트를 수행하고, 테스트가 끝나면 다음 반도체 칩에 연결된 스위치를 연결하여 직류 테스트를 수행한다.
상기 병렬 테스트 확장 방법은 도 2의 테스트 시스템의 동작에 대응되므로 상세한 설명은 생략한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 테스트 시스템 및 병렬 테스트 확장 방법은 동일한 테스트 시스템을 이용하면서도 한 번에 테스트 할 수 있는 반도체 칩의 수를 증가시킬 수 있는 장점이 있다.

Claims (8)

  1. 각각 n(n은 자연수) 개의 채널을 가진 복수개의 DUT(Device Under Test)들 ; 및
    상기 각각의 DUT의 전원 채널에 병렬로 연결된 제 1 내지 제 m(m은 n보다 작은 자연수) 스위치들을 구비하는 테스트 시스템에 있어서,
    상기 각각의 DUT 는,
    상기 제 1 내지 제 m 스위치를 통하여 m 개의 반도체 칩을 테스트 할 수 있는 것을 특징으로 하는 테스트 시스템.
  2. 제 1항에 있어서, 상기 테스트되는 m 개의 반도체 칩은 각각,
    n/m(n/m은 자연수) 개의 테스트 핀을 구비하는 것을 특징으로 하는 테스트 시스템.
  3. 제 2항에 있어서, 상기 테스트되는 각각의 반도체 칩은,
    테스트 핀 중 한 개의 전원 핀이 대응되는 상기 스위치를 통하여 대응되는 DUT 의 전원 채널에 연결되고, 나머지 테스트 핀은 대응되는 DUT의 나머지 채널에 연결되는 것을 특징으로 하는 테스트 시스템.
  4. 제 1항에 있어서, 상기 DUT는,
    직류 테스트의 경우, 상기 제 1 내지 제 m 스위치 중 하나만 연결하고 나머지 스위치는 차단하여 연결된 반도체 칩에 대해서만 직류 테스트를 수행하는 것을 특징으로 하는 테스트 시스템.
  5. 테스트 장치의 병렬 테스트 확장 방법에 있어서,
    DUT(Device Under Test)의 n(n은 자연수) 개의 채널 중 전원 채널에 m(m은 n보다 작은 자연수) 개의 반도체 칩의 전원 핀을 공동으로 연결하여 한번에 테스트하는 반도체 칩을 m 배 증가시키는 병렬 테스트 확장 방법.
  6. 제 5항에 있어서, 상기 m 개의 반도체 칩은,
    n/m(n/m은 자연수) 개의 테스트 핀을 구비하는 것을 특징으로 하는 병렬 테스트 확장 방법.
  7. 제 5항에 있어서, 상기 테스트되는 m 개의 반도체 칩은,
    각각의 전원 핀이 대응되는 스위치를 통하여 상기 DUT의 전원 채널에 연결되고, 나머지 테스트 핀은 상기 DUT의 나머지 채널에 연결되는 것을 특징으로 하는 병렬 테스트 확장 방법.
  8. 제 5 항에 있어서,
    직류 테스트의 경우, 하나의 스위치만 연결하고 나머지 스위치는 차단하여 스위치가 연결된 반도체 칩에 대해서만 직류 테스트를 수행하는 것을 특징으로 하는 병렬 테스트 확장 방법.
KR1020030035565A 2003-06-03 2003-06-03 병렬 테스트 확장 방법 및 테스트 시스템 KR20040104970A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030035565A KR20040104970A (ko) 2003-06-03 2003-06-03 병렬 테스트 확장 방법 및 테스트 시스템

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030035565A KR20040104970A (ko) 2003-06-03 2003-06-03 병렬 테스트 확장 방법 및 테스트 시스템

Publications (1)

Publication Number Publication Date
KR20040104970A true KR20040104970A (ko) 2004-12-14

Family

ID=37380150

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030035565A KR20040104970A (ko) 2003-06-03 2003-06-03 병렬 테스트 확장 방법 및 테스트 시스템

Country Status (1)

Country Link
KR (1) KR20040104970A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10109369B2 (en) 2015-10-19 2018-10-23 Samsung Electronics Co., Ltd. Test device and test system having the same
US11959959B2 (en) 2020-05-28 2024-04-16 Samsung Electronics Co., Ltd. Burn in board test device and system

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10109369B2 (en) 2015-10-19 2018-10-23 Samsung Electronics Co., Ltd. Test device and test system having the same
US11959959B2 (en) 2020-05-28 2024-04-16 Samsung Electronics Co., Ltd. Burn in board test device and system

Similar Documents

Publication Publication Date Title
KR100448706B1 (ko) 단일 칩 시스템 및 이 시스템의 테스트/디버그 방법
US6909297B2 (en) Probe card
JPH02268281A (ja) 多数ピン集積回路の試験方法及び試験装置
KR970030813A (ko) 프로그래머블 게이트 어레이의 시험 및 동작을 위한 프로그램 가능 회로
CN109633417B (zh) 多芯片同测结构及方法
US6020752A (en) IC testing device adapted to selectively use I/O common system and I/O split system functions
KR970051420A (ko) 반도체 메모리장치의 병렬테스트회로
US6731125B2 (en) Multi-channel semiconductor test system
US5379308A (en) Apparatus for a bus-based integrated circuit test architecture
CN101165502B (zh) 测试仪同测方法
US10156606B2 (en) Multi-chassis test device and test signal transmission apparatus of the same
KR20040104970A (ko) 병렬 테스트 확장 방법 및 테스트 시스템
US6356852B1 (en) Multi-port programmable tester
US6446228B1 (en) Semiconductor integrated circuit testing apparatus and method of controlling the same
US20050030056A1 (en) Apparatus for measuring VS parameters in a wafer burn-in system
US20030115519A1 (en) Parallel testing system for semiconductor memory devices
US6721913B1 (en) Method and apparatus for testing an interface between separate hardware components
US20240085478A1 (en) Wafer-level multi-device tester and system including the same
KR20080061735A (ko) 피시험 장치, 이를 테스트 하기 위한 시스템 및 방법
KR20000053622A (ko) 반도체 시험 장치
JP2006337062A (ja) 半導体試験装置
US20210165601A1 (en) Data compression circuit, memory device and ic test device and method
US7039544B2 (en) Method for testing circuit units to be tested and test apparatus
KR20020063043A (ko) 다 핀의 반도체 장치를 효율적으로 테스트할 수 있는반도체 테스트 시스템 및 테스트 방법
US20040156039A1 (en) Measurement system for multiple optical components

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid