KR20040103796A

KR20040103796A - 2 선식 데이터 통신 방법, 시스템, 제어 장치, 및 데이터기억 장치

Info

Publication number: KR20040103796A
Application number: KR1020040040088A
Authority: KR
Inventors: 쇼따 나까시마; 아쯔오 이노우에; 세이조 이나가끼
Original assignee: 마쯔시다덴기산교 가부시키가이샤
Priority date: 2003-06-02
Filing date: 2004-06-02
Publication date: 2004-12-09
Also published as: JP2004363684A; US7583734B2; CN1574801A; US20050008080A1; EP1484879B1; EP1484879A2; JP4263023B2; CN100531165C; EP1484879A3

Abstract

제어 장치와 데이터 기억 장치 사이에 제1 및 제2 송신 라인을 통하여 데이터 통신을 수행하고 클럭들 및 전력을 공급하는 2 선식 데이터 통신 방법으로서, 신호간 스큐우의 영향에 따른 데이터 복조 오류가 없는 안정된 통신이 가능하다. 제어 장치는 정상 위상을 갖는 클럭 펄스를 제1 송신 신호 (a)로서 전송하고, 역상의 클럭 펄스를 제1 송신 신호 (b)로서 전송할 때에는, 제1 송신 신호의 "로우" 펄스에 대하여 제1 송신 신호의 "하이" 펄스가, 송신 데이터의 논리가 "1"인 경우는 시간 td1 만큼 진행된 신호로 되도록, 송신 데이터의 논리가 "0"인 경우는 시간 td2 만큼 진행된 신호로 되도록 변조하여 전송한다. 데이터 캐리어 장치에서는 제1 송신 신호로부터 추출된 클럭을 이용하여 제2 송신 신호의 지연 시간 변화를 검출함으로써 데이터 복조 (e)를 수행한다.

Description

2 선식 데이터 통신 방법, 시스템, 제어 장치, 및 데이터 기억 장치{Two-wire type data communication method and system, controller and data recording apparatus}

본 발명은 접촉식 데이터 기억 시스템에 있어서 데이터 기억 장치와 제어 장치간의 2 선식 데이터 통신 방법 및 시스템, 그리고 제어 장치 및 데이터 기억 장치에 관한 것이다.

접촉식 데이터 기억 시스템은 OA 기기의 부품 관리 또는 공장에서의 공정 관리 등으로 이용된다. 상기 접촉식 데이터 기억 시스템를 구성하는 데이터 기억 장치와 제어 장치 사이의 통신에 있어서, 시스템을 소형화하기 위한 2 선식 데이터 통신 방법을 채용하고 있다(예를 들면, 일본특개 2003-69653).

도 13은 종래의 2 선식 데이터 통신 방법을 설명하기 위한 전압 파형도이다. 도 14는 종래의 2 선식 데이터 통신 방법을 이용한 접촉식 데이터 기억 시스템의 구성예를 나타낸 블럭도이다. 도 14에서, 접촉식 데이터 기억 시스템은 제어 장치(1201) 및 데이터 기억 장치(1202)로 구성된다.

제어 장치(1201)는 클럭 발생 회로(1205), 전압 레벨 발생 회로(1203), 제1 송신 회로(1204), 및 제1 신호 검출 회로(1206)를 포함한다. 클럭 발생 회로(1205)는 클럭 펄스 및 상기 클럭 펄스의 역상 펄스를 발생한다. 전압 레벨 발생 회로(1203)는 상기 클럭 펄스의 진폭 레벨을 발생한다. 제1 송신 회로(1204)는 송신 신호에 따른 상기 클럭 펄스의 진폭을 변경시킨다. 제1 신호 검출 회로(1206)는 상기 클럭 펄스 및 상기 클럭 펄스와는 반대의 위상을 갖는 클럭 펄스에 나타나는 진폭 차를 검출한다.

또한, 상기 데이터 기억 장치(1202)는 정류 회로(1208), 데이터 복조 회로(1209), 제2 송신 회로(1210), 및 클럭 검출 회로(1211)를 포함한다. 정류 회로(1208)는 상기 클럭 펄스 및 상기 클럭 펄스의 역상 펄스로부터의 전압을 전파 정류한다. 데이터 복조 회로(1209)는 상기 클럭 펄스들의 진폭 차이를 검출하여 상기 송신 신호를 생성한다. 제2 송신 회로(1210)는 2 선식 통신 단자 간의 부하 임피던스를 송신 신호에 따라 변화시키는 전압 진폭을 변화시킨다. 클럭 검출 회로(1211)은 상기 클럭 펄스를 재생한다.

상기 전압 레벨 발생 회로(1203)는 제1 저항(R1) 및 제2 저항(R2)을 포함한다. 제1 저항(R1)은 전원 전압 +V에 연결된다. 제2 저항(R2)은 상기 제1 저항(R1)에 직렬 연결된다. 상기 전압 레벨 발생 회로(1203)는 상기 제1 저항(R1) 및 제2 저항(R2)의 접속점 전압 Vout을 출력한다. 상기 송신 회로(1204)는 상기 제2 저항(R2)에 연결된 소스 전극, 상기 전압 레벨 발생 회로(1203)의 기준 전위 GND에 연결된 드레인 전극, 및 송신 신호가 입력되는 게이트 전극을 포함하는 모스 트랜지스터로 이루어져, 상기 전압 레벨 발생 회로(1203)의 출력 레벨 Vout를 결정한다.

클럭 발생 회로(1205)는 2단의 인버터로 구성되어, 클럭 신호 입력에 대하여 동상 및 역상의 클럭 펄스를 출력한다. 각 인버터의 전력 공급단자는 각각 전압 레벨 발생 회로(1203)의 출력 Vout에 접속되고, 상기 출력 Vout에 따라 동상 및 역상의 클럭 펄스 출력의 진폭을 변경시킴에 의해, 송신 신호를 클럭 펄스에 중첩시켜 기얼 장치(1202)에 전송한다.

상기 클럭 펄스 및 상기 클럭 펄스와는 반대의 위상을 갖는 역상의 클럭 펄스를 수신하기 위한 상기 데이터 저장 장치(1202)에 있어서는, 상기 데이터 복조 회로(1209)는 상기 정류 회로(1208)에 의해 정류된 상기 전압에 중첩된 신호 성분을 추출한다. 상기 클럭 검출 회로(1211)는 인버터로 이루어져 상기 중첩된 신호 성분에 의존함이 없이 상기 클럭 펄스를 재생하고 상기 데이터 저장 장치(1202)의 클럭으로서 상기 재생된 클럭 펄스를 사용한다.

상기 제2 송신 회로(1210)는 상기 데이터 저장 장치(1202)의 2 선식 통신 터미널들 사이에 직렬로 연결된 저항 및 스위치로 구성된다. 상기 제2 송신 회로(1210)는 상기 송신 신호에 따라 상기 터미널들 사이의 부하 임피던스를 변화시킨다. 그래서, 상기 제2 송신 회로(1210)는 상기 제어기(1201)로부터 수신된 클럭 펄스의 진폭을 변화시킨다. 상기 신호 검출 회로(1206)는 제어 장치(1201)에 있어서 2 선식 통신 단자들의 어느 하나에 접속되고, 상기 2 선식 통신 단자들에 있어서 클럭 펄스의 진폭의 변화를 수신 신호로서 검출한다.

도 15는 데이터 복조 회로(1209)를 도시한 회로도이고, 그 동작을 도 13의 전압 파형도를 이용하여 설명한다. 먼저, 저역 통과 필터(1301)에는 데이터 기억 장치의 정류 회로의 출력으로서 도 13(e)에 도시된 바와 같이 신호가 중첩된 전압 파형이 입력되고, 스큐우(skew) 등에 의해 발생하는 잡음이 제거된다. 이어서, 고역 통과 필터(1302)는, 도 13(f)에 도시된 바와 같이 신호의 상승 에지 및 하강 에지을 검출하고 신호의 직류 성분을 제거한다.

더욱이, 도 13(g)에 도시된 바와 같이, 고역 통과 필터(1302)의 출력이 고 히스테리시스를 초과하는 경우, 히스테리시스를 갖는 비교기(1303)는 내부 전원 전압 레벨, 즉 논리 "하이"를 출력한다. 고역 통과 필터의 출력이 저 히스테리시스 보다 낮은 경우, 상기 비교기(1303)는 내부 전원 전압 레벨, 즉 논리 "로우"를 출력한다. 최종적으로, D 플립 플롭(1304)에서는, 도 13(h)에 도시된 바와 같이 비교기(1303)의 출력을 클럭 검출 회로의 출력의 하강 에지에서 검출하고, 복조 데이터로서 출력한다.

상기한 바와 같이, 종래의 데이터 통신 방법은 송신 클럭에 송신 신호 성분을 진폭의 변화로서 중첩하는 것에 의해 데이터 통신을 수행한다. 이러한 방식에 의해, 상호 신호의 송수신을 행하는 동시에 제어 장치로부터 데이터 기억 장치로 전력 및 클럭을 공급한다.

하지만, 상기한 종래의 방법에서는 도 13에 도시된 바와 같이 클럭 펄스 및 그의 역상 펄스 사이에 시간 스큐우가 존재하는 경우에, 정류 후의 내부 전원 전압에 잡음이 발생한다. 이 경우, 내장 메모리 등의 내부 회로의 동작이 상기 잡음에 중첩되면, 전원 잡음의 드롭(drop)이 증가한다. 그에 따라, 도 13(e) 내지 도 13(h)에 도시된 바와 같이, 데이터 복조 회로에 잘못된 데이터 복조가 바람직하지 못하게 수행된다.

이러한 현상은 클럭 펄스 및 그의 역상 펄스 간의 시간 스큐우가 커짐에 따라 더욱 빈번히 발생한다. 따라서, 제어 장치 및 2 선식 통신의 전송 라인에서, 상대적으로 엄격한 시간 조정이 요구된다.

더욱이, 클럭 펄스에 데이터를 진폭 변조에 의해 중첩하여 제어 장치로부터 송신하는 구성상, 3진(ternary)의 출력 전압 레벨이 필요하므로, 제어 장치의 회로 구성이 복잡해지고, 데이터 기억 장치의 내부 회로 등가 저항의 편차를 더하여 출력 전압 레벨을 조절할 필요가 있고, 시스템 설계에 대한 부담이 상대적으로 증가하게 된다.

본 발명은 상기 종래의 문제점을 해결하기 위한 것으로, 제어 장치와 데이터 기억 장치 간의 제1 및 제2 신호 라인에 의해 데이터 통신을 수행하고 클럭 및 전력을 공급하는 2 선식 데이터 통신에 있어서, 신호 간 스큐우의 영향에 의한 데이터 복조에 오류가 없는 안정된 통신이 가능하고, 제어 장치의 설계 부담이 적은 2 선식 데이터 통신 방법, 시스템, 제어 장치, 및 데이터 기억 장치를 제공하는 것을목적으로 한다.

상기 목적을 달성하기 위한 본 발명의 청구항 1에 따른 2 선식 데이터 통신 방법은 제어 장치와 데이터 기억 장치 사이에 제1 신호 라인 및 제2 신호 라인을 통한 데이터 통신을 수행하고 클럭들 및 전력을 공급하는 2 선식 데이터 통신 방법으로서, 상기 제1 신호 라인을 통하여 정상 위상의 클럭 펄스를 전송하고, 상기 제2 신호 라인을 통하여 송신 데이터의 논리에 따라 변조된 역상의 클럭 펄스를 전송한다.

상기 구성에 의하면, 제1 신호 라인을 기초로 하여 정상 위상의 클럭 펄스를 추출하고, 이것을 이용하여 제2 신호 라인에 전송된 변조된 역상의 클럭 펄스로부터 추출된 신호를 판정할 수 있으므로, 적당한 변조를 수행하고, 에지 검출 방식 데이터 복조 방법을 이용함이 없이 논리 회로에 의해 복조 처리를 수행할 수 있고, 신호간 스큐우 등의 영향에 따른 복조 오류를 방지할 수 있다. 또한, 복조도 종래 기술에 비해 간단하게 수행 가능하므로, 가격에 대한 장점도 크다. 게다가, 제어 장치의 구성도 종래 기술에서와 같은 3 진 전압값이 불필요하므로, 데이터 기억 장치의 등가 저항의 편차(unevenness) 까지 고려한 조정이 불필요하게 되어서, 설계에 대한 부담이 감소된다.

본 발명의 청구항 2에 따른 2 선식 데이터 통신 방법은 청구항 1에 기재된 2 선식 데이터 통신 방법으로서, 상기 제2 신호 라인을 통하여 전송되는 상기 역상의 클럭 펄스를 상기 송신 데이터의 논리에 따른 펄스의 유무에 의존하여 변조 및 생성한다.

상기 구성에 의하면, 변조된 신호는 클럭 펄스의 유무에 따라 논리값을 표시하는 총 진폭 신호이므로, 에지 검출 방식 복조 방법을 이용함이 없이 논리 회로에 의해 복조 처리를 수행할 수 있고, 신호간 스큐우 등의 영향에 따른 복조 오류가 거의 없는 데이터 복조를 수행할 수 있도록 한다.

본 발명의 청구항 3의 2 선식 데이터 통신 방법은 청구항 1에 기재된 2 선식 데이터 통신 방법으로서, 상기 제2 신호 라인을 통하여 전송되는 상기 역상의 클럭 펄스를 상기 송신 데이터의 논리에 따른 상기 정상 위상의 클럭 펄스에 대한 지연 시간의 변화에 의해 변조 및 생성한다.

상기 구성에 의하면, 변조된 신호는 클럭 펄스의 지연 시간 변화에 따라 논리값을 표시하는 총 진폭 신호이므로, 에지 검출 방식 복조 방법을 이용함이 없이 논리 회로에 의해 복조 처리를 수행할 수 있고, 2선 송신 신호 간 타이밍 스큐우 등에 따른 내부 전원 잡음의 영향을 받지 않고 데이터 추출을 수행할 수 있다.

본 발명의 청구항 4에 따른 2 선식 데이터 통신 방법은 청구항 1에 기재된 2 선식 데이터 통신 방법으로서, 상기 제2 신호 라인을 통하여 전송하는 상기 역상의 클럭 펄스를 상기 송신 데이터의 논리에 따른 듀티비의 변화에 의해 변조 및 생성한다.

상기 구성에 의하면, 변조된 신호는 클럭 펄스의 듀티비의 변화에 따라 논리값을 표시하는 총 진폭 신호이므로, 에지 검출 방식 복조 방법을 이용함이 없이 논리 회로에 의해 복조 처리를 수행할 수 있고, 2선 송신 신호 간 타이밍 스큐우 등에 따른 내부 전원 잡음의 영향을 받지 않고 데이터 추출을 수행할 수 있다.

본 발명의 청구항 5에 따른 2 선식 데이터 통신 방법은 청구항 1에 기재된 2 선식 데이터 통신 방법으로서, 제1 항에 있어서, 상기 제2 신호 라인을 통하여 전송하는 상기 역상의 클럭 펄스를 상기 송신 데이터의 논리에 따라 반대 극성으로 중첩하는 펄스 신호의 위치에서 변조 및 생성한다.

상기 구성에 의하면, 변조된 신호는 역상의 클럭 펄스에 대해 중첩된 펄스의 위치에 의해 논리값을 표시하는 총 진폭 신호이므로, 에지 검출 방식 복조 방법을 이용함이 없이 논리 회로에 의해 복조 처리를 수행할 수 있고, 2선 송신 신호 간 타이밍 스큐우 등에 따른 내부 전원 잡음의 영향을 받지 않고 데이터 추출을 수행할 수 있다.

본 발명의 청구항 6에 따른 2 선식 데이터 통신 방법은 청구항 1에 기재된 2 선식 데이터 통신 방법으로서, 상기 제1 신호 라인을 통하여 전송하는 상기 정상 위상의 클럭 신호 및 상기 제2 신호 라인을 통하여 전송하는 상기 역상의 클럭 펄스를 상기 송신 데이터의 논리에 따른 듀티비의 변화에 의해 변조 및 생성한다.

본 발명의 청구항 7에 따른 2 선식 데이터 통신 방법은 제어 장치와 데이터 기억 장치 사이에 제1 신호 라인 및 제2 신호 라인을 통한 데이터 통신을 수행하고 클럭들 및 전력을 공급하는 2 선식 데이터 통신 시스템으로서, 상기 제어 장치는정상 위상 및 역상의 클럭 펄스를 생성하는 생성 수단, 상기 정상 위상의 클럭 펄스를 상기 제1 신호 라인으로 전송하는 제1 전송 수단, 상기 역상의 클럭 펄스를 송신 데이터의 논리에 따라 펄스의 유무에 의존하여 변조하는 변조 수단, 및 상기 변조 수단에 의해 변조된 상기 클럭 펄스를 상기 제2 신호 라인으로 전송하는 제2 전송 수단을 구비하고, 상기 데이터 기억 장치는 상기 제1 및 제2 신호 라인의 전압을 정류하는 정류 수단, 전원 전압을 상기 데이터 기억 장치에 공급하는 전원 전압 공급 수단, 상기 제1 신호 라인을 근거로 하여 장치 내의 클럭을 추출하는 추출 수단, 상기 장치 내의 클럭을 이용하여 상기 제2 신호 라인으로 전송된 상기 역상의 클럭 펄스의 유무를 검출하는 데이터 복조 수단을 구비한다.

상기 구성에 의하면, 변조된 신호는 클럭 펄스의 유무에 따라 논리값을 표시하는 총 진폭 신호이므로, 에지 검출 방식 복조 방법을 이용함이 없이 논리 회로에 의해 복조 처리를 수행할 수 있고, 2선 송신 신호 간 타이밍 스큐우 등에 따른 내부 전원 잡음의 영향을 받지 않고 데이터 추출을 수행할 수 있다. 또한, 데이터 기억 장치의 복조 회로도 종래 기술에 비하여 간단하게 구성하므로, 가격에 대한 장점도 증가한다. 게다가, 제어 장치의 구성도 종래의 구성과 같은 3 진 전압치가 불필요하므로, 데이터 기억 장치의 등가 저항의 편차를 고려하는 조정이 불필요하게되고, 설계의 부담이 감소하게 된다.

본 발명의 청구항 8에 따른 2 선식 데이터 통신 시스템은 제어 장치와 데이터 기억 장치 사이에 제1 신호 라인 및 제2 신호 라인을 통한 데이터 통신을 수행하고 클럭들 및 전력을 공급하는 2 선식 데이터 통신 시스템으로서,

상기 제어 장치는 정상 위상 및 역상의 클럭 펄스를 생성하는 생성 수단, 상기 정상 위상의 클럭 펄스를 상기 제1 신호 라인으로 전송하는 제1 전송 수단, 상기 역상의 클럭 펄스를 상기 송신 데이터의 논리에 따른 상기 정상 위상의 클럭 펄스에 대한 지연 시간의 변화에 의존하여 변조하는 변조 수단, 및 상기 변조 수단에 의해 변조된 상기 클럭 펄스를 상기 제2 신호 라인으로 전송하는 제2 전송 수단을 구비하고, 상기 데이터 기억 장치는 상기 제1 및 제2 신호 라인의 전압을 정류하는 정류 수단, 전원 전압을 상기 데이터 기억 장치에 공급하는 전원 전압 공급 수단, 상기 제1 신호 라인을 근거로 하여 장치 내의 클럭을 추출하는 추출 수단, 상기 장치 내의 클럭을 이용하여 상기 제2 신호 라인으로 전송된 상기 역상의 클럭 펄스의 지연시간의 변화를 검출하는 데이터 복조 수단을 구비한다.

상기 구성에 의하면, 변조된 신호는 클럭 펄스의 지연 시간 변화에 따라 논리값을 표시하는 총 진폭 신호이므로, 에지 검출 방식 복조 방법을 이용함이 없이 논리 회로에 의해 복조 처리를 수행할 수 있고, 2선 송신 신호 간 타이밍 스큐우 등에 따른 내부 전원 잡음의 영향을 받지 않고 데이터 추출을 수행할 수 있다. 또한, 데이터 기억 장치의 복조 회로도 종래 기술에 비하여 간단하게 구성하므로, 가격에 대한 장점도 증가한다. 게다가, 제어 장치의 구성도 종래의 구성과 같은 3 진 전압치가 불필요하므로, 데이터 기억 장치의 등가 저항의 편차를 고려하는 조정이 불필요하게되고, 설계의 부담이 감소하게 된다.

본 발명의 청구항 9에 따른 2 선식 데이터 통신 시스템은 제어 장치와 데이터 기억 장치 사이에 제1 신호 라인 및 제2 신호 라인을 통한 데이터 통신을 수행하고 클럭들 및 전력을 공급하는 2 선식 데이터 통신 시스템으로서, 상기 제어 장치는 정상 위상 및 역상의 클럭 펄스를 생성하는 생성 수단, 상기 정상 위상의 클럭 펄스를 상기 제1 신호 라인으로 전송하는 제1 전송 수단, 상기 역상의 클럭 펄스를 송신 데이터의 논리에 따른 듀티비의 변화에 의존하여 변조하는 변조 수단, 및 상기 변조 수단에 의해 변조된 상기 클럭 펄스를 상기 제2 신호 라인으로 전송하는 제2 전송 수단을 구비하고, 상기 데이터 기억 장치는 상기 제1 및 제2 신호 라인의 전압을 정류하는 정류 수단, 전원 전압을 상기 데이터 기억 장치에 공급하는 전원 전압 공급 수단, 상기 제1 신호 라인을 근거로 하여 장치 내의 클럭을 추출하는 추출 수단, 상기 장치 내의 클럭을 이용하여 상기 제2 신호 라인을 통하여 전송된 상기 클럭 펄스의 듀티비의 변화를 검출하는 데이터 복조 수단을 구비한다.

상기 구성에 의하면, 변조된 신호는 클럭 펄스의 듀티비의 변화에 따라 논리값을 표시하는 총 진폭 신호이므로, 에지 검출 방식 복조 방법을 이용함이 없이 논리 회로에 의해 복조 처리를 수행할 수 있고, 2선 송신 신호 간 타이밍 스큐우 등에 따른 내부 전원 잡음의 영향을 받지 않고 데이터 추출을 수행할 수 있다. 또한, 데이터 기억 장치의 복조 회로도 종래 기술에 비하여 간단하게 구성하므로, 가격에 대한 장점도 증가한다. 게다가, 제어 장치의 구성도 종래의 구성과 같은 3 진 전압치가 불필요하므로, 데이터 기억 장치의 등가 저항의 편차를 고려하는 조정이 불필요하게되고, 설계의 부담이 감소하게 된다.

본 발명의 청구항 10에 따른 2 선식 데이터 통신 시스템은 제어 장치와 데이터 기억 장치 사이에 제1 신호 라인 및 제2 신호 라인을 통한 데이터 통신을 수행하고 클럭들 및 전력을 공급하는 2 선식 데이터 통신 시스템으로서, 상기 제어 장치는 정상 위상 및 역상의 클럭 펄스를 생성하는 생성 수단, 상기 정상 위상의 클럭 펄스를 상기 제1 신호 라인으로 전송하는 제1 전송 수단, 상기 제2 신호 라인을 통하여 전송하는 상기 역상의 클럭 펄스를 상기 송신 데이터의 논리에 따른 반대 극성으로 중첩하는 펄스 신호의 위치에서 변조하는 변조 수단, 및 상기 변조 수단에 의해 변조된 상기 클럭 펄스를 상기 제2 신호 라인으로 전송하는 제2 전송 수단을 구비하고, 상기 데이터 기억 장치는 상기 제1 및 제2 신호 라인의 전압을 정류하는 정류 수단, 전원 전압을 상기 데이터 기억 장치에 공급하는 전원 전압 공급 수단, 상기 제1 신호 라인을 근거로 하여 장치 내의 클럭을 추출하는 추출 수단, 상기 장치 내의 클럭을 이용하여 상기 제2 신호 라인을 통하여 전송된 반대 극성으로 중첩하는 펄스 위치를 검출하는 데이터 복조 수단을 구비한다.

상기 구성에 의하면, 변조된 신호는 역상의 클럭 펄스에 대해 중첩된 펄스의 위치에 의해 논리값을 표시하는 총 진폭 신호이므로, 에지 검출 방식 복조 방법을 이용함이 없이 논리 회로에 의해 복조 처리를 수행할 수 있고, 2선 송신 신호 간 타이밍 스큐우 등에 따른 내부 전원 잡음의 영향을 받지 않고 데이터 추출을 수행할 수 있다. 또한, 데이터 기억 장치의 복조 회로도 종래 기술에 비하여 간단하게 구성하므로, 가격에 대한 장점도 증가한다. 게다가, 제어 장치의 구성도 종래의 구성과 같은 3 진 전압치가 불필요하므로, 데이터 기억 장치의 등가 저항의 편차를 고려하는 조정이 불필요하게되고, 설계의 부담이 감소하게 된다.

본 발명의 청구항 11에 따른 2 선식 데이터 통신 시스템은 제어 장치와 데이터 기억 장치 사이에 제1 신호 라인 및 제2 신호 라인을 통한 데이터 통신을 수행하고 클럭들 및 전력을 공급하는 2 선식 데이터 통신 시스템으로서, 상기 제어 장치는 정상 위상 및 역상의 클럭 펄스들을 생성하는 생성 수단, 상기 정상 위상 및 역상의 클럭 펄스들을 송신 데이터의 논리에 따른 듀티비의 변화에 의해 변조하는 변조 수단, 및 상기 변조 수단에 의해 변조된 상기 정상 위상 및 역상의 클럭 펄스들을 상기 제1 및 제2 신호 라인으로 각각 전송하는 전송 수단을 구비하고, 상기 데이터 기억 장치는 상기 제1 및 제2 신호 라인의 전압을 정류하는 정류 수단, 전원 전압을 상기 데이터 기억 장치에 공급하는 전원 전압 공급 수단, 상기 제1 신호 라인을 근거로 하여 장치 내의 클럭을 추출하는 추출 수단, 상기 장치 내의 클럭을 이용하여 상기 제1 및 제2 신호 라인을 통하여 전송된 상기 클럭 펄스의 듀티비의 변화를 검출하는 데이터 복조 수단을 구비한다.

본 발명의 청구항 12에 따른 제어 장치는 데이터 기억 장치와의 사이에 제1신호 라인 및 제2 신호 라인을 통한 데이터 통신을 수행하고 클럭들 및 전력을 공급하는 제어 장치로서, 정상 위상 및 역상의 클럭 펄스를 생성하는 수단; 상기 정상 위상의 클럭 펄스를 상기 제1 신호 라인으로 전송하는 제1 전송 수단; 상기 역상의 클럭 펄스를 송신 데이터의 논리에 따라 펄스의 유무에 의존하여 변조하는 변조 수단; 및 상기 변조 수단에 의해 변조된 상기 클럭 펄스를 상기 제2 신호 라인으로 전송하는 제2 전송 수단을 포함한다.

상기 구성에 의하면, 변조된 신호는 클럭 펄스의 유무에 따라 논리값을 표시하는 총 진폭 신호이므로, 에지 검출 방식 복조 방법을 이용함이 없이 논리 회로에 의해 복조 처리를 수행할 수 있고, 2선 송신 신호 간 타이밍 스큐우 등에 따른 내부 전원 잡음의 영향을 받지 않고 데이터 추출을 수행할 수 있다. 또한, 종래의 구성과 같은 3 진 전압치가 불필요하므로, 데이터 기억 장치의 등가 저항의 편차를 고려하는 조정이 불필요하게되고, 설계의 부담이 감소하게 된다.

본 발명의 청구항 13에 따른 제어 장치는 데이터 기억 장치와의 사이에 제1 신호 라인 및 제2 신호 라인을 통한 데이터 통신을 수행하고 클럭들 및 전력을 공급하는 제어 장치로서, 정상 위상 및 역상의 클럭 펄스들을 생성하는 생성 수단; 상기 정상 위상의 클럭 펄스를 상기 제1 신호 라인으로 전송하는 제1 전송 수단; 상기 역상의 클럭 펄스를 상기 송신 데이터의 논리에 따른 상기 정상 위상의 클럭 펄스에 대한 지연 시간의 변화에 의존하여 변조하는 변조 수단; 및 상기 변조 수단에 의해 변조된 상기 클럭 펄스를 상기 제2 신호 라인으로 전송하는 제2 전송 수단을 포함한다.

상기 구성에 의하면, 변조된 신호는 클럭 펄스의 지연 시간 변화에 따라 논리값을 표시하는 총 진폭 신호이므로, 에지 검출 방식 복조 방법을 이용함이 없이 논리 회로에 의해 복조 처리를 수행할 수 있고, 2선 송신 신호 간 타이밍 스큐우 등에 따른 내부 전원 잡음의 영향을 받지 않고 데이터 추출을 수행할 수 있다. 또한, 종래의 구성과 같은 3 진 전압치가 불필요하므로, 데이터 기억 장치의 등가 저항의 편차를 고려하는 조정이 불필요하게되고, 설계의 부담이 감소하게 된다.

본 발명의 청구항 14에 따른 제어 장치는 데이터 기억 장치와의 사이에 제1 신호 라인 및 제2 신호 라인을 통한 데이터 통신을 수행하고 클럭들 및 전력을 공급하는 제어 장치로서, 정상 위상 및 역상의 클럭 펄스들을 생성하는 생성 수단; 상기 정상 위상의 클럭 펄스를 상기 제1 신호 라인으로 전송하는 제1 전송 수단; 상기 역상의 클럭 펄스를 송신 데이터의 논리에 따른 듀티비의 변화에 의존하여 변조하는 변조 수단; 및 상기 변조 수단에 의해 변조된 상기 클럭 펄스를 상기 제2 신호 라인으로 전송하는 제2 전송 수단을 포함한다.

상기 구성에 의하면, 변조된 신호는 클럭 펄스의 듀티비 변화에 따라 논리값을 표시하는 총 진폭 신호이므로, 에지 검출 방식 복조 방법을 이용함이 없이 논리 회로에 의해 복조 처리를 수행할 수 있고, 2선 송신 신호 간 타이밍 스큐우 등에 따른 내부 전원 잡음의 영향을 받지 않고 데이터 추출을 수행할 수 있다. 또한, 종래의 구성과 같은 3 진 전압치가 불필요하므로, 데이터 기억 장치의 등가 저항의 편차를 고려하는 조정이 불필요하게되고, 설계의 부담이 감소하게 된다.

본 발명의 청구항 15에 따른 제어 장치는 데이터 기억 장치와의 사이에 제1신호 라인 및 제2 신호 라인을 통한 데이터 통신을 수행하고 클럭들 및 전력을 공급하는 제어 장치로서, 정상 위상 및 역상의 클럭 펄스를 생성하는 수단; 상기 정상 위상의 클럭 펄스를 상기 제1 신호 라인으로 전송하는 제1 전송 수단; 상기 역상의 클럭 펄스를 상기 송신 데이터의 논리에 따른 반대 극성으로 중첩하는 펄스의 위치에서 변조하는 변조 수단; 및 상기 변조 수단에 의해 변조된 상기 클럭 펄스를 상기 제2 신호 라인으로 전송하는 제2 전송 수단을 포함한다.

상기 구성에 의하면, 변조된 신호는 역상의 클럭 펄스에 대해 중첩된 펄스의 위치에 의해 논리값을 표시하는 총 진폭 신호이므로, 에지 검출 방식 복조 방법을 이용함이 없이 논리 회로에 의해 복조 처리를 수행할 수 있고, 2선 송신 신호 간 타이밍 스큐우 등에 따른 내부 전원 잡음의 영향을 받지 않고 데이터 추출을 수행할 수 있다. 또한, 종래의 구성과 같은 3 진 전압치가 불필요하므로, 데이터 기억 장치의 등가 저항의 편차를 고려하는 조정이 불필요하게되고, 설계의 부담이 감소하게 된다.

본 발명의 청구항 16에 따른 제어 장치는 데이터 기억 장치와의 사이에 제1 신호 라인 및 제2 신호 라인을 통한 데이터 통신을 수행하고 클럭들 및 전력을 공급하는 제어 장치로서, 정상 위상 및 역상의 클럭 펄스를 생성하는 생성 수단; 상기 정상 위상 및 역상의 클럭 펄스를 송신 데이터의 논리에 따른 듀티비의 변화에 의해 변조하는 변조 수단; 및 상기 변조 수단에 의해 변조된 정상 위상 및 역상의 클럭 펄스들을 상기 제1 및 제2 신호 라인으로 각각 전송하는 전송 수단을 포함한다.

상기 구성에 의하면, 변조된 신호는 클럭 펄스의 듀티비에 따라 논리값을 표시하는 총 진폭 신호이므로, 에지 검출 방식 복조 방법을 이용함이 없이 논리 회로에 의해 복조 처리를 수행할 수 있고, 2선 송신 신호 간 타이밍 스큐우 등에 따른 내부 전원 잡음의 영향을 받지 않고 데이터 추출을 수행할 수 있다. 또한, 종래의 구성과 같은 3 진 전압치가 불필요하므로, 데이터 기억 장치의 등가 저항의 편차를 고려하는 조정이 불필요하게되고, 설계의 부담이 감소하게 된다.

본 발명의 청구항 17에 따른 데이터 기억 장치는 제어 장치와의 사이에 제1 신호 라인 및 제2 신호 라인을 통한 데이터 통신을 수행하고 클럭들 및 전력을 공급하는 데이터 기억 장치로서, 상기 제1 및 제2 신호 라인의 전압을 정류하는 정류 수단; 전원 전압을 상기 데이터 기억 장치에 공급하는 전원 전압 공급 수단; 상기 제1 신호 라인을 근거로 하여 장치 내의 클럭을 추출하는 추출 수단; 및 상기 장치 내의 클럭을 이용하여 상기 제2 신호 라인으로 전송된 상기 역상의 클럭 펄스의 유무를 검출하는 데이터 복조 수단을 포함한다.

본 발명의 청구항 18에 따른 데이터 기억 장치는 제어 장치와의 사이에 제1신호 라인 및 제2 신호 라인을 통한 데이터 통신을 수행하고 클럭들 및 전력을 공급하는 데이터 기억 장치로서, 상기 제1 및 제2 신호 라인의 전압을 정류하는 정류 수단; 전원 전압을 상기 데이터 기억 장치에 공급하는 전원 전압 공급 수단; 상기 제1 신호 라인을 근거로 하여 장치 내의 클럭을 추출하는 추출 수단; 및 상기 장치 내의 클럭을 이용하여 상기 제2 신호 라인으로 전송된 상기 역상의 클럭 펄스의 지연시간의 변화를 검출하는 데이터 복조 수단을 포함한다.

본 발명의 청구항 19에 따른 데이터 기억 장치는 제어 장치와의 사이에 제1 신호 라인 및 제2 신호 라인을 통한 데이터 통신을 수행하고 클럭들 및 전력을 공급하는 데이터 기억 장치로서, 상기 제1 및 제2 신호 라인의 전압을 정류하는 정류 수단; 전원 전압을 상기 데이터 기억 장치에 공급하는 전원 전압 공급 수단; 상기 제1 신호 라인을 근거로 하여 장치 내의 클럭을 추출하는 추출 수단; 및 상기 장치 내의 클럭을 이용하여 상기 제2 신호 라인을 통하여 전송된 상기 클럭 펄스의 듀티비의 변화를 검출하는 데이터 복조 수단을 포함한다.

본 발명의 청구항 20에 따른 데이터 기억 장치는 제어 장치와의 사이에 제1 신호 라인 및 제2 신호 라인을 통한 데이터 통신을 수행하고 클럭들 및 전력을 공급하는 데이터 기억 장치로서, 상기 제1 및 제2 신호 라인의 전압을 정류하는 정류 수단; 전원 전압을 상기 데이터 기억 장치에 공급하는 전원 전압 공급 수단; 상기 제1 신호 라인을 근거로 하여 장치 내의 클럭을 추출하는 추출 수단; 및 상기 장치 내의 클럭을 이용하여 상기 제2 신호 라인을 통하여 전송된 반대 극성으로 중첩하는 펄스 위치를 검출하는 데이터 복조 수단을 포함한다.

본 발명의 청구항 21에 따른 2 선식 데이터 통신 방법은 제어 장치와의 사이에 제1 신호 라인 및 제2 신호 라인을 통한 데이터 통신을 수행하고 클럭들 및 전력을 공급하는 데이터 기억 장치로서, 상기 제1 및 제2 신호 라인의 전압을 정류하는 정류 수단; 전원 전압을 상기 데이터 기억 장치에 공급하는 전원 전압 공급 수단; 상기 제1 신호 라인을 근거로 하여 장치 내의 클럭을 추출하는 추출 수단; 및 상기 장치 내의 클럭을 이용하여 상기 제1 및 제2 신호 라인을 통하여 전송된 상기 클럭 펄스들의 듀티비의 변화를 검출하는 데이터 복조 수단을 포함한다.

도 1은 본 발명의 제1 실시예에 따른 2 선식 데이터 통신 방법을 설명하는 파형도이다.

도 2는 본 발명의 제1 실시예에 따른 2 선식 데이터 통신 방법을 이용한 접촉식 데이터 기억 시스템에 있어서 데이터 기억 장치의 구성 예를 나타낸 블럭도이다.

도 3은 본 발명의 제2 실시예에 따른 2 선식 데이터 통신 방법을 설명하는 파형도이다.

도 4는 본 발명의 실시예에 따른 제1 및 제2 송신 신호에서 내부 동작 전압을 생성하기 위한 전파 정류 회로를 나타낸 블럭도이다.

도 5는 도 4에 도시된 전파 정류 회로를 이용하여 생성한 내부 전원을 기준으로 한 경우의 내부 동작을 설명하기 위한 전압 파형도이다.

도 6은 본 발명의 제2 실시예에 따른 2 선식 데이터 통신 방법을 이용한 접촉식 데이터 기억 시스템에 있어서 제어 장치의 구성 예를 나타낸 블럭도이다.

도 7은 본 발명의 제3 실시예에 따른 2 선식 데이터 통신 방법을 설명하는파형도이다.

도 8은 본 발명의 제3 실시예에 따른 2 선식 데이터 통신 방법을 이용한 접촉식 데이터 기억 시스템에 있어서 데이터 기억 장치의 구성 예를 나타낸 블럭도이다.

도 9는 본 발명의 제4 실시예에 따른 2 선식 데이터 통신 방법을 설명하는 파형도이다.

도 10은 본 발명의 제4 실시예에 따른 2 선식 데이터 통신 방법을 이용한 접촉식 데이터 기억 시스템에 있어서 데이터 기억 장치의 구성 예를 나타낸 블럭도이다.

도 11은 본 발명의 제5 실시예에 따른 2 선식 데이터 통신 방법을 설명하는 파형도이다.

도 12는 본 발명의 제5 실시예에 따른 2 선식 데이터 통신 방법을 이용한 접촉식 데이터 기억 시스템에 있어서 데이터 복조 회로의 구성 예를 나타낸 회로도이다.

도 13은 종래의 2 선식 데이터 통신 방법을 설명하는 파형도이다.

도 14는 종래의 2 선식 데이터 통신 방법을 이용한 접촉식 데이터 기억 시스템의 구성 예를 나타낸 블럭도이다.

도 15 종래의 2 선식 데이터 통신 방법을 이용한 접촉식 데이터 기억 시스템에 있어서 데이터 복조 회로의 구성 예를 나타낸 회로도이다.

< 도면의 주요 부분에 대한 부호의 설명 >

208,608,808,1208: 정류 회로 210,610,810,1210: 제2 송신회로

211,611,811,1209: 데이터 복조회로 212,612,812,1212: 평활 커패시터

401: 트랜지스터 스위치 402: 지연용 커패시터

1001: 충방전 회로 1002: 비교기

1201: 제어 장치 1202: 데이터 기억 장치

1203: 전압 레벨 발생 회로 1204: 제1 송신 회로

1205: 클럭 발생 회로 1206: 제1 신호 검출 회로

1211: 클럭 검출 회로 1301: 저역 통과 필터

1302: 고역 통과 필터 1303: 비교기

1304: D 플립 플롭

이하, 본 발명의 실시예를 도면을 기초로 하여 설명한다. 먼저, 본 발명의 특징은 모두 제어 장치로부터 데이터 기억 장치로의 데이터 송신 시의 통신에 관한 것이므로, 이하의 실시예에서는 데이터 기억 장치로부터 제어 장치로의 데이터 송신에 관한 동작 설명은 생략한다. (제1 실시예)

도 1은 본 발명의 제1 실시예에 따른 2 선식 데이터 통신 방법을 설명하는파형도이다. 도 2는 본 발명의 제1 실시예에 따른 2 선식 데이터 통신 방법을 이용한접촉식 데이터 기억 시스템에 있어서 데이터 기억 장치의 구성 예를 나타낸 블럭도이다.

본 발명의 제1 실시예에 따른 2 선식 데이터 통신 방법은 도 1(a)에 도시된 안정된 클럭으로서 제1 송신 신호 및 도 1(b)에 도시된 클럭 펄스에 데이터를 중첩한 제2 송신 신호를 사용한다. 송신 데이터가 특정 논리(도 1에서는 "1")인 구간에서는 제1 송신 신호 및 제2 송신 신호는 상호 반대 위상의 클럭 펄스의 관계로 되고, 송신 데이터가 반대의 논리(도 1에서는 "0")인 구간에서는 제2 송신 신호에는 클럭 펄스를 송신하지 않도록 한다.

이와 같이 송신 신호를 수신하는 상기 데이터 기억 장치는 먼저 제1 및 제2 송신 신호의 전파 정류에 의해 내부 동작 전압을 생성하는 경우에, 제1 송신 신호에 기초를 두어 안정된 내부 동작 클럭을 추출한다. 그 후, 상기 내부 동작 클럭을 사용하여 제2의 송신 신호의 클럭 펄스의 유무를 검출함으로써, 도 1(e)에 도시된 바와 같이 간단히 데이터 복조를 수행한다.

도 2에 도시된 데이터 기억 장치는 정류 회로(208), 데이터 복조 회로(211), 내부 전원용 평활 커패시터(212), 및 제2 송신 회로(210)를 포함한다. 사기 정류 회로(208)는 제1 및 제2 송신 신호로부터 내부 전원 전압을 생성한다. 데이터 복조 회로(211)는 제어 장치로부터의 수신 데이터를 추출한다. 제2 송신 회로(210)는 데이터 기억 장치로부터 제어 장치로 데이터를 송신하는 경우에 사용된다,

데이터 복조 회로(211)는 제1 송신 신호를 기초로 하여 안정된 클럭 펄스(도 1(a))를 추출하고, 그것을 동작 클럭으로서 그 하강 에지에서 제2 송신 신호(도1(b))를 직접 D 플립 플롭에 래치하는 것에 의해 복조 데이터를 추출한다(도 1(e)).

설명을 간략하게 하기 위하여, 도 2에서는 제1 및 제2 송신 신호를 데이터 복조 회로(211)의 D 플립 플롭에 직접 입력하지만, 실제로는 제1 및 제2 송신 신호로부터 전압 레벨 및 극성을 조정하여 신호를 재생하는 조정 회로가 필요하다. 또한, 클럭 스큐우에 의한 홀드(hold) 오류가 발생하지 않도록 시간 조정 회로가 필요한 경우가 있다는 것을 알 수 있다.

본 발명의 제1 실시예에 따른 데이터 복조 회로는 제1 송신 신호를 내부 동작 클럭으로서 제2 송신 신호의 클럭 펄스의 유무를 데이터로서 검출한다. 그래서, 제1 및 제2 송신 신호의 배타적 논리합 등의 조합된 논리 데이터를 데이터 복조 회로(211)의 D 플립 플롭의 입력 신호로서 회로 구성을 하는 것도 가능하다.

정류 회로(208)에는 전파 정류에 의해 내부 전원 전압을 생성하므로, 상기 실시예에 있어서 데이터가 "0" 논리의 경우에 제2 송신 신호에 펄스가 송신되지 않고, 클럭의 반 주기로 전력이 공급되지 않는 구간이 발생한다. 그 때문에, 내부 전원 회로에 평활 커패시터(212)를 삽입하여 상기 구간의 전력을 유지할 필요가 있다.

도 1(d)에 도시된 바와 같이, 제1 및 제2 송신 신호가 상호 반대 상으로 되는 경우, 데이터 기억 장치 내부의 전원 전압을 Vdd, 전력이 공급되지 않는 구간을 t0, 데이터 기억 장의내부 회로의 등가 저항 값을 R, 내부 전원 회로의 용량을 C로 하면, t0 시간 경과 후의 전원 전압 값 Vdd1은 아래의 [식 1]로 표현된다.

[식 1]

Vdd1 = Vdd ×(exp(-t0/RC))

따라서, 상기 Vdd1가 상기 내부 회로의 최저 동작 전압 보다 작지 않도록 용량 C의 값을 결정할 수 있다. 상기 값이 작은 경우는 특히 용량 소자를 삽입하지 않아도 내부 회로의 기생 용량만으로 가능한 경우도 있다.

종래 기술에서는 데이터가 소 진폭 신호이므로, 변화점을 에지(edge) 검출하는 복조 방법이 이용된다. 따라서, 신호간의 스큐우에 의한 내부 전원 전압의 변동 등으로 간단히 복조 오류가 발생할 가능성이 있다. 하지만, 본 발명의 실시예에서는 데이터 신호를 클럭 펄스의 유무에 따라 표시하는 총 진폭 신호이므로, 에지 검출 방식 복조 방법을 요구함이 없이 논리 회로에 의해 복조 처리가 가능하고, 신호간 스큐우 등의 영향에 의한 복조 오류의 가능성이 거의 발생되지 않는다.

또한, 데이터 기억 장치의 복조 회로도 종래 기술에 비해 간단히 구성할 수 있으므로, 가격에 대한 장점도 크다. 게다가, 제어 장치의 구성도 기본 클럭 및 송신 데이터가 있으면, 간단한 논리 회로에 의해 제2 송신 신호를 생성하고, 종래에서와 같이 3진 전압값이 불필요하므로 데이터 기억 장치의 등가 저항의 편차도 고려한 조정이 불필요하고, 상기 제어 장치의 구성 설계에 대한 부담이 감소될 수 있다.

(제2 실시예)

도 3은 본 발명의 제2 실시예에 따른 2 선식 데이터 통신 방법을 설명하는 파형도이다. 도 6은 본 발명의 제2 실시예에 따른 2 선식 데이터 통신 방법을 이용한 접촉식 데이터 기억 시스템에 있어서 제어 장치의 구성 예를 나타낸 블럭도이다.

본 발명의 제2 실시예에 따른 2 선식 데이터 통신 방법에서는 도 3(a)에 도시된 안정된 클럭으로서 제1 송신 신호 및 도 3(b)에 도시된 클럭 펄스에 데이터를 중첩한 제2 송신 신호를 사용한다. 상기 제1 송신 신호와 상기 제2 송신 신호는 상호 반대의 위상을 갖는 클럭 펄스의 관계에 있다. 송신 데이터가 특정 논리(도 3에서는 "1")의 경우에는 제1 송신 신호의 "로우" 펄스에 대해 제2 송신 신호의 "하이" 펄스가 시간 td 만큼 진행한 신호로 되고, 송신 데이터가 반대의 논리(도 3에서는 "0")의 경우는 제2 송신 신호의 "하이" 펄스가 시간 td2 만큼 진행한 신호로 된다.

이와 같은 송신 신호를 수신한 데이터 기억 장치에서는 먼저, 제1 및 제2 송신 신호에 대한 전파 정류에 의해 내부 동작 전압을 생성하는 동시에, 제1 송신 신호를 기초로 하여 안정된 내부 동작 클럭을 추출한다. 이어서, 상기 데이터 기억 장치는 상기 내부 동작 클럭을 이용하여 제2 송신 신호의 지연 시간의 변화를 데이터 신호로서 검출함으로써 도 3(e)에 도시된 바와 같이 간단하게 데이터 복조를 수행한다.

상기 시간 동안의 동작을 도 4 및 도 5를 참조하여 설명한다. 도 4는 제1 및 제2 송신 신호에서 내부 동작 전압을 생성하기 위한 전파 정류 회로의 일예이다. 상기 전파 정류 회로는 Pch 모스트랜지스터들(M1~M4)로 구성된다. 도 5는 도 4에 도시된 전파 정류 회로를 이용하여 생성한 내부 전원을 기준으로 한 경우의 내부 동작을 설명하기 위한 전압 파형도이다.

먼저, 도 4의 전파 정류 회로에 있어서, 제2 송신 신호 입력 단자에 "하이" 전압, 제2 송신 신호 입력 단자에 "로우" 전압이 인가되어 있는 경우, 제2 송신 신호 입력 단자로부터 모스 트랜지스터(M2)를 통하여 내부 Vdd에 흘러 들어가고, 내부 Vss로부터 모스 트랜지스터(M3)를 통하여 제1 송신 신호 입력 단자로 전류가 흘러 나간다. 이 경우, 모스 트랜지스터들(M1 및 M4)은 턴 오프 상태가 된다.

그 후, 제2 송신 신호 입력 단자의 인가 전압이 "하이"에서 "로우"로 변하는 경우, 내부 Vdd 전위는 모스 트랜지스터(M2)를 통하여 제2 송신 신호 단자에 클램프된 상태이므로, 제1 및 제2 송신 신호 입력 단자 전압과 거의 동일한 전위 (모스 트랜지스터(M2)의 Vt 전압 정도의 차이)로 된다. 내부 Vdd-Vss 간 전압은 전원간 평활 커패시터에서 일정 기간 유지되므로, 제2 송신 신호 입력 단자의 인간 전압의 변화에 따라 내부 Vss 전위도 감소된다. 이 때문에, 내부 Vss 전위를 기준으로서 제1 및 제2 송신 신호 단자의 전압 변화를 보는 경우에는, 반대로 제1 송신 신호 입력 파형이 "로우"에서 "하이"로 변화하고, 제2 송신 신호 입력 파형은 "하이"로 남게된다. 그 상태에서 다음 제1 송신 신호 입력 단잔 전압이 "로우"에서 "하이"로 변화할 때는 내부 Vss를 기준으로서 고려한 경우의 제2 송신 신호 입력 파형이 "하이"에서 "로우"로 변한다.

그 후, 제1 송신 신호 입력 단자 전압이 "하이", 제2 송신 신호 입력 단자 전압이 "로우"의 상태 (M1 및 M4는 턴 온 상태이지만, M2 및 M3은 턴 오프 상태)로부터, 제2 송신 신호 입력 단자 전압이 "로우"에서 "하이"로 변화하는 경우, 내부Vdd 전위는 모스 트랜지스터(M1)를 통하여 제1 송신 신호 입력 단자 전압에 클램프된 상태이고, 거의 동일한 전위 (모스 트랜지스터(M1)의 Vt 전압 정도의 차이)로 남게 된다. 그래서, 내부 Vss를 기준으로서 보는 경우, 제2 송신 신호 입력 파형도 상기 단자 전압의 변화에 따라 "로우"에서 "하이"로 변화한다. 그 상태에서, 제1 송신 신호 입력 단자 전압이 "하이"에서 "로우"로 변화하는 경우에는 내부 Vdd 전위는 모스트랜지스터(M2)을 통하여 제2 송신 신호 입력 단자 전압에 클램프된 상태이므로, 내부 Vss를 기준으로 고려한 경우의 제1 송신 신호 입력 파형도 또한 "하이"에서 "로우"로 변한다.

상기에서 설명한 동작은 도 5의 파형도에 나타나 있다. 내부 Vss 전위를 기준으로 고려한 경우, 제1 송신 신호 파형(a) 및 제2 송신 신호 파형(b)은 각각 파형들 (d) 및 (e)로 된다. 여기에서 내부 신호 (d)를 정형하여(shape), 동작 클럭 (g)를 얻는다. 상기 내부 신호를 △d 만큼 지연시켜 얻은 신호 (f)가 상기 내부 신호 (e)의 하강 타이밍에서 래치되어서, 복조된 데이터 (h)가 얻어질 수 있게 된다. 지연 시간 △d는 td1-△d가 래치용 플립 플롭의 셋업 시간을, ｜td2-△d｜(td2가 음수인 경우는 -td1+△d)가 홀드 시간을 만족하도록 설정될 수 있다.

도 5에 있어서, 추출된 동작 클럭 (g)의 하강 타이밍이 제1 송신 신호 파형 (a)의 하강 타이밍에 동기되어 있고, 신호 파형 (e)의 하강 타이밍이 제1 송신 신호 (a)의 상승 타이밍에 동기되어 있다. 그래서, 상기 신호 파형 (e)로부터 상기 동작 클럭을 생성하는 것도 바람직하다. 이 경우에는, 신호 파형 (d)을 △d 만큼 지연시켜 얻은 신호를 데이터로서 래치함으로써, 제1 송신 신호 (a)의 상승 타이밍에서 복조 데이터를 얻을 수 있다.

또한, 제2 실시예에서는 도 4의 구성을 갖는 정류 회로를 이용하여 설명하고 있다. 하지만, 상기 정류 회로의 구성을 변화시킴으로써, 내부 Vss를 기준으로 고려한 제1 송신 신호 파형 (d) 또는 제2 송신 신호 파형 (e)의 변화 타이밍이 상기 설명에 의한 변화 타이밍과 다를 수 있다. 따라서, 상기 정류 회로의 구성에 따라 각 내부 신호를 추출하는 방법을 조절할 필요가 있다.

제2 실시예에 따른 데이터 기억 장치의 회로 구성은 도 2에 도시된 제1 실시예에 따른 데이터 기억 장치와 회로 영상에 대하여는 기본적으로 동일한 구성으로 가능하므로, 그 상세 설명은 생략된다. 하지만, 제1 송신 신호로서 클럭 펄스의 하강 에지에서 제2 송신 신호를 D 플립 플롭에 의해 래치함으로써 데이터를 복조한다. 또한, 도 5의 동작 설명에서 기재된 바와 같이, D 플립 플롭으로의 입력 신호를 △d 만큼 지연시키는 회로가 요구된다.

도 6에 도시한 제어 장치에 있어서, 3단의 인버터가 기준 클럭에 대하여 직렬 접속되어 제1 송신 신호(도 3(a))를 생성한다. 3단의 인버터가 상기 기준 클럭에 대하여 직렬 접속되어 제2 송신 신호(도 3(b))를 생성한다. 전송될 데이터의 논리에 의해 제2 송신 신호를 지연하기 위하여, 인버터 회로의 배선 부하를 스위칭하기 위한 트랜지스터 스위치(401) 및 지연용 커패시터(402)가 제공된다.

상기한 바와 같이 구성된 제어 장치에 있어서, 먼저, 제1 송신 신호 라인에는 기준 클럭으로부터 3단의 인버터 회로를 통과한 클럭 펄스가 출력된다. 제2 송신 신호 라인에는 송신 데이터가 논리 "1"의 경우는 트랜지스터 스위치(401)의 게이트에 "로우" 전압이 되어 트랜지스터 스위치(401)가 턴 오프되고, 기준 클럭으로부터 2단의 인버터 회로를 통과한 클럭 펄스가 출력한다. 이 경우, 제2 송신 신호는 제1 송신 신호 보다 인버터 회로 1단(도 3의 td1) 만큼 빠르게 출력된다.

그 후, 송신 데이터의 논리가 "0"인 경우, 트랜지스터 스위치(401)의 게이트에 "하이" 전압이 인가되어 트랜지스터 스위치(401)가 턴 온되고, 기준 클럭 입력으로부터 제1 단의 인버터 회로의 출력 배선 부하가 지연용 커패시터(402)에 의해 증가한다. 그 결과, 제2 송신 신호 라인으로의 출력 신호는 지연용 커패시터(402) 만큼 (도 3의 td1-td2의 시간에 해당하는) 지연되므로, 상기 출력 신호는 제1 송신 신호 출력 보다 td2 시간 만큼 빠르게 출력된다. 이와 같은 방법으로, 도 3에 도시된 제1 송신 신호 (a) 및 제2 송신 신호 (b)가 생성된다.

제2 실시예에 의하면, 배선 부하가 상기 트랜지스터 스위치(401) 및 지연용 커패시터(402)에 의해 변한다. 하지만, 배선 저항에 의한 부하 또는 배선 저항과 지연용 커패시터의 조합에 의한 부하는 상기 트랜지스터 스위치(401)에 의해 스위칭될 수 있다.

도 3에 도시된 시간 td1-△d는 도 2의 데이터 복조 회로(211)의 D 플립 플롭의 셋 업 시간 규정을 만족하도록 결정되고, ｜td2-△d｜는 상기 D 플립 플롭의 홀드 시간을 만족하도록 결정될 수 있다.

상기 신호의 중간 노드의 배선 부하 변경에 따라 신호 지연 시간을 변화시킴으로써 상기 송신 신호를 생성하는 제2 실시예에 따른 방법은 논리 회로에 의하여 제1 및 제2 송신 신호를 생성하는 종래의 방법을 비교하면 다음과 같은 장점을 갖는다.

데이터 기억 장치에서는 제1 및 제2 송신 신호를 전파 정류함으로써 내부 동작 전원을 생성한다. 따라서, 제1 및 제2 송신 신호가 동일한 극성을 갖고 일시적으로 정지하는 경우, 즉, 도 3에 도시된 스큐우 td1 또는 td2의 시간 내의 상태에서 신호가 정지하는 경우, 내부 회로의 전원 전압이 감소한다. 그 후, 신호 송신이 다시 발생하여도, 처리를 연속적으로 수행할 수 없고, 상기 처리를 초기부터 다시 수행할 필요가 있다.

예를 들면, 제1 및 제2 송신 신호를 마이크로컴퓨터의 출력 포트에 의해 생성하여 직접 출력하는 경우, 도중에 상기 마이크로컴퓨터의 인터럽트 처리가 발생하여 데이터 기억 장치로의 송신 신호를 일정 시간 정지한 후 재 처리를 실행할 수 있다. 하지만, 상기 송신 신호를 일시적으로 정지시키는 경우, 상기 제1 및 제2 송신 신호는 반드시 반대 극성으로 정지할 필요가 있으므로, 상기 마이크로컴퓨터의 부담이 증가하게 된다.

본 발명의 제어 장치의 구성에 의하면, 기준 클럭이 통신 도중에 정지하여도, 신호의 시간 지연 후, 제1 및 제2 송신 신호가 정상 상태에서는 반대 극성으로 정지하므로, 데이터 기억 장치의 내부 전원 전압이 감소하지 않고, 기준 클럭이 다시 발생한 후, 처리를 연속적으로 수행할 수 있다. 따라서, 본 발명은 상기 마이크로컴퓨터의 처리 등으로 과도한 부하가 불필요하지 않게 되는 이점을 갖는다.

전파 정류에 의해 내부 전원 전압을 생성하므로, 신호들 사이의 스큐우로 인한 전력이 공급되지 않는 시간들 td1 및 td2가 발생한다. 그 때문에, 내부 전원에평활 커패시터를 삽입하여 상기 구간의 전력을 유지할 필요가 있다. 평활 커패시터의 용량 값을 결정하는 방법은 제1 실시예에서 설명된 방법과 동일하다. 하지만, 제2 실시예는 신호간 스큐우(td1 또는 td2 중 큰 쪽)로 인하여 제1 실시예의 경우의 시간 t0 보다 더 짧은 시간으로 하는 것이 가능하므로, 더 작은 용량 값이 실현 가능하게 된다.

종래 기술은 데이터가 소 진폭의 신호이므로, 신호의 변화점의 에지를 검출하는 복조 방법이므로, 신호들 간 스큐우로 인하여 내부 전원 전압의 변동 등으로 간단히 복조 오류가 발생할 가능성이 있다. 하지만, 제2 실시예에서는 데이터 신호를 클럭 펄스의 지연 시간의 변화에 의해 표시되는 총 진폭 신호이므로, 에지 검출 방식 복조 방법을 필요로 하지 않으면서 논리 회로에 의해 복조 처리가 가능하고, 2선의 송신 신호간의 타이밍 스큐우 등으로 인하여 내부 전원 잡음의 영향을 받지 않으면서 데이터를 추출할 수 있다.

또한, 데이터 기억 장치의 복조 회로도 종래 기술에 비하여 간단하게 구성 가능하므로, 가격을 많이 절약할 수 있다. 게다가, 제어 장치의 구성도 종래의 구성과 같은 3 진 전압치가 불필요하므로, 데이터 기억 장치의 등가 저항의 편차를 고려하는 조정이 불필요하게되고, 설계의 부담이 감소하게 된다.

(제3 실시예)

도 7은 본 발명의 제3 실시예에 따른 2 선식 데이터 통신 방법을 설명하는 파형도이다. 도 8은 본 발명의 제3 실시예에 따른 2 선식 데이터 통신 방법을 이용한 접촉식 데이터 기억 시스템에 있어서 데이터 기억 장치의 구성 예를 나타낸 블럭도이다.

제3 실시예에 따른 2 선식 데이터 통신 방법은 도 7(a)에 도시된 안정된 클럭 펄스로서 제1 송신 신호 및 도 7(b)에 도시된 제1 송신 신호와는 반대 위상을 갖는 클럭 펄스로서 송신 데이터의 논리에 의해 클럭 펄스의 듀티비를 변화시킨 제2 송신 신호를 이용한다.

상기한 송신 신호를 수신하는 데이터 기억 장치에서는, 먼저 제1 및 제2 송신 신호를 전파 정류함으로써 내부 동작 전압을 생성하는 동시에, 제1 송신 신호를 기초로 하여 안정된 내부 동작 클럭을 추출한다. 그 후, 상기 내부 동작 클럭을 이용하여 제2 송신 신호의 클럭 펄스의 듀티비의 변화를 추출함으로써 도 7(e)에 도시된 바와 같이, 간단하게 복조를 수행할 수 있다.

도 8에 도시된 데이터 기억 장치는 정류 회로(608), 데이터 복조 회로(611), 내부 전원용 평활 커패시터(612), 및 제2 송신 회로(610)를 포함한다. 정류 회로(608)는 제1 및 제2 송신 신호로부터 내부 전원 전압을 생성한다. 데이터 복조 회로(611)는 제어 장치로부터의 수신 데이터를 추출한다. 제2 송신 회로(610)은 데이터 기억 장치로부터 제어 장치로 데이터를 송신하는 경우에 사용된다.

데이터 복조 회로(611)에서는, 제1 송신 신호를 기초로 하여 도 7(a)에 도시된 안정된 클럭 펄스를 추출하고, 상기 클럭 펄스를 동작 클럭으로서 상기 클럭 펄스의 상승 에지에서 제2 송신 신호(도 7(b))를 직접 D 플립 플롭에 래치함으로써 복조 데이터를 추출하고 있다(도 7(e)). 복조 방법은 상기한 제2 실시예와 기본적으로 동일하므로, 그에 대한 상세 설명은 생략된다.

제3 실시예에서는 제2 송신 신호의 클럭 펄스의 듀티비는, 송신 데이터 논리가 "1"의 경우는 3:7이고, 송신 데이터 논리가 "0"의 경우는 5:5가 된다. 이러한 차이를 검출하기 위하여, 제1 송신 신호의 하강 에지에서 제2 송신 신호를 △d 만큼 지연시킨 신호는 래치된다. 이러한 듀비티의 비율은 제1 송신 신호를 상기 클럭으로서 제2 송신 신호를 래치하는 경우 D 플립 플롭의 셋업 시간의 규정을 충분히 만족하도록 설정되는 것이 바람직하다.

상기 설명을 단순화하기 위하여, 도 8에 있어서, 제1 및 제2 송신 신호를 데이터 복조 회로(611)의 D 플립 플롭에 직접 입력한다. 하지만, 실제로는 제1 및 제2 송신 신호로부터 전압으로부터 전압 레벨 및 극성을 조정하여 신호를 재생하는 조정 회로가 필요하게 된다. 또한 제2 실시예에서 설명된 바와 같이, D 플립 플롭으로의 입력 신호를 △d 만큼 지연시킨 회로가 필요하게 된다.

제3 실시예에 따른 상기 데이터 복조 회로는 제1 송신 신호를 내부 동작 클럭으로서 제2 송신 신호의 클럭 펄스의 듀티비의 변화를 데이터로서 검출한다. 그래서, 제1 및 제2 송신 신호의 배타적 논리 합과 같은 논리 조합 데이터를 데이터 복조 회로(611)의 D 플립 플롭으로의 입력 신호로 사용된 회로 구성이 형성될 수 있다.

전파 정류에 의해 내부 전원 전압을 생성하므로, 제1 송신 신호 및 제2 송신 신호의 클럭 펄스의 듀티비 차이 만큼 전력이 공급될 수 없는 구간 (제1 및 제2 송신 신호가 상호 반대 위상을 가지지 않는 구간)이 발생한다. 그 때문에, 내부 전원에 평활 커패시터(612)를 삽입하여 상기 구간의 전력을 유지할 필요가 있다. 상기평활 커패시터(612)의 용량 값을 결정하는 제3 실시예에 따른 방법은 제1 실시예의 방법과 동일하므로, 그에 대한 상세 설명은 생략된다.

종래 기술은 데이터가 소 진폭의 신호이므로, 신호의 변화점의 에지를 검출하는 복조 방법이므로, 신호들 간 스큐우로 인하여 내부 전원 전압의 변동 등으로 간단히 복조 오류가 발생할 가능성이 있다. 하지만, 제3 실시예에서는 데이터 신호를 클럭 펄스의 지연 시간의 변화에 의해 표시되는 총 진폭 신호이므로, 에지 검출 방식 복조 방법을 필요로 하지 않으면서 논리 회로에 의해 복조 처리가 가능하고, 2선의 송신 신호간의 타이밍 스큐우 등으로 인하여 내부 전원 잡음의 영향을 받지않으면서 데이터를 추출할 수 있다.

또한, 데이터 기억 장치의 복조 회로도 종래 기술에 비하여 간단하게 구성하므로, 가격을 많이 절약할 수 있다. 게다가, 제어 장치의 구성도 종래의 구성과 같은 3 진 전압치가 불필요하고 총 진폭의 신호를 이용하므로, 상기 제어 장치가 논리 회로에 의해 간단히 형성되어 설계의 부담이 감소하게 된다.

(제4 실시예)

도 9는 본 발명의 제4 실시예에 따른 2 선식 데이터 통신 방법을 설명하는 파형도이다. 도 10은 본 발명의 제4 실시예에 따른 2 선식 데이터 통신 방법을 이용한 접촉식 데이터 기억 시스템에 있어서 데이터 기억 장치의 구성 예를 나타낸 블럭도이다.

제4 실시예에 따른 2 선식 데이터 통신 방법은 도 9(a)에 도시된 안정된 클럭 펄스로서 제1 송신 신호 및 도 9(b)에 도시된 제1 송신 신호와는 반대 위상을갖는 클럭 펄스로서 그 신호의 극성이 "하이" 또는 "로우"에 소 시간 폭 t0의 펄스 신호를 중첩하는 것에 대응하여 "하이" 또는 "로우"의 논리 데이터를 갖는 제2 송신 신호를 이용한다.

상기한 송신 신호를 수신하는 데이터 기억 장치에서는, 먼저 제1 및 제2 송신 신호를 전파 정류함으로써 내부 동작 전압을 생성하는 동시에, 제1 송신 신호를 기초로 하여 안정된 내부 동작 클럭을 추출한다. 그 후, 제1 및 제2 송신 신호의 배타적 논리 합에 의해 제2 송신 신호에 충첩된 소 시간 폭 t0의 펄스 신호를 추출하고, 이것이 제1 송신 신호의 클럭 펄스의 어느 극성에 중첩되어 있는 지를 검출하고, 이것을 제1 송신 신호에 기초하여 추출된 내부 동작 클럭에 의해 처리한다. 그 결과, 간단하게 데이터 복조가 수행될 수 있다.

도 10에 도시된 데이터 기억 장치는 정류 회로(808), 데이터 복조 회로(811), 내부 전원용 평활 커패시터(812), 및 제2 송신 회로(810)를 포함한다. 정류 회로(808)는 제1 및 제2 송신 신호로부터 내부 전원 전압을 생성한다. 데이터 복조 회로(811)는 제어 장치로부터의 수신 데이터를 추출한다. 제2 송신 회로(810)은 데이터 기억 장치로부터 제어 장치로 데이터를 송신하는 경우에 사용된다.

데이터 복조 회로(811)에서는, 도 9(d)에 도시된 바와 같이 제1 및 제2 송신 신호의 배타적 논리 합을 추출하고, 도 9(e)에 도시된 바와 같이 상기 신호를 클럭 펄스로서 제1 송신 신호를 제1 단의 D 플립 플롭에 의해 래치한다. 데이터 복조 회로(811)에서는 또한 도 9(f)에 도시된 바와 같이, 상기 제1 단의 D 플립 플롭의 출력을 제1 송신 신호를 기초로 하여 추출한 클럭 펄스에 의해 다음 단의 D 플립 플롭에서 래치함으로써 복조 데이터 신호를 얻는다.

설명을 간단화하기 위하여, 도 10에 있어서, 제1 및 제2 송신 신호를 데이터 복조 회로(811)의 D 플립 플롭 및 논리 게이트로 입력되지만, 실제로는 제1 및 제2 송신 신호로부터 전압 레벨 및 극성을 조정하여 신호를 재생하는 조정 회로가 필요하다. 또한, 제1 및 제2 송신 신호의 배타적 논리 합에는 신호 간의 스큐우에 의해 미소 펄스 (위스커)가 발생하므로, 실제로는 필터 회로가 필요하게 된다. 하지만, 본 발명의 실시예에서는 설명을 간단하게 하기 위하여, 상세 설명은 생략된다.

전파 정류에 의해 내부 전원 전압을 생성하므로, 제2 송신 신호에 중첩된 펄스 신호의 소 시간 폭 t0 동안에는 전력이 공급되지 않게 된다. 그 때문에, 내부 전원에 평활 커패시터(812)를 삽입하여 상기 구간의 전력을 유지할 필요가 있다. 상기 평활 커패시터(812)의 용량 값을 결정하는 제4 실시예에 따른 방법은 제1 실시예의 방법과 동일하므로, 상세 설명은 생략된다.

종래 기술은 데이터가 소 진폭의 신호이므로, 신호의 변화점의 에지를 검출하는 복조 방법이므로, 신호들 간 스큐우로 인하여 내부 전원 전압의 변동 등으로 간단히 복조 오류가 발생할 가능성이 있다. 하지만, 제4 실시예에서는 데이터 신호를 클럭 펄스의 지연 시간의 변화에 의해 표시되는 총 진폭 신호이므로, 에지 검출 방식 복조 방법을 필요로 하지 않으면서 논리 회로에 의해 복조 처리가 가능하고, 2선의 송신 신호간의 타이밍 스큐우 등으로 인하여 내부 전원 잡음의 영향을 받지 않으면서 데이터를 추출할 수 있다.

또한, 데이터 기억 장치의 복조 회로도 종래 기술에 비하여 간단하게 구성하므로, 가격을 많이 절약할 수 있다. 게다가, 제어 장치의 구성도 종래의 구성과 같은 3 진 전압치가 불필요한 데이터 기억 장치의 등가 저항의 편차를 고려한 조정이 불필요하게 되어 설계의 부담이 감소하게 된다.

(제5 실시예)

도 11은 본 발명의 제5 실시예에 따른 2 선식 데이터 통신 방법을 설명하는 파형도이다. 도 12는 본 발명의 제5 실시예에 따른 2 선식 데이터 통신 방법을 이용한 접촉식 데이터 기억 시스템에 있어서 데이터 복조 회로의 구성 예를 나타낸 회로도이다.

제5 실시예에 따른 2 선식 데이터 통신 방법은, 도 11(c)에 도시된 바와 같이, 송신하는 데이터 논리에 의해 듀티비가 변하는 클럭 펄스로서 도 11(a)에 도시된 제1 송신 신호 및 제1 송신 신호와는 반대 위상을 갖는 클럭 펄스로서 제2 송신 신호를 이용한다.

상기한 송신 신호를 수신하는 데이터 기억 장치에서는, 먼저 제1 및 제2 송신 신호를 전파 정류함으로써 내부 동작 전압을 생성하는 동시에, 제1 송신 신호를 기초로 하여 안정된 내부 동작 클럭을 추출한다. 이 경우, 제1 또는 제2 송신 신호는 듀티비는 변하지만, 클럭 주기 t는 일정하게 유지된다. 따라서, 상기 듀티비를 매우 큰 또는 작은 값으로 설정하지 않는 한, 상기 내부 동작 클럭이 사용될 수 있다. 그 후, 상기 듀티비의 변화를 추출하기 위한 시간 결정 기능을 갖는 데이터 복조 회에 의해 데이터를 추출한다. 상기 듀티비의 변화율은 시간 결정 기능의 편차의 범위를 고려하여 설정된다.

제5 실시예에 따른 데이터 기억 장치는 데이터 복조 회로를 제외하면 제1 실시예에서 설명한 도 2의 기억 장치와 동일한 구성이므로, 상세 설명은 생략된다. 도 12에 도시된 데이터 기억 장치는 충방전 회로(1001), 비교기(1002), 및 2단의 D 플립 플롭을 포함한다. 충방전 회로(1001)는 제2 송신 신호의 신호 극성에 의해 턴 온/오프되는 트랜지스터 스위치, 저항 소자, 및 커패시터 소자로 구성되어 시간 판정 역할을 한다. 비교기(1002)는 상기 충방전 회로(1001)의 출력을 내부 기준 전압과 비교한다. 2단의 D 플립 플롭은 상기 비교기(1002)의 출력을 제1 송신 신호를 기초로 하여 추출한 클럭 펄스에 의해 래치한다.

먼저, 제2 송신 신호의 신호 극성이 "하이"인 경우, 트랜지스터 스위치가 턴 온되어 내부 Vdd로부터 충방전 회로(1001)의 커패시터 소자로 충전이 이루어진다. 이 때, 커패시터 소자는 내부 Vdd에 가까운 전압으로 충전되어, 내부 기준 전압 보다도 높은 전압을 가지고, 그에 따라 비교기(1002)의 출력은 "하이"로 된다. 이어서, 제2 송신 신호의 신호 극성이 "로우"인 경우, 트랜지스터 스위치가 턴 오프되어 커패시터 소자에 충전된 전하가 저항 소자를 통하여 방전한다. 그 전압이 내부 기준 전압 보다 낮아지면, 비교기(1002)의 출력은 "로우"가 된다(도 11(d) 및 (e)).

따라서, 충방전 회로(1001)의 출력이 내부 기준 전압 보다 낮아질 때 까지의 방전 시간이 클럭 비율의 1/2 정도가 되도록 상기 저항 소자 및 커패시터 소자의 값들을 결정하면, 클럭 펄스의 듀티비의 변화에 대한 시간 판정이 가능하다. 제5 실시예에서는 커패시터 소자에 충전된 전하를 저항 소자를 통하여 방전시키지만,저항 소자 대신에 트랜지스터 소자로 방전시키는 것도 가능하다.

그 후, D 플립 플롭에 의해 비교기(1002)의 출력을 제1 송신 신호의 하강 에지에서 래치한 후 (도 11(f)), 상기 출력을 제1 송신 신호의 상승 에지에서 래치함으로써 시간 정형된 복조 데이터를 추출할 수 있다 (도 11(g)).

제5 실시예에서는 제1 및 제2 송신 신호를 의도적으로 동일한 극성으로 하는 시간이 존재하지 않으므로, 데이터 기억 장치의 내부 전원의 평활 용량은 소 용량 값으로 구성될 수 있다.

종래 기술은 데이터가 소 진폭의 신호이므로, 신호의 변화점의 에지를 검출하는 복조 방법이므로, 신호들 간 스큐우로 인하여 내부 전원 전압의 변동 등으로 간단히 복조 오류가 발생할 가능성이 있다. 하지만, 제5 실시예에서는 데이터 신호를 클럭 펄스의 듀티비로 표시하는 총 진폭 신호이므로, 에지 검출 방식 복조 방법을 필요로 하지 않으면서 논리 회로에 의해 복조 처리가 가능하고, 2선의 송신 신호간의 타이밍 스큐우 등으로 인하여 내부 전원 잡음의 영향을 받지 않으면서 데이터를 추출할 수 있다.

또한, 제어 장치의 구성도 종래의 구성과 같은 3 진 전압치가 불필요한 데이터 기억 장치의 등가 저항의 편차를 고려한 조정이 불필요하게 되어 설계의 부담이 감소하게 된다.

상기한 바와 같이, 본 발명에 의하면, 신호 간의 스큐우의 증가 또는 데이터 기억 장치의 내부 회로의 동작 등의 영향으로 발생하는 내부 전원 전압의 잡음에의한 데이터 복조 오류를 일으키지 않는 안정된 2 선식 통신을 실현할 수 있다. 또한, 데이터 기억 장치의 복조 회로도 간단하게 구성할 수 있으므로, 가격도 절약하게 된다. 더욱이, 제어 장치의 구성에 있어서도 종래와 같이 3진 전압 값이 불필요하므로, 데이터 기억 장치의 등가 저항의 편차를 고려한 조정이 불필요하여 설계에 대한 부담이 감소하게 된다.

Claims

제어 장치와 데이터 기억 장치 사이에 제1 신호 라인 및 제2 신호 라인을 통한 데이터 통신을 수행하고 클럭들 및 전력을 공급하는 2 선식 데이터 통신 방법으로서,

상기 제1 신호 라인을 통하여 정상 위상의 클럭 펄스가 전송되고, 상기 제2 신호 라인을 통하여 송신 데이터의 논리에 따라 변조된 역상의 클럭 펄스가 전송되는 것을 특징으로 하는 2 선식 데이터 통신 방법.
제1 항에 있어서, 상기 제2 신호 라인을 통하여 전송되는 상기 역상의 클럭 펄스를 상기 송신 데이터의 논리에 따른 펄스의 유무에 의존하여 변조 및 생성하는 것을 특징으로 하는 2 선식 데이터 통신 방법.
제1 항에 있어서, 상기 제2 신호 라인을 통하여 전송되는 상기 역상의 클럭 펄스를 상기 송신 데이터의 논리에 따른 상기 정상 위상의 클럭 펄스에 대한 지연 시간의 변화에 의해 변조 및 생성하는 것을 특징으로 하는 2 선식 데이터 통신 방법.
제1 항에 있어서, 상기 제2 신호 라인을 통하여 전송하는 상기 역상의 클럭 펄스를 상기 송신 데이터의 논리에 따른 듀티비의 변화에 의해 변조 및 생성하는것을 특징으로 하는 2 선식 데이터 통신 방법.
제1 항에 있어서, 상기 제2 신호 라인을 통하여 전송하는 상기 역상의 클럭 펄스를 상기 송신 데이터의 논리에 따라 반대 극성으로 중첩하는 펄스 신호의 위치에서 변조 및 생성하는 것을 특징으로 하는 2 선식 데이터 통신 방법.
제1 항에 있어서, 상기 제1 신호 라인을 통하여 전송하는 상기 정상 위상의 클럭 신호 및 상기 제2 신호 라인을 통하여 전송하는 상기 역상의 클럭 펄스를 상기 송신 데이터의 논리에 따른 듀티비의 변화에 의해 변조 및 생성하는 것을 특징으로 하는 2 선식 데이터 통신 방법.
제어 장치와 데이터 기억 장치 사이에 제1 신호 라인 및 제2 신호 라인을 통한 데이터 통신을 수행하고 클럭들 및 전력을 공급하는 2 선식 데이터 통신 시스템으로서,

상기 제어 장치는 정상 위상 및 역상의 클럭 펄스를 생성하는 생성 수단, 상기 정상 위상의 클럭 펄스를 상기 제1 신호 라인으로 전송하는 제1 전송 수단, 상기 역상의 클럭 펄스를 송신 데이터의 논리에 따라 펄스의 유무에 의존하여 변조하는 변조 수단, 및 상기 변조 수단에 의해 변조된 상기 클럭 펄스를 상기 제2 신호 라인으로 전송하는 제2 전송 수단을 구비하고,

상기 데이터 기억 장치는 상기 제1 및 제2 신호 라인의 전압을 정류하는 정류 수단, 전원 전압을 상기 데이터 기억 장치에 공급하는 전원 전압 공급 수단, 상기 제1 신호 라인을 근거로 하여 장치 내의 클럭을 추출하는 추출 수단, 상기 장치 내의 클럭을 이용하여 상기 제2 신호 라인으로 전송된 상기 역상의 클럭 펄스의 유무를 검출하는 데이터 복조 수단을 구비하는 것을 특징으로 하는 2 선식 데이터 통신 시스템.
제어 장치와 데이터 기억 장치 사이에 제1 신호 라인 및 제2 신호 라인을 통한 데이터 통신을 수행하고 클럭들 및 전력을 공급하는 2 선식 데이터 통신 시스템으로서,

상기 제어 장치는 정상 위상 및 역상의 클럭 펄스를 생성하는 생성 수단, 상기 정상 위상의 클럭 펄스를 상기 제1 신호 라인으로 전송하는 제1 전송 수단, 상기 역상의 클럭 펄스를 상기 송신 데이터의 논리에 따른 상기 정상 위상의 클럭 펄스에 대한 지연 시간의 변화에 의존하여 변조하는 변조 수단, 및 상기 변조 수단에 의해 변조된 상기 클럭 펄스를 상기 제2 신호 라인으로 전송하는 제2 전송 수단을 구비하고,

상기 데이터 기억 장치는 상기 제1 및 제2 신호 라인의 전압을 정류하는 정류 수단, 전원 전압을 상기 데이터 기억 장치에 공급하는 전원 전압 공급 수단, 상기 제1 신호 라인을 근거로 하여 장치 내의 클럭을 추출하는 추출 수단, 상기 장치 내의 클럭을 이용하여 상기 제2 신호 라인으로 전송된 상기 역상의 클럭 펄스의 지연시간의 변화를 검출하는 데이터 복조 수단을 구비하는 것을 특징으로 하는 2 선식 데이터 통신 시스템.
제어 장치와 데이터 기억 장치 사이에 제1 신호 라인 및 제2 신호 라인을 통한 데이터 통신을 수행하고 클럭들 및 전력을 공급하는 2 선식 데이터 통신 시스템으로서,

상기 제어 장치는 정상 위상 및 역상의 클럭 펄스를 생성하는 생성 수단, 상기 정상 위상의 클럭 펄스를 상기 제1 신호 라인으로 전송하는 제1 전송 수단, 상기 역상의 클럭 펄스를 송신 데이터의 논리에 따른 듀티비의 변화에 의존하여 변조하는 변조 수단, 및 상기 변조 수단에 의해 변조된 상기 클럭 펄스를 상기 제2 신호 라인으로 전송하는 제2 전송 수단을 구비하고,

상기 데이터 기억 장치는 상기 제1 및 제2 신호 라인의 전압을 정류하는 정류 수단, 전원 전압을 상기 데이터 기억 장치에 공급하는 전원 전압 공급 수단, 상기 제1 신호 라인을 근거로 하여 장치 내의 클럭을 추출하는 추출 수단, 상기 장치 내의 클럭을 이용하여 상기 제2 신호 라인을 통하여 전송된 상기 클럭 펄스의 듀티비의 변화를 검출하는 데이터 복조 수단을 구비하는 것을 특징으로 하는 2 선식 데이터 통신 시스템.
제어 장치와 데이터 기억 장치 사이에 제1 신호 라인 및 제2 신호 라인을 통한 데이터 통신을 수행하고 클럭들 및 전력을 공급하는 2 선식 데이터 통신 시스템으로서,

상기 제어 장치는 정상 위상 및 역상의 클럭 펄스를 생성하는 생성 수단, 상기 정상 위상의 클럭 펄스를 상기 제1 신호 라인으로 전송하는 제1 전송 수단, 상기 제2 신호 라인을 통하여 전송하는 상기 역상의 클럭 펄스를 상기 송신 데이터의 논리에 따른 반대 극성으로 중첩하는 펄스 신호의 위치에서 변조하는 변조 수단, 및 상기 변조 수단에 의해 변조된 상기 클럭 펄스를 상기 제2 신호 라인으로 전송하는 제2 전송 수단을 구비하고,

상기 데이터 기억 장치는 상기 제1 및 제2 신호 라인의 전압을 정류하는 정류 수단, 전원 전압을 상기 데이터 기억 장치에 공급하는 전원 전압 공급 수단, 상기 제1 신호 라인을 근거로 하여 장치 내의 클럭을 추출하는 추출 수단, 상기 장치 내의 클럭을 이용하여 상기 제2 신호 라인을 통하여 전송된 반대 극성으로 중첩하는 펄스 위치를 검출하는 데이터 복조 수단을 구비하는 것을 특징으로 하는 2 선식 데이터 통신 시스템.
제어 장치와 데이터 기억 장치 사이에 제1 신호 라인 및 제2 신호 라인을 통한 데이터 통신을 수행하고 클럭들 및 전력을 공급하는 2 선식 데이터 통신 시스템으로서,

상기 제어 장치는 정상 위상 및 역상의 클럭 펄스들을 생성하는 생성 수단, 상기 정상 위상 및 역상의 클럭 펄스들을 송신 데이터의 논리에 따른 듀티비의 변화에 의해 변조하는 변조 수단, 및 상기 변조 수단에 의해 변조된 상기 정상 위상 및 역상의 클럭 펄스들을 상기 제1 및 제2 신호 라인으로 각각 전송하는 전송 수단을 구비하고,

상기 데이터 기억 장치는 상기 제1 및 제2 신호 라인의 전압을 정류하는 정류 수단, 전원 전압을 상기 데이터 기억 장치에 공급하는 전원 전압 공급 수단, 상기 제1 신호 라인을 근거로 하여 장치 내의 클럭을 추출하는 추출 수단, 상기 장치 내의 클럭을 이용하여 상기 제1 및 제2 신호 라인을 통하여 전송된 상기 클럭 펄스의 듀티비의 변화를 검출하는 데이터 복조 수단을 구비하는 것을 특징으로 하는 2 선식 데이터 통신 시스템.
데이터 기억 장치와의 사이에 제1 신호 라인 및 제2 신호 라인을 통한 데이터 통신을 수행하고 클럭들 및 전력을 공급하는 제어 장치로서,

정상 위상 및 역상의 클럭 펄스를 생성하는 수단;

상기 정상 위상의 클럭 펄스를 상기 제1 신호 라인으로 전송하는 제1 전송 수단;

상기 역상의 클럭 펄스를 송신 데이터의 논리에 따라 펄스의 유무에 의존하여 변조하는 변조 수단; 및

상기 변조 수단에 의해 변조된 상기 클럭 펄스를 상기 제2 신호 라인으로 전송하는 제2 전송 수단을 포함하는 것을 특징으로 하는 제어 장치.
데이터 기억 장치와의 사이에 제1 신호 라인 및 제2 신호 라인을 통한 데이터 통신을 수행하고 클럭들 및 전력을 공급하는 제어 장치로서,

정상 위상 및 역상의 클럭 펄스들을 생성하는 생성 수단;

상기 정상 위상의 클럭 펄스를 상기 제1 신호 라인으로 전송하는 제1 전송 수단;

상기 역상의 클럭 펄스를 상기 송신 데이터의 논리에 따른 상기 정상 위상의 클럭 펄스에 대한 지연 시간의 변화에 의존하여 변조하는 변조 수단; 및

상기 변조 수단에 의해 변조된 상기 클럭 펄스를 상기 제2 신호 라인으로 전송하는 제2 전송 수단을 포함하는 것을 특징으로 하는 제어 장치.
데이터 기억 장치와의 사이에 제1 신호 라인 및 제2 신호 라인을 통한 데이터 통신을 수행하고 클럭들 및 전력을 공급하는 제어 장치로서,

정상 위상 및 역상의 클럭 펄스들을 생성하는 생성 수단;

상기 정상 위상의 클럭 펄스를 상기 제1 신호 라인으로 전송하는 제1 전송 수단;

상기 역상의 클럭 펄스를 송신 데이터의 논리에 따른 듀티비의 변화에 의존하여 변조하는 변조 수단; 및

상기 변조 수단에 의해 변조된 상기 클럭 펄스를 상기 제2 신호 라인으로 전송하는 제2 전송 수단을 포함하는 것을 특징으로 하는 제어 장치.
데이터 기억 장치와의 사이에 제1 신호 라인 및 제2 신호 라인을 통한 데이터 통신을 수행하고 클럭들 및 전력을 공급하는 제어 장치로서,

정상 위상 및 역상의 클럭 펄스를 생성하는 수단;

상기 정상 위상의 클럭 펄스를 상기 제1 신호 라인으로 전송하는 제1 전송 수단;

상기 역상의 클럭 펄스를 상기 송신 데이터의 논리에 따른 반대 극성으로 중첩하는 펄스의 위치에서 변조하는 변조 수단; 및

상기 변조 수단에 의해 변조된 상기 클럭 펄스를 상기 제2 신호 라인으로 전송하는 제2 전송 수단을 포함하는 것을 특징으로 하는 제어 장치.
데이터 기억 장치와의 사이에 제1 신호 라인 및 제2 신호 라인을 통한 데이터 통신을 수행하고 클럭들 및 전력을 공급하는 제어 장치로서,

정상 위상 및 역상의 클럭 펄스를 생성하는 생성 수단;

상기 정상 위상 및 역상의 클럭 펄스를 송신 데이터의 논리에 따른 듀티비의 변화에 의해 변조하는 변조 수단; 및

상기 변조 수단에 의해 변조된 정상 위상 및 역상의 클럭 펄스들을 상기 제1 및 제2 신호 라인으로 각각 전송하는 전송 수단을 포함하는 것을 특징으로 하는 제어 장치.
제어 장치와의 사이에 제1 신호 라인 및 제2 신호 라인을 통한 데이터 통신을 수행하고 클럭들 및 전력을 공급하는 데이터 기억 장치로서,

상기 제1 및 제2 신호 라인의 전압을 정류하는 정류 수단;

전원 전압을 상기 데이터 기억 장치에 공급하는 전원 전압 공급 수단;

상기 제1 신호 라인을 근거로 하여 장치 내의 클럭을 추출하는 추출 수단; 및

상기 장치 내의 클럭을 이용하여 상기 제2 신호 라인으로 전송된 상기 역상의 클럭 펄스의 유무를 검출하는 데이터 복조 수단을 포함하는 것을 특징으로 하는 데이터 기억 장치.
제어 장치와의 사이에 제1 신호 라인 및 제2 신호 라인을 통한 데이터 통신을 수행하고 클럭들 및 전력을 공급하는 데이터 기억 장치로서,

상기 제1 및 제2 신호 라인의 전압을 정류하는 정류 수단;

전원 전압을 상기 데이터 기억 장치에 공급하는 전원 전압 공급 수단;

상기 제1 신호 라인을 근거로 하여 장치 내의 클럭을 추출하는 추출 수단; 및

상기 장치 내의 클럭을 이용하여 상기 제2 신호 라인으로 전송된 상기 역상의 클럭 펄스의 지연시간의 변화를 검출하는 데이터 복조 수단을 포함하는 것을 특징으로 하는 데이터 기억 장치.
제어 장치와의 사이에 제1 신호 라인 및 제2 신호 라인을 통한 데이터 통신을 수행하고 클럭들 및 전력을 공급하는 데이터 기억 장치로서,

상기 제1 및 제2 신호 라인의 전압을 정류하는 정류 수단;

전원 전압을 상기 데이터 기억 장치에 공급하는 전원 전압 공급 수단;

상기 제1 신호 라인을 근거로 하여 장치 내의 클럭을 추출하는 추출 수단; 및

상기 장치 내의 클럭을 이용하여 상기 제2 신호 라인을 통하여 전송된 상기 클럭 펄스의 듀티비의 변화를 검출하는 데이터 복조 수단을 포함하는 것을 특징으로 하는 데이터 기억 장치.
제어 장치와의 사이에 제1 신호 라인 및 제2 신호 라인을 통한 데이터 통신을 수행하고 클럭들 및 전력을 공급하는 데이터 기억 장치로서,

상기 제1 및 제2 신호 라인의 전압을 정류하는 정류 수단;

전원 전압을 상기 데이터 기억 장치에 공급하는 전원 전압 공급 수단;

상기 제1 신호 라인을 근거로 하여 장치 내의 클럭을 추출하는 추출 수단; 및

상기 장치 내의 클럭을 이용하여 상기 제2 신호 라인을 통하여 전송된 반대 극성으로 중첩하는 펄스 위치를 검출하는 데이터 복조 수단을 포함하는 것을 특징으로 하는 데이터 기억 장치.
제어 장치와의 사이에 제1 신호 라인 및 제2 신호 라인을 통한 데이터 통신을 수행하고 클럭들 및 전력을 공급하는 데이터 기억 장치로서,

상기 제1 및 제2 신호 라인의 전압을 정류하는 정류 수단;

전원 전압을 상기 데이터 기억 장치에 공급하는 전원 전압 공급 수단;

상기 제1 신호 라인을 근거로 하여 장치 내의 클럭을 추출하는 추출 수단; 및

상기 장치 내의 클럭을 이용하여 상기 제1 및 제2 신호 라인을 통하여 전송된 상기 클럭 펄스들의 듀티비의 변화를 검출하는 데이터 복조 수단을 포함하는 것을 특징으로 하는 데이터 기억 장치.