KR20040103455A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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KR20040103455A
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사사끼다까오끼
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가부시끼가이샤 한도따이 센단 테크놀로지스
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Abstract

본 발명의 과제는 F 이온 주입에 의한 Si 기판으로의 손상이나, 게이트 절연막 및 게이트 산화막으로의 F의 혼입을 억제하면서, 효과적으로 Si 기판과 게이트 절연막과의 계면에 있어서의 계면 준위를 저하시키는 것이다.
Si 기판을, 희박 불산을 이용하여 세정한 후 스핀 건조시킨다. Si 기판 상에 F가 잔류한 상태에서, 세정 후의 Si 기판 상에 절연막을 형성한다. 이 때, 절연막의 형성과 함께 Si 기판 상에 잔류한 F에 의해, 절연막과 Si 기판과의 계면 부근에 Si - F 결합을 포함하는 불소 종단부가 형성된다. 그 후, 절연막 상에 전극을 형성한다.

Description

반도체 장치 및 반도체 장치의 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다. 더욱 구체적으로는, Si 기판 상에 게이트 산화막 및 게이트 절연막을 포함하는 트랜지스터 구조를 갖는 반도체 장치 및 그 제조 방법에 적합한 것이다.
일반적으로, 계면 준위는 디바이스의 응답 시간의 지연이나 디바이스의 안정성의 열화 등 디바이스에 악영향을 초래한다고 생각되어, 반도체 장치의 제조에 있어서는 이 계면 준위의 저하 방법의 연구가 진행되고 있다. 여기서 계면 준위라함은, 반도체와 금속 또는 절연막과의 접합 계면에 형성되는 전자 에너지 준위이다. 예를 들어, 전계 효과 트랜지스터에 있어서는 게이트 절연막과 Si 기판과의 계면에 형성되는 국재 준위인 계면 준위에 의한 반도체 특성의 열화가 문제가 된다.
이 계면 준위는, 계면에 있어서의 원자간 결합의 차단에 의해 발생되는 댕글링 본드(미결합손)라 불리우는 구조 결함이 주원인이 되는 것이라 생각되고 있다. 따라서, 예를 들어 트랜지스터에 있어서는 Si 기판에, 혹은 Si 기판과 게이트 절연막에 F 이온을 주입함에 따른 F의 종단 효과가 댕글링 본드의 해소에 유효하다고 생각되고 있다.
그런데, 전계 효과 트랜지스터를 제조하는 경우, 우선 STI(소자 분리 영역)나 WELL이 형성된 기판 상을 세정한다. 이 세정에 있어서는, 일반적으로 희박 불산 수용액에 의한 세정을 행하고, 그 후 순수(純水)에 의한 린스를 행하여 기판을 건조시킨다. 이에 의해, 기판 상의 자연 산화막 등이 제거된다. 다음에, 세정 후의 기판에 게이트 절연막이 되는 절연막을 형성한다. 그 후, 절연막 상에 게이트 전극이 되는 금속막을 형성하고, 이를 게이트 전극으로 하여 에칭에 의해 가공한다. 다음에, 게이트 전극을 마스크로 하여 이온 주입을 행하고 연장부을 형성한다. 또한, 게이트 전극의 측면에 사이드 월을 형성한 후, 다시 이온 주입을 행하여 소스 · 드레인을 형성한다.
이러한 트랜지스터의 제조 공정에 있어서, 상술한 불소 종단 효과에 의해 계면 준위를 저하시키는 방법으로서, 구체적으로는 예를 들어 게이트 절연막 형성 전후에 기판에 F 이온을 주입하는 방법이 제안되어 있다(예를 들어, 특허 문헌 1 참조).
또한, 게이트 전극을 형성하여 가공한 후 게이트 전극 상에 마스크를 형성하고, 소스 · 드레인을 거쳐서 게이트 절연막에 F 이온을 주입하는 방법도 제안되어 있다(예를 들어, 특허 문헌 2 참조).
[특허 문헌 1]
일본 특허 공개 평8-316465호 공보
[특허 문헌 2]
일본 특허 공개 평7-147398호 공보
그러나, 게이트 절연막 형성 전에 F 이온 주입하는 경우, 직접 Si 기판에 F 이온을 주입하게 되므로 Si 기판 자체에 입히는 손상이 커진다. 이로 인해, 반도체 장치 자체의 신뢰성의 저하를 초래하는 경우가 있다고 생각된다.
또한, 게이트 절연막 형성 후에 F 이온을 주입하는 경우, 게이트 전극 및 게이트 절연막 중에도 F 이온이 주입되므로, 반도체 장치의 불량율이 커져 반도체 장치의 신뢰성의 저하를 초래하는 경우가 있다고 생각된다.
또한, 게이트 전극 형성 후에 F 이온을 주입하는 경우, 가령 게이트 전극 상에 마스크를 형성하였다고 해도 엄밀하게는 게이트 전극 중에 F 이온이 주입되는 경우가 있다고 생각된다. 특히, PMOS의 전극 중에 B가 주입되어 있는 경우에 게이트 전극 중에 F 이온이 주입되면, B가 증속 확산되어 버린다. 이 증속 확산은, 반도체 디바이스 특성의 변동 등의 원인이 되어 반도체 장치의 신뢰성 저하의 원인이 된다.
따라서 본 발명은, 이상의 문제를 해결하면서 Si 기판과 게이트 절연막과의 계면에 보다 효과적으로 F를 도입하여, 불소 종단부를 형성한 반도체 장치 및 이 반도체 장치의 제조 방법을 제안하는 것이다.
도1은 본 발명의 제1 실시 형태에 있어서의 반도체 장치를 설명하기 위한 단면 개략도.
도2는 본 발명의 제1 실시 형태에 있어서의 반도체 장치의 제조 방법을 설명하기 위한 흐름도.
도3은 본 발명의 제1 실시 형태에 있어서의 반도체 장치의 제조 과정에 있어서의 상태를 설명하기 위한 단면 개략도.
도4는 본 발명의 제1 실시 형태에 있어서의 반도체 장치의 제조 과정에 있어서의 상태를 설명하기 위한 단면 개략도.
도5는 본 발명의 제1 실시 형태에 있어서의 반도체 장치의 제조 과정에 있어서의 상태를 설명하기 위한 단면 개략도.
도6은 본 발명의 제1 실시 형태에 있어서의 반도체 장치의 제조 과정에 있어서의 상태를 설명하기 위한 단면 개략도.
도7은 본 발명의 제1 실시 형태에 있어서의 반도체 장치의 제조 과정에 있어서의 상태를 설명하기 위한 단면 개략도.
도8은 본 발명의 제1 실시 형태에 있어서의 반도체 장치의 제조 과정에 있어서의 상태를 설명하기 위한 단면 개략도.
도9는 본 발명의 제1 실시 형태에 있어서의 반도체 장치의 제조 과정에 있어서의 상태를 설명하기 위한 단면 개략도.
도10은 본 발명의 제1 실시 형태에 있어서의 반도체 장치의 전기 특성을 설명하기 위한 그래프도.
도11은 본 발명의 제2 실시 형태에 있어서의 반도체 장치를 설명하기 위한 단면 개략도.
도12는 본 발명의 제2 실시 형태에 있어서의 반도체 장치의 제조 방법을 설명하기 위한 단면 개략도.
도13은 본 발명의 제2 실시 형태에 있어서의 반도체 장치의 제조 과정에 있어서의 상태를 설명하기 위한 단면 개략도.
도14는 본 발명의 제2 실시 형태에 있어서의 반도체 장치의 전기 특성을 설명하기 위한 그래프도.
<도면의 주요 부분에 대한 부호의 설명>
2 : Si 기판
4 : STI(소자 분리 영역)
6 : WELL
8 : 연장부
10 : 소스 · 드레인
12 : 게이트 산화막(SiO2막)
14 : 불소 종단부
16 : 게이트 전극(폴리실리콘막)
18 : 사이드 월
22 : 층간 절연막
24 : 콘택트 플러그
30 : 희생 산화막
32 : 불소
40 : 고유전율막
100, 200 : 반도체 장치
따라서, 본 발명에 있어서의 반도체 장치는 Si 기판과,
상기 기판 상에 형성된 소스 · 드레인과,
상기 소스 · 드레인 사이에 형성된 게이트 절연막과,
상기 게이트 절연막 상에 형성된 게이트 전극과,
상기 게이트 절연막과 상기 게이트 전극과의 계면 부근의 Si - F 결합을 포함하는 불소 종단부를 구비하고,
상기 불소 종단부의 F 원자의 함유량은 상기 계면 부근에 있어서 피크를 갖고, 또한 그 함유량은 1 × 1020㎝-3이상인 것이다.
또한, 본 발명에 있어서의 반도체 장치의 제조 방법은 Si 기판을 세정하는 세정 공정과,
세정 후의 상기 Si 기판 상에 절연막을 형성하는 절연막 형성 공정과,
상기 절연막 상에 전극을 형성하는 전극 형성 공정을 구비하고,
상기 세정 공정은 희박 불산을 이용하여 상기 Si 기판을 세정하는 희박 불산처리 공정과,
상기 희박 불산을 스핀으로 건조시키는 스핀 건조 공정을 포함하고,
상기 절연막 형성 공정은 상기 절연막의 형성과 함께, 상기 스핀 건조 공정에 있어서 상기 Si 기판 상에 잔류한 F에 의해 상기 절연막과 상기 Si 기판과의 계면 부근에 Si - F 결합을 포함하는 불소 종단부를 형성하는 것이다.
이하 도면을 참조하여, 본 발명의 실시 형태에 대해 설명한다. 또, 각 도면에 있어서 동일 또는 상당하는 부분에는 동일 부호를 붙여 그 설명을 생략 내지 간략화한다.
(제1 실시 형태)
도1은, 본 발명의 제1 실시 형태에 있어서의 반도체 장치(100)를 설명하기 위한 단면 개략도이다.
반도체 장치(100)는 p 채널 MOS 트랜지스터이다. 도1에 도시한 바와 같이, 반도체 장치(100)의 Si 기판(2)에는 소자 분리 영역(STI ; Shallow Trench Isolation)(4)이 형성되고, STI(4)에 의해 분리된 부분에 nWELL(6)이 형성되어 있다. 또한, Si 기판(2) 표면 부근에는 비교적 접합 깊이가 얕은 연장부(8)가 형성되고, 그 외측에 비교적 접합 깊이가 깊은 소스 · 드레인(10)이 형성되어 있다.
또한, 소스 · 드레인(10) 사이의 채널 영역 부분의 Si 기판(2) 상에는 SiO2막으로 이루어지는 게이트 산화막(12)이 형성되어 있다. 또한, Si 기판(2)과 게이트 산화막(12)과의 계면 부근에는, Si - F 결합을 포함하는 불소 종단부(14)가 형성되어 있다. 또한, 게이트 산화막(12) 상에는 폴리실리콘으로 이루어지는 게이트 전극(16)이 형성되어 있다. 또한, 불소 종단부(14)를 포함하는 게이트 산화막(12)과 게이트 전극(16)과의 측면부에는 사이드 월(18)이 형성되어 있다.
또한, Si 기판(2) 상에는 게이트 산화막(12), 게이트 전극(16) 및 사이드 월(18)을 매립하도록 하여 층간 절연막(22)이 형성되어 있다. 층간 절연막(22)에는, 그 표면으로부터 Si 기판(2)의 소스 · 드레인(10)까지 관통하는 콘택트 플러그(24)가 형성되어 있다.
도2는, 게이트 산화막(12)과 Si 기판(2)과의 계면 부근에 형성된 불소 종단부(14)의 불소 프로파일을 나타내는 그래프도이다.
도2에 나타낸 바와 같이, 불소 종단부(14)의 F 함유량은 게이트 산화막(12)과 Si 기판(2)과의 계면에 피크를 갖고, 또한 이 피크에 있어서 1 × 1020(㎝-3) 이상의 양의 F 원자를 함유한다. 즉, 게이트 산화막(12)과 Si 기판(2)과의 계면 부근에 있어서, F 원자가 충분히 존재하는 상태로 되어 있다.
불소 종단부(14)에 함유된 F 원자는, 게이트 산화막(12)과 Si 기판(2)과의 계면 부근에 있어서 Si - F 결합을 형성하고 있다. 즉, 불소 종단부(14)에 있어서는 게이트 산화막(12)과 Si 기판(2)과의 계면 부근에 있어서의 Si의 댕글링 본드(미결합손)가 F로 종단되어 있다. 따라서, 불소 종단부(14)에 의해 계면 준위의 저감이 도모되고 있다.
도3은, 본 발명의 제1 실시 형태에 있어서의 반도체 장치(100)의 제조 방법을 설명하기 위한 흐름도이다. 또한, 도4 내지 도9는 반도체 장치(100)의 각 제조 공정에 있어서의 상태를 설명하기 위한 단면 개략도이다.
이하, 도3 내지 도9를 이용하여 반도체 장치(100)의 제조 방법을 설명한다.
우선, 도4에 도시한 바와 같이 Si 기판(2) 상에 STI(4)를 형성한다(스텝 S102). STI(4)는 Si 기판(2)에 비교적 얕은 홈을 형성한 후, 이 홈에 SiO2를 매립함으로써 형성된다.
그 후, Si 기판(2) 상에 희생 산화막(30)을 형성한다(스텝 S104). 이 희생 산화막(30)을 거쳐서, n형 불순물을 주입하여 nWELL(6)을 형성한다(스텝 S106).
다음에, 희박 불산 처리를 행한다(스텝 S108). 여기서는, HF : H2O ＝ 1 : 200 정도의 희박 불산 수용액을 이용한다. 이에 의해, Si 기판(2)이 세정되어 Si 기판(2) 상에 형성된 희생 산화막(30)과 자연 산화막이 제거된다.
그 후, 계속하여 스핀에 의해 제거함으로써 스핀 건조를 행한다(스텝 S110). 통상의 세정 공정에서는, 희박 불산에 의한 처리 후 H2O나 HF를 완전히 제거하기 위해, 순수에 의한 세정 린스 공정과 건조 공정이 행해진다. 그러나 여기서는, 스핀 건조를 행한다. 이에 의해, 도5에 도시한 바와 같이 Si 기판(2) 표면에 F(32)가 충분히 잔류된 상태가 된다.
다음에, 도6에 도시한 바와 같이 Si 기판(2) 상에 게이트 산화막(12)의 재료막으로서, SiO2막을 형성한다(스텝 S112). SiO2막(게이트 산화막)(14)은, 650 ℃ 이하의 온도 조건 하에서 Si 기판(2) 표면을 산화함으로써 형성된다. 이 때, Si기판(2) 상에는 F(32)가 충분히 존재하므로, Si 기판(2)과 SiO2막(12)과의 계면 부근에 있어서는 Si의 댕글링 본드(미결합손)와 F가 결합한 Si - F 결합을 포함하는 불소 종단부(14)가 형성된다. 여기서, 650 ℃ 이하의 저온에서 산화함으로써 F가 열에 의해 릴리프되는 것을 억제할 수 있고, 또한 F의 양을 제어할 수도 있다.
그 후, SiO2막(12)과 Si 기판(2)과의 계면 부근에만 가열 처리를 가한다(스텝 S114). 여기서는, 가시광 영역을 주성분으로 하는 플래쉬 램프를 이용하여 1 msec의 가열을 행한다. 이에 의해, 실효적으로 계면 부근만을 1000 ℃ 이상으로 높인다. 이에 의해, 열산화막과 동등 이상의 특성을 갖는 막으로 재구축된다.
다음에, 도7에 도시한 바와 같이 게이트 전극(16)의 재료막으로서 폴리실리콘막을 형성한다(스텝 S116). 여기서는, CVD법(Chemical Vapor Deposition)을 이용한다. 그 후, 폴리실리콘막(게이트 전극)(16)에 불순물을 주입한다(스텝 S118).
다음에, 도8에 도시한 바와 같이 폴리실리콘막을 게이트 전극(16)의 폭에 가공한다(스텝 S120). 여기서는, 폴리실리콘막(16) 상에 레지스트 마스크를 형성하고, 이를 마스크로 하여 에칭을 행한다. 그 후, 레지스트 마스크를 제거한다.
그 후, 연장부(8) 형성용 B 이온을 주입한다(스텝 S124). 연장부(8)는 비교적 접합 깊이가 얕은 영역이 되도록 한다. 여기서, BF2를 이용하면 게이트 전극 중에 불소가 도입되게 되어 전극 중의 B의 증속 확산이 발생하므로, BF2를 이용하는 것은 피하는 쪽이 좋다.
다음에, 도9에 도시한 바와 같이 게이트 전극(16) 및 불소 종단부(14)를 포함하는 게이트 산화막(12)의 측벽에 사이드 월(18)을 형성한다(스텝 S126). 사이드 월(18)은 SiN막을 전체적으로 형성한 후, 에칭을 행하여 이를 제거함으로써 형성된다. 불소 종단부(14)를 포함하는 SiO2막의 표면에 노출되는 부분도 동시에 제거된다.
다음에, 게이트 전극(16)과 사이드 월(18)을 마스크로 하여 이온 주입을 행한다(스텝 S128). 여기서는, 소스 · 드레인(10)의 접합 깊이가 비교적 깊어지도록 하여 B 이온을 주입한다.
그 후, 게이트 전극(16) 등을 매립하도록 하여 Si 기판(2) 상에 층간 절연막(22)을 형성한다(스텝 S130). 또한, 층간 절연막(22)을 관통하는 콘택트 플러그(24)를 형성한다(스텝(132)). 여기서는, 층간 절연막(22) 표면으로부터 Si 기판(2)의 소스 · 드레인(10)에까지 도달하는 개구를 형성하고, 이 개구에 텅스텐을 매립하여 층간 절연막(22) 표면이 노출될 때까지 CMP에 의한 평탄화를 행한다.
이와 같이 하여, 도1에 도시한 바와 같은 반도체 장치(100)가 형성된다.
도10은, 본 발명의 반도체 장치(100)에 있어서의 NBTI(Negative Bias Temperature Instability)와 계면 준위에 대해 나타낸 그래프도이다. 도10에 있어서, 횡축은 불소 농도(㎝-3), 좌측 종축은 NBTI[ΔVth(mV)], 우측 종축은 계면 준위[Dit(㎝-2eV-1)]를 나타낸다.
도10에 나타낸 바와 같이, 종래의 게이트 산화막에 비해 제1 실시 형태에 있어서의 불소 종단 처리를 한 반도체 장치(100)의 계면 준위는 감소하고 있는 것을알 수 있다. 또한, NBTI도 양호하게 개선되어 있는 것을 알 수 있다.
이상 설명한 바와 같이, 제1 실시 형태에 있어서는 반도체 장치(100)의 게이트 산화막(12)과 Si 기판(2)과의 계면에는 불소 종단부(14)가 형성되어 있다. 이에 의해, 이 계면 부근에 발생하는 댕글링 본드를 불소 종단시킬 수 있어 계면 준위의 감소를 도모할 수 있다.
또한, 제1 실시 형태에 있어서는 종래와 같이 불소 종단 처리를 위한 F 이온의 주입을 행하지 않고, 대신 세정 처리에 있어서 희박 불산 수용액을 스핀 건조함으로써 Si 기판(2)에 F 원자를 충분히 남겨 이에 의해 불소 종단부(14)를 형성한다. 따라서, 이후의 공정에서 F 이온을 주입할 필요가 없으므로, F 이온 주입에 의한 Si 기판(2)으로의 손상이나 또한 게이트 산화막이나 게이트 전극 중으로의 F의 혼입을 억제할 수 있어, 양호한 반도체 장치를 얻을 수 있다.
또한 제1 실시 형태에 있어서는, 상술한 바와 같이 세정 후에 F 이온을 주입하는 공정을 마련할 필요가 없다. 즉, 종래의 기술과 같이 게이트 전극 형성 후에 소스 · 드레인을 거쳐서, F 이온을 주입하는 일이 없다. 또한, 제1 실시 형태에서는 연장부(8)나 소스 · 드레인(10) 형성을 위한 이온 주입시에 BF2를 사용하지 않고 B 이온을 주입한다. 이들에 의해, 게이트 전극(16) 중에 F가 혼입되는 것을 충분히 억제할 수 있다. 따라서, 제1 실시 형태에 설명한 제조 방법은 PMOS에 있어서 게이트 전극 중에 불순물로서 B가 주입되어 있는 경우에, 특히 B의 증속 확산을 억제하면서 또한 효과적으로 불소 종단 효과를 얻을 수 있으므로 유효하다. 이로 인해, 제1 실시 형태에 있어서는 PMOS를 형성하는 경우에 대해 설명하였다.
그러나, 본 발명은 PMOS에 한정되는 것은 아니다. 예를 들어, 본 발명은 NMOS에 이용할 수도 있다. 이 경우에는, 제1 실시 형태에 있어서 설명한 nWELL의 형성(스텝 S106) 대신에 pWELL을 형성하고, 소스 · 드레인(10) 및 연장부(8) 형성시에는 B 이온 대신에 As 이온 등 n형의 이온을 주입하면 좋다. 또한, MOS에 한정되는 것도 아니며, MIS 등 다른 반도체 장치에 이용하는 것이라도 좋다. 또한, 본 발명은 게이트 절연막과 Si 기판과의 계면에 불소 종단 처리를 실시하는 경우뿐만 아니라, 다른 부분에 있어서의 Si와 절연막 또는 금속과의 계면의 불소 종단 처리에 적용할 수도 있다.
또한, 본 발명에 있어서 게이트 산화막(12), 게이트 전극(16), 사이드 월(18), 층간 절연막(22) 등의 형성 재료 및 방법은 제1 실시 형태에 있어서 설명한 것에 한정되는 것은 아니다. 본 발명에 있어서 반도체 장치는, 예를 들어 게이트 산화막(12)을 SiO2막 단일 부재가 아니라 N을 포함하는 SiO2막으로 한 것 등이라도 좋다. 이들 형성 재료는, 본 발명의 범위 내에 있어서 용도에 따라 적절하게 선택하면 좋고, 또한 그 형성 방법은 재료 등에 의해 적절한 것을 선택하면 좋다.
또한, 제1 실시 형태에 있어서는 불소 종단부(14)의 F 함유량의 피크가 게이트 산화막(12)과 게이트 전극(16)과의 계면에 있고, 그 함유량이 1 × 1020㎝-3인 경우에 대해 설명하였다. 계면 준위를 억제하기 위해서는 댕글링 본드가 발생하기 쉬운 계면 부근에 F가 가장 많이 함유되는 것이 효과적이며, 또한 이 정도의 F 함유량이 있으면 충분한 불소 종단 효과를 발휘할 수 있기 때문이다. 그러나 본 발명은, 반드시 이에 한정되는 것은 아니며 계면으로부터 어긋나 피크를 갖는 것이나, 함유량이 적거나 혹은 많은 것이라도 좋다.
또한, 제1 실시 형태에 있어서는 HF : H2O ＝ 1 : 200의 희박 불산을 이용하여 세정을 행하는 경우에 대해 설명하였다. 그러나 본 발명은, 이에 한정되는 것은 아니며 다른 농도의 희박 불산을 이용하는 것이라도 좋다.
또 제1 실시 형태에 있어서, 게이트 산화막(12)용 SiO2막을 형성한 후 파장이 가시광의 빛을 주성분으로 하는 플래쉬 램프를 이용하여 1 msec의 열처리를 행하고, 계면 부근에 100O ℃ 정도의 가열 처리를 가하는(스텝 S114) 경우에 대해 설명하였다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 예를 들어 다른 파장 영역의 빛을 조사하는 것이나, 가열 시간 및 가열 온도가 다른 것이라도 좋다. 또한, 이러한 열처리 공정을 행하지 않는 것이라도 좋다. 단, 여기서는 전체의 처리 온도가 고온이 되는 것은 바람직하지 않으므로, 계면 부근만을 국소적으로 가열할 수 있는 처리인 것이 바람직하다. 또한, F가 열에 의해 릴리프되는 경우가 있으므로, 필요한 F 함유량 등을 고려하여 조사광의 종류나 처리 시간 및 처리 온도 등을 결정할 필요가 있다.
(제2 실시 형태)
도11은, 본 발명의 제2 실시 형태에 있어서의 반도체 장치(200)를 설명하기 위한 단면 개략도이다.
도11에 도시한 바와 같이, 반도체 장치(200)는 제1 실시 형태에 있어서 설명한 반도체 장치(100)와 유사한 것이다.
그러나 반도체 장치(200)에 있어서는, 게이트 절연막으로서 SiO2막(게이트 산화막)(12) 상에 또한 고유전율막(40)을 형성한 2층 구조의 적층막이 이용되고 있다. 또한, 고유전율막(40) 하의 SiO2막은 1 ㎚의 박막으로 되어 있다.
이와 같이 반도체 장치(200)에 있어서는, 게이트 절연막으로서 고유전율막(40)을 이용하고 있다. 이에 의해, 게이트 절연막의 물리적인 막 두께를 확보하면서 게이트 전극(16)으로부터의 터널 전류를 억제할 수 있다. 따라서, 고전압에 대한 내성이 강해, 반도체 장치(200)의 신뢰성이 높아지고 있다.
또한, 고유전율막(40) 형성을 위해 하층의 SiO2막(12)은 1 ㎚ 이하의 막 두께로 되어 있다. 이와 같이, SiO2막이 박막화되는 경우, 이동도가 문제가 되지만, SiO2막과 Si 기판(2)과의 계면 부근에는 불소 종단부(14)가 형성되어 있으므로 이동도는 30 ％ 정도 개선되어 있다.
도12는, 본 발명의 제2 실시 형태에 있어서의 반도체 장치(200)의 제조 방법을 설명하기 위한 흐름도이다. 또한, 도13은 반도체 장치(200)의 제조 과정에 있어서의 상태를 설명하기 위한 단면 개략도이다.
반도체 장치(200)의 제조 방법은, 반도체 장치(100)의 제조 방법과 유사한 것이다. 그러나, 반도체 장치(200)에 있어서는 SiO2막(12)을 형성한 후 SiO2막(12)상에 고유전율막(40)을 형성하는 공정을 구비한다.
이하, 구체적으로 도12 및 도13을 이용하여 본 발명의 제2 실시 형태에 있어서의 반도체 장치(200)의 제조 방법을 설명한다.
우선, 제1 실시 형태에 있어서의 반도체 장치(100)의 제조 공정과 마찬가지로, Si 기판(2) 상에 STI(4) 및 nWELL(6)을 형성한다(스텝 S202 내지 스텝 S206). 또한, 제1 실시 형태와 마찬가지로 희박 불산 처리에 의해 희생 산화막(30)과 자연 산화막을 제거한 후, 스핀 건조를 행한다(스텝 S208 내지 스텝 S210). 또한 제1 실시 형태와 마찬가지로, Si 기판(2) 상에 F(32)가 충분히 잔류한 상태에서, Si 기판(2)을 산화하여 SiO2막(12)을 형성하고, 플래쉬 램프에 의한 열처리를 실시한다(스텝 S212 내지 스텝 S214). 이에 의해, 동시에 불소 종단부(14)가 형성되고, Si 기판(2)과 SiO2막의 계면 부근에 있어서의 댕글링 본드가 불소 종단된다. 또, SiO2막(12)의 막 두께는 1 ㎚ 이하가 되도록 한다.
제2 실시 형태에 있어서는, 도13에 도시한 바와 같이 SiO2막(12) 상에 고유전율막(40)을 형성한다(스텝 S216). 고유전율막(40)은 CVD법에 의해 형성되고, 그 재료로서는 HfO2을 이용한다.
다음에, 고유전율막(40) 상에 제1 실시 형태의 스텝 S116 내지 스텝 S120과 마찬가지로 게이트 전극(16)을 형성한다(스텝 S218 내지 스텝 S222).
그 후, 고유전율막(40)을 게이트 전극(16)과 동일한 폭으로 가공하여(스텝 S224) 게이트 절연막을 형성한다.
그 후, 제1 실시 형태의 스텝 S124 내지 스텝 S132와 마찬가지로 연장부(8), 사이드 월(20), 소스 · 드레인을 형성하고(스텝 S226 내지 스텝 S230), 또한 층간 절연막(22) 및 콘택트 플러그(24)를 형성한다(스텝 S232 내지 스텝 S234).
이상과 마찬가지로 하여, 반도체 장치(200)를 얻을 수 있다.
도14는 반도체 장치의 전기 특성을 설명하기 위한 그래프도이다. 도14에 있어서, 종축은 이동도(㎝2/V·s)를 나타내고 횡축은 전계(MV/㎝)를 나타낸다.
도14에 나타낸 바와 같이, 반도체 장치(200)에 있어서는 SiO2막을 1 ㎚ 이하의 박막으로 하고 있지만, 이동도는 계면 준위의 감소에 수반하여 종래 기술에 비해 30 ％ 정도 개선되어 있다는 것을 알 수 있다.
이상 설명한 바와 같이, 제2 실시 형태에 있어서 반도체 장치(200)는 게이트 절연막으로서 SiO2막 상에 고유전율막(40)을 형성한 적층막을 이용하고 있다. 이에 의해, 고전압에 대한 내성이 강한 반도체 장치를 얻을 수 있다. 또한, SiO2막을 1 ㎚ 이하의 박막으로 하고 있지만, 불소 종단부(14)에 의해 계면 준위가 저하되어 있음으로써 이동도의 저하가 억제되고 있다.
또한, 반도체 장치(200)에 있어서도 F의 이온 주입을 행하지 않고, Si 기판(2)과 SiO2막(12) 사이에 불소 종단부(14)를 형성할 수 있다. 이에 의해, Si 기판으로의 손상이나 게이트 절연막 및 게이트 전극으로의 F 혼입을 억제하면서 계면 부근의 댕글링 본드를 불소 종단 처리할 수 있다. 따라서, 제1 실시 형태와 마찬가지로 NBTI 및 계면 준위에 대해서도 대폭 개선된 디바이스 특성이 양호한 반도체 장치를 얻을 수 있다.
또, 본 발명에 있어서 고유전율막(40)으로서 HfO2를 이용하는 경우에 대해 설명하였지만, 고유전율막(40)은 이에 한정되는 것은 아니다. 고유전율막으로서는 비유전율이 3.9 이상인 것을 말하지만, 보다 적합하게는 티탄 산화물(TiO2, SrTiO3등), 지르코늄 산화물, 랜턴 산화물, 탄탈 산화물(Ta2O5등), 알루미나 산화물(Al2O3등), 하프늄 산화물(HfO2등) 등, 비유전율이 10 내지 25 정도인 막을 이용하는 것이 좋다.
또한, 제2 실시 형태에서는 SiO2막(12)의 막 두께가 1 ㎚ 이하인 경우에 대해 설명하였지만, 본 발명은 이 막 두께에 한정되는 것은 아니다. 또한, SiO2막에 한정되는 것은 아니며, N을 포함하는 SiO2막이나 SiON 등 다른 절연막이라도 좋다. 또한, 본 발명에 있어서 게이트 절연막은 SiO2막(12)과, 고유전율막(40)의 2층 구조인 것에 한정되는 것은 아니다. 예를 들어, SiO2막 등의 절연막을 형성하지 않고 고유전율막(40)을 Si 기판(2) 상에 직접 형성한 단층인 것이나, 고유전율막(40) 상에 SiO2또는 SiN막을 형성한 적층 구조인 것 등이라도 좋다.
그 외에 대해서는, 제1 실시 형태와 동일하므로 설명을 생략한다.
또, 예를 들어 제1 실시 형태의 스텝 S108 및 스텝 S110, 또는 제2 실시 형태의 스텝 S208 및 스텝 210을 실행함으로써 본 발명의 세정 공정이 실행되고, 스텝 S108 및 스텝 S208을 실행함으로써 희박 불산 처리 공정이, 스텝 S110 및 스텝 S210을 실행함으로써 스핀 건조 공정이 실행된다. 또한, 예를 들어 제1 실시 형태의 스텝 S112, 혹은 제2 실시 형태의 스텝 S212를 실행함으로써 본 발명의 절연막 형성 공정이 실행되고, 제2 실시 형태의 스텝 S220을 실행함으로써 본 발명의 고유전율막 형성 공정이 실행된다. 또한, 예를 들어 제1 실시 형태의 스텝 S116 내지 스텝 S120, 혹은 제2 실시 형태의 스텝 S218 내지 스텝 S222를 실행함으로써 본 발명의 전극 형성 공정이 실행된다.
이상 설명한 바와 같이, 본 발명에 따르면 희박 불산 처리에 의한 Si 기판 세정 후에 순수에 의한 세정 및 건조를 행하지 않고 스핀 건조를 행한다. 이에 의해, F 이온을 주입하는 공정 없이 이후의 공정에 있어서 절연막과 Si 기판과의 계면에 불소 종단부를 형성할 수 있다. 또한 여기서 형성되는 불소 종단부는 그 F 함유량의 피크는 거의 계면 부근에 있고, 또한 충분한 F 원자를 포함한다. 따라서, 디바이스 특성을 열화시키는 일 없이 효과적으로 불소 종단부를 형성할 수 있다. 이에 의해, 효과적으로 절연막과 Si 기판과의 계면의 댕글링 본드를 불소 종단하여 계면 준위를 감소시킬 수 있어, 신뢰성이 높은 반도체 장치를 얻을 수 있다.

Claims (10)

  1. Si 기판과,
    상기 기판 상에 형성된 소스 · 드레인과,
    상기 소스 · 드레인 사이에 형성된 게이트 절연막과,
    상기 게이트 절연막 상에 형성된 게이트 전극과,
    상기 게이트 절연막과 상기 Si 기판과의 계면 부근의 Si - F 결합을 포함하는 불소 종단부를 구비하고,
    상기 불소 종단부의 F 원자의 함유량은 상기 계면 부근에 있어서 피크를 갖고, 또한 그 함유량은 1 × 1020㎝-3이상인 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 게이트 절연막은
    SiO2막 혹은 N을 포함하는 SiO2막, 또는
    상기 SiO2막 혹은 상기 N을 포함하는 SiO2막과 고유전율막과의 적층막으로 이루어지는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 고유전율막은 티탄 산화물, 지르코늄 산화물, 랜턴 산화물, 탄탈 산화물, 알루미나 산화물, 하프늄 산화물, 혹은 티탄 산화물 중 어느 하나, 혹은 이들 중 어느 2개 이상을 조합한 재료를 포함하여 형성된 것을 특징으로 하는 반도체 장치.
  4. 제2항 또는 제3항에 있어서, 상기 SiO2막의 막 두께는 1 ㎚ 이하인 것을 특징으로 하는 반도체 장치.
  5. Si 기판을 세정하는 세정 공정과,
    세정 후의 상기 Si 기판 상에 절연막을 형성하는 절연막 형성 공정과,
    상기 절연막 상에 전극을 형성하는 전극 형성 공정을 구비하고,
    상기 세정 공정은 희박 불산을 이용하여 상기 Si 기판을 세정하는 희박 불산 처리 공정과,
    상기 희박 불산을 스핀으로 건조시키는 스핀 건조 공정을 포함하고,
    상기 절연막 형성 공정은 상기 절연막의 형성과 함께, 상기 스핀 건조 공정에 있어서 상기 Si 기판 상에 잔류한 F에 의해 상기 절연막과 상기 Si 기판과의 계면 부근에 Si - F 결합을 포함하는 불소 종단부를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서, 상기 불소 종단부의 F 원자의 함유량은 상기 계면 부근에 있어서 피크를 갖고, 또한 그 함유량은 1 × 1020㎝-3이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제5항 또는 제6항에 있어서, 상기 절연막 형성 공정 후 단시간의 열처리를 가하는 열처리 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 열처리 공정에 있어서의 열처리는 1 msec 이하의 단시간인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제7항 또는 제8항에 있어서, 상기 열처리 공정은 파장 영역이 가시광을 주성분으로 하는 플래쉬 램프를 이용하여 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제7항 내지 제9항 중 어느 한 항에 있어서, 상기 열처리 공정은 상기 계면 부근을 1000 ℃ 정도로 가열하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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