KR20040094089A - Method and apparatus for driving plasma display panel - Google Patents
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Abstract
Description
본 발명은 플라즈마 디스플레이 패널에 관한 것으로, 특히 콘트라스트특성의 저하를 최소화하면서 오방전을 예방하도록 한 플라즈마 디스플레이 패널의 구동방법 및 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a plasma display panel, and more particularly, to a method and an apparatus for driving a plasma display panel which prevents erroneous discharge while minimizing degradation of contrast characteristics.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 한다)은 He+Xe, Ne+Xe, He+Xe+Ne 등의 불활성 혼합가스가 방전할 때 발생하는 자외선을 이용하여 형광체를 여기 발광시킴으로써 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 화질이 향상되고 있다.Plasma Display Panel (hereinafter referred to as "PDP") is used to excite and emit phosphors by using ultraviolet rays generated when an inert mixed gas such as He + Xe, Ne + Xe, He + Xe + Ne is discharged. Will be displayed. Such PDPs are not only thin and large in size, but also have improved in image quality due to recent technology development.
도 1을 참조하면, 종래의 3전극 교류 면방전형 PDP의 방전셀은 스캔전극(Y1 내지 Yn) 및 서스테인전극(Z)과, 스캔전극(Y1 내지 Yn) 및 서스테인전극(Z)과 직교하는 어드레스전극(X1 내지 Xm)을 구비한다.Referring to FIG. 1, a discharge cell of a conventional three-electrode AC surface discharge type PDP has an address orthogonal to the scan electrodes Y1 to Yn and the sustain electrode Z, and the scan electrodes Y1 to Yn and the sustain electrode Z. Electrodes X1 to Xm are provided.
스캔전극(Y1 내지 Yn), 서스테인전극(Z) 및 어드레스전극(X1 내지 Xm)의 교차부에는 적색, 녹색 및 청색 중 어느 하나를 표시하기 위한 셀(1)이 형성된다. 스캔전극(Y1 내지 Yn) 및 서스테인전극(Z)은 도시하지 않은 상부기판 상에 형성된다. 상부기판에는 도시하지 않는 유전체층과 MgO 보호층이 적층된다. 어드레스전극(X1 내지 Xm)은 도시하지 않은 하부기판 상에 형성된다. 하부기판 상에는 수평으로 인접한 셀들 간에 광학적, 전기적 혼신을 방지하기 위한 격벽이 형성된다. 하부기판과 격벽 표면에는 진공자외선에 의해 여기되어 가시광을 방출하는 형광체가 형성된다. 상부기판과 하부기판 사이의 방전공간에는 He+Xe, Ne+Xe, He+Xe+Ne 등의 불활성 혼합가스가 주입된다.Cells 1 for displaying any one of red, green and blue are formed at the intersections of the scan electrodes Y1 to Yn, the sustain electrode Z and the address electrodes X1 to Xm. The scan electrodes Y1 to Yn and the sustain electrode Z are formed on an upper substrate (not shown). On the upper substrate, a dielectric layer and an MgO protective layer (not shown) are stacked. The address electrodes X1 to Xm are formed on the lower substrate (not shown). On the lower substrate, partition walls are formed to prevent optical and electrical interference between horizontally adjacent cells. Phosphors are excited on the lower substrate and the partition walls to be excited by vacuum ultraviolet rays and emit visible light. An inert mixed gas such as He + Xe, Ne + Xe, He + Xe + Ne is injected into the discharge space between the upper substrate and the lower substrate.
PDP는 화상의 계조를 구현하기 위하여, 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 시분할 구동하게 된다. 각 서브필드는 전화면을 초기화시키기 위한 리셋기간과, 주사라인을 선택하고 선택된 주사라인에서 셀을 선택하기 위한 어드레스기간과, 방전횟수에 따라 계조를 구현하는 서스테인기간으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 도 2와 같이 1/60 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1 내지 SF8)로 나누어지게 된다. 8개의 서브 필드들(SF1 내지 SF8) 각각은 전술한 바와 같이, 초기화기간, 어드레스기간 및 서스테인기간으로 나누어지게 된다. 각 서브필드의 초기화기간과 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간과 그에 할당되는 서스테인펄스의 수는 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.The PDP is time-divisionally driven by dividing one frame into several subfields having different number of emission times in order to implement grayscale of an image. Each subfield is divided into a reset period for initializing the full screen, an address period for selecting a scan line and selecting a cell in the selected scan line, and a sustain period for implementing gray scale according to the number of discharges. For example, when the image is to be displayed with 256 gray levels, as shown in FIG. 2, the frame period (16.67 ms) corresponding to 1/60 second is divided into eight subfields SF1 to SF8. As described above, each of the eight subfields SF1 to SF8 is divided into an initialization period, an address period, and a sustain period. The initialization period and the address period of each subfield are the same for each subfield, while the sustain period and the number of sustain pulses allocated thereto are 2 n (n = 0,1,2,3,4,5,6) in each subfield. , 7).
도 3은 두 개의 서브필드에 공급되는 PDP의 구동파형을 나타낸다.3 shows driving waveforms of a PDP supplied to two subfields.
도 3을 참조하면, PDP는 전화면을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스 기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인기간으로 나누어 구동된다.Referring to FIG. 3, the PDP is driven by being divided into an initialization period for initializing the full screen, an address period for selecting a cell, and a sustain period for maintaining discharge of the selected cell.
리셋기간의 초기에는 모든 스캔전극들(Y)에 상승 램프파형(Ramp-up)이 인가되며, 서스테인전극(Z)과 어드레스전극(X)에는 0[V]가 인가된다. 상승 램프파형(Ramp-up)에 의해 전화면의 셀들 내에서 스캔전극(Y)과 어드레스전극(X) 사이와 스캔전극(Y)과 서스테인전극(Z) 사이에는 빛이 거의 발생되지 않는 쓰기 암방전(Dark discharge) 또는 셋업방전이 일어난다. 이러한 셋업방전에 의해 어드레스전극(X)과 서스테인전극(Z) 상에는 정극성(+)의 벽전하가 쌓이게 되며, 스캔전극(Y) 상에는 부극성(-)의 벽전하가 쌓이게 된다.In the initial stage of the reset period, the rising ramp waveform Ramp-up is applied to all the scan electrodes Y, and 0 [V] is applied to the sustain electrode Z and the address electrode X. A write arm in which light is hardly generated between the scan electrode Y and the address electrode X and between the scan electrode Y and the sustain electrode Z in the cells of the full screen by the rising ramp waveform Ramp-up. Dark discharge or setup discharge occurs. Due to the setup discharge, positive wall charges are accumulated on the address electrode X and the sustain electrode Z, and negative wall charges are accumulated on the scan electrode Y.
리셋기간의 후기에는 대략 서스테인전압(Vs)부터 하강하기 시작하는 하강 램프파형(Ramp-dn)이 스캔전극들(Y)에 동시에 인가된다. 이와 동시에, 서스테인전극(Z)에는 정극성의 서스테인전압(Vs)이 인가되고, 어드레스전극(X)에는 0[V]가 인가된다. 이렇게 하강 램프파형(Ramp-dn)이 인가될 때, 스캔전극(Y)과 서스테인전극(Z) 사이에 빛이 거의 발생되지 않는 소거 암방전 또는 셋다운방전이 일어난다. 이러한 셋다운방전에 의해 어드레스방전에 불필요한 과도 벽전하가 소거된다.At the end of the reset period, the falling ramp waveform Ramp-dn, which starts to fall from approximately the sustain voltage Vs, is simultaneously applied to the scan electrodes Y. At the same time, a positive sustain voltage Vs is applied to the sustain electrode Z, and 0 [V] is applied to the address electrode X. When the falling ramp waveform Ramp-dn is applied in this manner, an erase dark discharge or a set-down discharge with little light is generated between the scan electrode Y and the sustain electrode Z. This set-down discharge eliminates unnecessary wall charges unnecessary for address discharge.
어드레스기간에는 부극성 스캔펄스(scan)가 스캔전극들(Y)에 순차적으로 인가됨과 동시에 스캔펄스(scan)에 동기되어 어드레스전극들(X)에 정극성의 데이터펄스(data)가 인가된다. 스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 서스테인전압(Vs)이 인가될 때 방전이 일어날 수 있게 하는 정도의 벽전하가 형성된다.In the address period, the negative scan pulse scan is sequentially applied to the scan electrodes Y, and the positive data pulse data is applied to the address electrodes X in synchronization with the scan pulse scan. As the voltage difference between the scan pulse and the data pulse and the wall voltage generated during the initialization period are added, an address discharge is generated in the cell to which the data pulse is applied. In the cells selected by the address discharge, wall charges are formed such that a discharge can occur when the sustain voltage Vs is applied.
서스테인전극(Z)에는 셋다운기간과 어드레스기간 동안에 스캔전극(Y)과의 전압차를 줄여 스캔전극(Y)과의 오방전이 일어나지 않도록 정극성 직류전압(Zdc)이 공급된다.The sustain electrode Z is supplied with a positive DC voltage Zdc during the set down period and the address period so as to reduce the voltage difference with the scan electrode Y so as to prevent mis-discharge with the scan electrode Y.
서스테인기간에는 스캔전극들(Y)과 서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 스캔전극(Y)과 서스테인전극(Z) 사이에 서스테인방전 즉, 표시방전이 일어나게 된다.In the sustain period, sustain pulses sus are alternately applied to the scan electrodes Y and the sustain electrodes Z. FIG. The cell selected by the address discharge has a sustain discharge, that is, a display discharge between the scan electrode Y and the sustain electrode Z whenever the sustain pulse sus is applied as the wall voltage and the sustain pulse sus are added. This will happen.
서스테인방전이 완료된 후에는 소거 램프파형(ramp-ers)이 서스테인전극(Z)에 공급된다. 이 소거 램프파형(ramp-ers)은 셀 내에 소거방전을 일으킴으로써 셋업방전이 개시되기 전에 전화면의 셀들 내에 잔류하는 벽전하를 소거시키게 된다.After the sustain discharge is completed, the erase ramp waveforms (ramp-ers) are supplied to the sustain electrode (Z). This erase ramp-ers cause an erase discharge in the cell to erase the wall charge remaining in the cells of the full screen before the setup discharge is initiated.
그런데 종래의 PDP는 대략 20℃ 이하의 저온화경에서 구동되는 경우에 원치않는 휘점불량을 유발하는 오방전이 발생되는 문제점이 있다. 이는 저온환경에서는 하전입자의 움직임이 둔화되기 때문에 발생되는 것으로 추정되고 있다.However, the conventional PDP has a problem in that, when driven at a low temperature of about 20 ℃ or less, the discharge of the discharge causing unwanted bright point failure occurs. It is assumed that this occurs because the movement of charged particles is slowed in low temperature environment.
따라서, 본 발명의 목적은 콘트라스트특성의 저하를 최소화하면서 오방전을 예방하도록 한 PDP의 구동방법 및 장치를 제공함에 있다.Accordingly, it is an object of the present invention to provide a method and apparatus for driving a PDP which prevents mis-discharge while minimizing a decrease in contrast characteristics.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 전극배치를 개략적으로 나타내는 평면도이다.1 is a plan view schematically showing an electrode arrangement of a conventional three-electrode AC surface discharge type plasma display panel.
도 2는 256 계조를 구현하기 위한 8 비트 디폴트 코드의 서브필드 패턴을 나타내는 도면이다.2 is a diagram illustrating a subfield pattern of an 8-bit default code for implementing 256 gray levels.
도 3은 통상적인 PDP의 구동 파형을 나타내는 파형도이다.3 is a waveform diagram showing a drive waveform of a conventional PDP.
도 4는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동장치를 개략적으로 나타내는 블럭도이다.4 is a block diagram schematically illustrating an apparatus for driving a plasma display panel according to an exemplary embodiment of the present invention.
도 5는 본 발명의 실시예에 따른 PDP의 구동파형을 나타내는 파형도이다.5 is a waveform diagram illustrating a driving waveform of a PDP according to an embodiment of the present invention.
도 6은 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 서브필드 패턴을 나타내는 도면이다.6 illustrates a subfield pattern of the plasma display panel according to an exemplary embodiment of the present invention.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
31 : 타이밍콘트롤러 32 : 데이터구동부31: timing controller 32: data driver
33 : 스캔구동부 34 : 서스테인구동부33: scan driver 34: sustain driver
35 : 구동전압 발생부35: drive voltage generator
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 PDP의 구동방법은 한 프레임기간을 다수의 서브필드들로 시분할하여 PDP를 구동하는 방법에 있어서, 상기 다수의 서브필드들 중에서 일부 서브필드에 할당되는 초기화파형의 전압을 그와 다른 서브필드에 할당되는 초기화파형보다 높게 한다.In order to achieve the above object, a method of driving a PDP according to an embodiment of the present invention is a method of time-dividing a frame period into a plurality of subfields to drive the PDP. The voltage of the initialization waveform allocated is made higher than the initialization waveform allocated to the other subfields.
상기 초기화파형은 전압이 높아지는 상승 기울기의 램프파형인 것을 한다.The initialization waveform may be a ramp waveform of a rising slope at which a voltage increases.
본 발명의 실시예에 따른 PDP의 구동장치는 한 프레임기간을 다수의 서브필드들로 시분할하여 PDP를 구동하는 장치에 있어서, 상기 다수의 서브필드들 중에서 일부 서브필드에 할당되는 초기화파형의 전압을 그와 다른 서브필드에 할당되는 초기화파형보다 높게 하는 초기화회로를 구비한다.An apparatus for driving a PDP according to an embodiment of the present invention is a device for driving a PDP by time-dividing one frame period into a plurality of subfields. And an initialization circuit which is higher than the initialization waveform allocated to the other subfield.
상기 초기화회로는 서로 다른 셋업전압들을 발생하기 위한 전압원과; 상기 일부 서브필드에서 상기 셋업전압들 중 높은 셋업전압으로 상기 초기화파형을 발생하고 상기 다른 서브필드에서 상기 셋업전압들 중 낮은 셋업전압으로 상기 초기화파형을 발생하기 위한 구동회로를 구비한다.The initialization circuit includes a voltage source for generating different setup voltages; And a driving circuit for generating the initialization waveform at a higher setup voltage among the setup voltages in the subfields and generating the initialization waveform at a lower setup voltage among the setup voltages in the other subfields.
이하, 도 4 내지 도 6을 참조하여 본 발명의 바람직한 실시예들에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 4 to 6.
도 4를 참조하면, 본 발명의 실시예에 따른 PDP의 구동장치는 PDP의 어드레스전극들(X1 내지 Xm)에 데이터를 공급하기 위한 데이터구동부(32)와, 스캔전극들(Y1 내지 Yn)을 구동하기 위한 스캔구동부(33)와, 공통전극인 서스테인전극(Z)을 구동하기 위한 서스테인구동부(34)와, 각 구동부(32,33,34)를 제어하기 위한 타이밍콘트롤러(31)와, 각 구동부(32,33,34)에 구동전압을 공급하기 위한 구동전압 발생부(35)를 구비한다.Referring to FIG. 4, a driving apparatus of a PDP according to an exemplary embodiment of the present invention uses a data driver 32 for supplying data to address electrodes X1 to Xm of the PDP, and scan electrodes Y1 to Yn. A scan driver 33 for driving, a sustain driver 34 for driving the sustain electrode Z serving as a common electrode, a timing controller 31 for controlling each driver 32, 33, 34, and each A driving voltage generator 35 is provided to supply driving voltages to the driving units 32, 33, and 34.
데이터구동부(32)에는 도시하지 않은 역감마보정회로, 오차확산회로 등에 의해 역감마보정 및 오차확산 된 후, 서브필드 맵핑회로에 의해 미리 설정된 서브필드 패턴에 맵핑된 데이터가 공급된다. 이 데이터구동부(32)는 타이밍콘트롤러(31)의 제어 하에 데이터를 샘플링하고 래치한 다음, 그 데이터를 어드레스전극들(X1 내지 Xm)에 공급하게 된다.The data driver 32 is subjected to inverse gamma correction and error diffusion by an inverse gamma correction circuit, an error diffusion circuit, and the like, and then data mapped to a subfield pattern preset by the subfield mapping circuit is supplied. The data driver 32 samples and latches data under the control of the timing controller 31, and then supplies the data to the address electrodes X1 to Xm.
스캔구동부(33)는 타이밍 콘트롤러(31)의 제어 하에 리셋기간 동안 전화면을 초기화하기 위한 상승 램프파형과 하강 램프파형을 스캔전극들(Y1 내지 Yn)에 연속으로 공급한 후, 스캔라인을 선택하기 위하여 어드레스기간 동안 부극성의 스캔펄스를 스캔전극들(Y1 내지 Yn)에 순차적으로 공급하게 된다. 여기서, 스캔구동부(33)는 저온환경에서의 휘점 오방전을 예방하기 위하여 휘점 오방전이 나타날 수 있는 서브필드에서 정상 셋업전압보다 높은 셋업전압의 상승 램프파형을 스캔전극들(Y1 내지 Yn)에 공급한다. 또한, 스캔구동부(33)는 서스테인기간 동안에 온셀이 서스테인방전(또는 표시방전)될 수 있게 하는 서스테인펄스를 스캔전극들(Y1 내지 Ym)에 공급하게 된다. 그리고 스캔구동부(33)는 서스테인기간이 종료된 후에는 서스테인방전에 의해 발생된 온셀 내의 벽전하를 소거시키기 위한 포스트소거신호(Post-erase signal)를 스캔전극들(Y1 내지 Yn)에 공급하게 된다.The scan driver 33 continuously supplies the rising ramp waveform and the falling ramp waveform to the scan electrodes Y1 to Yn for initializing the full screen during the reset period under the control of the timing controller 31, and then selects the scan line. To this end, negative scan pulses are sequentially supplied to the scan electrodes Y1 to Yn during the address period. Here, the scan driver 33 supplies the rising ramp waveform of the setup voltage higher than the normal set-up voltage to the scan electrodes Y1 to Yn in a subfield in which the bright spot discharge may occur in order to prevent the bright spot discharge in a low temperature environment. do. In addition, the scan driver 33 supplies sustain pulses to the scan electrodes Y1 to Ym that enable the on-cell to sustain discharge (or display discharge) during the sustain period. After the sustain period ends, the scan driver 33 supplies a post-erase signal to the scan electrodes Y1 to Yn to erase wall charges in the on-cell generated by the sustain discharge. .
서스테인구동부(34)는 타이밍 콘트롤러(41)의 제어 하에 리셋기간 동안 정극성의 직류전압과 하강 램프파형을 서스테인전극(Z)에 연속으로 공급하거나 그 리셋기간 동안 구형파펄스를 공급하게 된다. 또한, 서스테인구동부(34)는 어드레스기간 동안 정극성의 직류 바이어스전압을 서스테인전극(Z)에 공급한 후, 서스테인기간 동안 스캔구동부(33)와 교대로 동작하여 서스테인펄스를 서스테인전극(Z)에 공급한다.The sustain driver 34 continuously supplies the positive DC voltage and the falling ramp waveform to the sustain electrode Z during the reset period under the control of the timing controller 41 or the square wave pulse during the reset period. In addition, the sustain driver 34 supplies a positive DC bias voltage to the sustain electrode Z during the address period, and then alternately operates the scan driver 33 during the sustain period to supply the sustain pulses to the sustain electrode Z. do.
타이밍 콘트롤러(31)는 수직/수평 동기신호를 입력받고 각 구동부(32,33,34)에 필요한 타이밍제어신호(CTRX,CTRY,CTRZ)를 발생하고 그 타이밍제어신호(CTRX,CTRY,CTRZ)를 해당 구동부(32,33,34)에 공급함으로써 각 구동부(32,33,34)를 제어하게 된다. 데이터구동부(32)에 공급되는 타이밍제어신호(CTRX)에는 데이터를 샘플링하기 위한 샘플링클럭, 래치제어신호, 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치제어신호가 포함된다. 타이밍 콘트롤러(31)로부터 스캔구동부(33)에 인가되는 타이밍제어신호(CTRY)에는 스캔구동부(33) 내의 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치제어신호가 포함된다. 그리고 타이밍 콘트롤러(31)로부터 서스테인구동부(34)에 인가되는 타이밍제어신호(CTRZ)에는 서스테인구동부(34) 내의 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치제어신호가 포함된다.The timing controller 31 receives the vertical / horizontal synchronization signal and generates timing control signals CTRX, CTRY, and CTRZ required for each of the driving units 32, 33, and 34, and outputs the timing control signals CTRX, CTRY, and CTRZ. Each of the driving units 32, 33, 34 is controlled by supplying the driving units 32, 33, 34. The timing control signal CTRX supplied to the data driver 32 includes a sampling clock for latching data, a latch control signal, a switch control signal for controlling on / off time of the energy recovery circuit and the driving switch element. The timing control signal CTRY applied from the timing controller 31 to the scan driver 33 includes a switch control signal for controlling on / off time of the energy recovery circuit and the driving switch element in the scan driver 33. The timing control signal CTRZ applied from the timing controller 31 to the sustain driver 34 includes a switch control signal for controlling the energy recovery circuit and the on / off time of the driving switch element in the sustain driver 34. .
구동전압 발생부(35)는 상승 램프파형의 상한 전압으로 공급되는 제1 및 제2 셋업전압(Vsetup1,Vsetup2), 어드레스기간 동안 스캔전극(Y)에 공급되는 스캔바이어스전압(Vscan-com), 하강 램프파형과 스캔펄스의 전압으로 설정되는 스캔전압(Vscan), 서스테인펄스의 서스테인전압(Vs), 데이터전압(Vd) 등을 발생한다. 제1 셋업전압(Vsetup1)은 통상적인 셋업전압으로서 대략 250[V] 내외의 전압이다. 제2 셋업전압(Vsetup2)은 저온환경에서 휘점 오방전이 나타날 수 있는 서브필드에만 선별적으로 스캔전극(Y)에 인가되는 상승 램프파형의 전압으로서 상기 제1 셋업전압(Vsetup1)보다 높은 전압으로서 대략 270[V] 내외의 전압으로 설정된다. 예컨대, 제2 셋업전압(Vsetup2)은 대략 270[V] 내외로 결정될 수 있다. 스캔바이어스전압(Vscan-com)은 서스테인전압(Vs)보다 낮은 정극성 전압으로 설정된다. 스캔전압(Vscan)은 -70∼-100[V] 내에서 선택될 수 있다. 서스테인전압(Vs)은 180∼200[V] 내에서 선택될 수 있다. 데이터전압(Vd)은 대략 50∼80[V] 사이에서 선택될 수 있다.The driving voltage generator 35 may include the first and second setup voltages Vsetup1 and Vsetup2 supplied with the upper limit voltage of the rising ramp waveform, the scan bias voltage Vscan-com supplied to the scan electrode Y during the address period, The scan voltage Vscan set to the falling ramp waveform and the voltage of the scan pulse, the sustain voltage Vs of the sustain pulse, and the data voltage Vd are generated. The first setup voltage Vsetup1 is a typical setup voltage of about 250 [V]. The second setup voltage Vsetup2 is a voltage of a rising ramp waveform that is selectively applied to the scan electrode Y only in a subfield in which bright point misdischarge may occur in a low temperature environment, and is substantially higher than the first setup voltage Vsetup1. It is set to a voltage of about 270 [V]. For example, the second setup voltage Vsetup2 may be determined to be about 270 [V]. The scan bias voltage Vscan-com is set to a positive voltage lower than the sustain voltage Vs. The scan voltage Vscan can be selected within -70 to -100 [V]. The sustain voltage Vs can be selected within 180 to 200 [V]. The data voltage Vd can be selected between approximately 50 and 80 [V].
한편, 상기 전압조건은 위와 같이 한정되는 것이 아니라 PDP의 방전특성이나 모델에 따라 달라질 수 있다.Meanwhile, the voltage condition is not limited to the above, but may vary depending on a discharge characteristic or a model of the PDP.
도 5는 본 발명의 실시예에 따른 PDP의 구동파형을 나타낸다.5 shows a driving waveform of the PDP according to the embodiment of the present invention.
도 5를 참조하면, 본 발명의 실시예에 따른 PDP는 전화면을 초기화시키기 위한 리셋기간, 셀을 선택하기 위한 어드레스 기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인기간으로 나누어 구동된다.Referring to FIG. 5, the PDP according to the embodiment of the present invention is driven by being divided into a reset period for initializing the full screen, an address period for selecting a cell, and a sustain period for maintaining discharge of the selected cell.
리셋기간에 대하여는 i 번째(단, i는 임의의 양의 정수) 서브필드(SFi)와 j 번째(단, j는 i와 다른 임의의 양의 정수) 서브필드(SFj)로 나누어 설명하기로 한다. i 번째 서브필드(SFi)와 j 번째 서브필드(SFj)는 한 프레임 기간 내에 배치된다.The reset period will be described by dividing the i-th (where i is any positive integer) subfield (SFi) and the j-th (where j is any positive integer different from i) subfield SFj. . The i th subfield SFi and the j th subfield SFj are arranged within one frame period.
i 번째 서브필드(SFi)에서 리셋기간의 초기에는 모든 스캔전극들(Y)에 제2 셋업전압(Vsetup2)까지 상승하는 상승 램프파형(Ramp-up2)이 인가된다. 이와 동시에, 서스테인전극(Z)과 어드레스전극(X)에는 0[V]가 인가된다. 이 상승 램프파형(Ramp-up2)은 스캔전극(Y)과 서스테인전극(Z) 사이의 전압차, 스캔전극(Y)과 어드레스전극(X) 사이의 전압차를 크게 하여 셋업방전을 안정하게 일으킴으로써 스캔전극(Y) 사이에 충분한 양의 부극성 벽전하를 축적시켜 어드레스 구동마진을 높여 휘점 오방전을 줄이게 된다.In the i-th subfield SFi, a rising ramp waveform Ramp-up2 is applied to all the scan electrodes Y up to the second setup voltage Vsetup2 at the beginning of the reset period. At the same time, 0 [V] is applied to the sustain electrode Z and the address electrode X. The rising ramp waveform Ramp-up2 stabilizes the setup discharge by increasing the voltage difference between the scan electrode Y and the sustain electrode Z and the voltage difference between the scan electrode Y and the address electrode X. As a result, a sufficient amount of negative wall charges are accumulated between the scan electrodes (Y) to increase the address driving margin, thereby reducing the bright spot discharge.
j 번째 서브필드(SFj)에서 리셋기간의 초기에는 모든 스캔전극들(Y)에 제2 셋업전압(Vsetup2)보다 낮은 제1 셋업전압(Vsetup1)까지 상승하는 상승 램프파형(Ramp-up1)이 인가된다. 이와 동시에, 서스테인전극(Z)과 어드레스전극(X)에는 0[V]가 인가된다. 이 상승 램프파형(Ramp-up2)은 셋업방전을 약하게 일으킴으로써 빛방출을 최소화하여 콘트라스트특성을 향상시키게 된다.In the j-th subfield SFj, the rising ramp waveform Ramp-up1 rising to the first setup voltage Vsetup1 lower than the second setup voltage Vsetup2 is applied to all the scan electrodes Y at the beginning of the reset period. do. At the same time, 0 [V] is applied to the sustain electrode Z and the address electrode X. This rising ramp waveform (Ramp-up2) weakens the setup discharge, thereby minimizing light emission and improving the contrast characteristic.
i 번째 서브필드(SFi)와 j 번째 서브필드(SFj)에서 리셋기간의 후기에는 대략 서스테인전압(Vs)부터 하강하기 시작하여 스캔전압(Vs)까지 하강하는 하강 램프파형(Ramp-dn)이 스캔전극들(Y)에 인가된다. 이와 동시에, 서스테인전극(Z)에는 서스테인전압(Vs)이 인가되고, 어드레스전극(X)에는 0[V]가 인가된다. 이렇게 하강 램프파형(Ramp-dn)이 인가될 때, 스캔전극(Y)과 서스테인전극(Z) 사이에 빛이 거의 발생되지 않는 소거 암방전 또는 셋다운방전이 일어난다. 이러한 셋다운방전에 의해 어드레스방전에 불필요한 과도한 벽전하가 소거된다.In the i-th subfield SFi and the j-th subfield SFj, at the end of the reset period, the ramp ramp waveform Ramp-dn which starts to fall from the sustain voltage Vs and falls to the scan voltage Vs is scanned. It is applied to the electrodes Y. At the same time, the sustain voltage Vs is applied to the sustain electrode Z, and 0 [V] is applied to the address electrode X. When the falling ramp waveform Ramp-dn is applied in this manner, an erase dark discharge or a set-down discharge with little light is generated between the scan electrode Y and the sustain electrode Z. This set down discharge eliminates unnecessary excessive wall charges in the address discharge.
어드레스기간과 서스테인기간은 i 번째 서브필드(SFi)와 서브필드(SFj)에서 동일하게 구동되며 전술한 도 3의 그 것과 실질적으로 동일하므로 이에 대한 상세한 설명을 생략하기로 한다.Since the address period and the sustain period are driven the same in the i-th subfield SFi and the subfield SFj and are substantially the same as those of FIG. 3 described above, detailed description thereof will be omitted.
한편, 셋업전압이 높게 설정되는 i 번째 서브필드(SFi)는 프레임기간의 초기에 배치된 적어도 하나 이상의 서브필드로 선택되는 것이 바람직하다.On the other hand, it is preferable that the i-th subfield SFi in which the setup voltage is set high is selected as at least one or more subfields arranged at the beginning of the frame period.
도 2 및 도 6의 비교에서 알 수 있는 바, 본 발명의 실시예에 따른 PDP의 구동방법 및 장치는 초기 서브필드의 셋업전압을 높여 저온환경에서의 휘점 오방전을 예방하고 다른 서브필드에서 셋업전압을 낮추어 콘트라스트 특성을 향상시키게 된다.As can be seen from the comparison between FIG. 2 and FIG. 6, the method and apparatus for driving a PDP according to an embodiment of the present invention increase the setup voltage of an initial subfield to prevent bright spot discharge in a low temperature environment and to set up in another subfield. Lowering the voltage improves the contrast characteristics.
상술한 바와 같이, 본 발명에 따른 PDP의 구동방법 및 장치는 일부 서브필드의 초기화파형에서만 셋업전압을 높임으로써 콘트라스트특성의 저하를 최소화하면서 오방전 특히, 저온환경에서의 휘점 오방전을 예방할 수 있다.As described above, the method and apparatus for driving a PDP according to the present invention can prevent mis-discharge, particularly bright point mis-discharge, in a low temperature environment by minimizing a decrease in contrast characteristics by increasing the setup voltage only in the initialization waveforms of some subfields. .
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.
Claims (5)
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| KR1020030028028A KR20040094089A (en) | 2003-05-01 | 2003-05-01 | Method and apparatus for driving plasma display panel |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100667539B1 (en) * | 2005-04-07 | 2007-01-12 | 엘지전자 주식회사 | Plasma Display Apparatus and Driving Method thereof |
-
2003
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