KR100508251B1 - Method and apparatus for driving plasma display panel - Google Patents
Method and apparatus for driving plasma display panel Download PDFInfo
- Publication number
- KR100508251B1 KR100508251B1 KR10-2003-0040123A KR20030040123A KR100508251B1 KR 100508251 B1 KR100508251 B1 KR 100508251B1 KR 20030040123 A KR20030040123 A KR 20030040123A KR 100508251 B1 KR100508251 B1 KR 100508251B1
- Authority
- KR
- South Korea
- Prior art keywords
- voltage
- electrode
- electrodes
- discharge
- period
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
- G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
- G09G3/291—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes
- G09G3/292—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes for reset discharge, priming discharge or erase discharge occurring in a phase other than addressing
- G09G3/2927—Details of initialising
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
- G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
- G09G3/291—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes
- G09G3/292—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes for reset discharge, priming discharge or erase discharge occurring in a phase other than addressing
- G09G3/2922—Details of erasing
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/02—Improving the quality of display appearance
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Abstract
본 발명은 초기화를 안정화하여 스캔시간과 어드레스기간을 줄이고 콘트라스트 특성을 향상시키도록 한 플라즈마 디스플레이 패널의 구동방법 및 장치에 관한 것이다.The present invention relates to a method and apparatus for driving a plasma display panel to stabilize initialization to reduce scan time, address period, and improve contrast characteristics.
이 플라즈마 디스플레이 패널의 구동방법은 제1 및 제2 전극을 각각 포함한 다수의 전극쌍이 형성된 상판과 상기 다수의 전극쌍과 교차하는 다수의 제3 전극이 형성된 하판을 구비하며 상기 전극들의 교차부에 셀들이 형성되는 PDP를 구동하기 위한 방법에 있어서, 상기 셀들 내에 쓰기방전을 일으켜 상기 전극들에 벽전하를 형성하기 위한 제1 리셋기간과; 상기 쓰기방전에 이어서 상기 셀들 내에 1차 소거방전을 일으켜 상기 전극들 상의 벽전하들의 일부를 소거시키기 위한 제2 리셋기간과; 상기 1차 소거방전에 이어서 상기 셀들 내에 2차 소거방전을 일으켜 상기 전극들 상의 벽전하들을 균일하게 잔류시키기 위한 제3 리셋기간과; 상기 2차 소거방전에 이어서 상기 셀들을 선택하기 위한 어드레스기간과; 상기 어드레스기간에 이어서 상기 선택된 셀들에서 표시방전을 일으키기 위한 서스테인기간을 포함한다. The driving method of the plasma display panel includes an upper plate on which a plurality of electrode pairs including first and second electrodes are formed, and a lower plate on which a plurality of third electrodes intersect the plurality of electrode pairs, and a cell at an intersection of the electrodes. CLAIMS 1. A method for driving a PDP in which electrodes are formed, comprising: a first reset period for causing a write discharge in the cells to form wall charges in the electrodes; A second reset period for causing a first erase discharge in said cells following said write discharge to erase some of the wall charges on said electrodes; A third reset period for causing secondary erase discharges in the cells following the primary erase discharge to uniformly retain wall charges on the electrodes; An address period for selecting the cells following the secondary erase discharge; And a sustain period for causing display discharge in the selected cells following the address period.
Description
본 발명은 플라즈마 디스플레이 패널에 관한 것으로, 특히 초기화를 안정화하여 스캔시간과 어드레스기간을 줄이고 콘트라스트 특성을 향상시키도록 한 플라즈마 디스플레이 패널의 구동방법 및 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a plasma display panel, and more particularly, to a method and apparatus for driving a plasma display panel to stabilize initialization so as to reduce scan time and address period and improve contrast characteristics.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 한다)은 He+Xe, Ne+Xe, He+Xe+Ne 등의 불활성 혼합가스가 방전할 때 발생하는 자외선이 형광체를 발광시킴으로써 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 화질이 향상되고 있다. Plasma Display Panel (hereinafter referred to as "PDP") is an ultraviolet light generated when an inert mixed gas such as He + Xe, Ne + Xe, He + Xe + Ne, etc. discharges to display an image by emitting phosphors. do. Such PDPs are not only thin and large in size, but also have improved in image quality due to recent technology development.
도 1을 참조하면, 종래의 3전극 교류 면방전형 PDP의 방전셀은 스캔전극(Y1 내지 Yn) 및 서스테인전극(Z)과, 스캔전극(Y1 내지 Yn) 및 서스테인전극(Z)과 직교하는 어드레스전극(X1 내지 Xm)을 구비한다. Referring to FIG. 1, a discharge cell of a conventional three-electrode AC surface discharge type PDP has an address orthogonal to the scan electrodes Y1 to Yn and the sustain electrode Z, and the scan electrodes Y1 to Yn and the sustain electrode Z. Electrodes X1 to Xm are provided.
스캔전극(Y1 내지 Yn), 서스테인전극(Z) 및 어드레스전극(X1 내지 Xm)의 교차부에는 적색, 녹색 및 청색 중 어느 하나를 표시하기 위한 셀(1)이 형성된다. 스캔전극(Y1 내지 Yn) 및 서스테인전극(Z)은 도시하지 않은 상부기판 상에 형성된다. 상부기판에는 도시하지 않은 유전체층과 MgO 보호층이 적층된다. 어드레스전극(X1 내지 Xm)은 도시하지 않은 하부기판 상에 형성된다. 하부기판 상에는 수평으로 인접한 셀들 간에 광학적, 전기적 혼신을 방지하기 위한 격벽이 형성된다. 하부기판과 격벽 표면에는 진공자외선에 의해 여기되어 가시광을 방출하는 형광체가 형성된다. 상부기판과 하부기판 사이의 방전공간에는 He+Xe, Ne+Xe, He+Xe+Ne 등의 불활성 혼합가스가 주입된다. Cells 1 for displaying any one of red, green and blue are formed at the intersections of the scan electrodes Y1 to Yn, the sustain electrode Z and the address electrodes X1 to Xm. The scan electrodes Y1 to Yn and the sustain electrode Z are formed on an upper substrate (not shown). On the upper substrate, a dielectric layer and an MgO protective layer (not shown) are stacked. The address electrodes X1 to Xm are formed on the lower substrate (not shown). On the lower substrate, partition walls are formed to prevent optical and electrical interference between horizontally adjacent cells. Phosphors are excited on the lower substrate and the partition walls to be excited by vacuum ultraviolet rays and emit visible light. An inert mixed gas such as He + Xe, Ne + Xe, He + Xe + Ne is injected into the discharge space between the upper substrate and the lower substrate.
PDP는 화상의 계조를 구현하기 위하여, 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 시분할 구동하게 된다. 각 서브필드는 전화면을 초기화시키기 위한 리셋기간과, 주사라인을 선택하고 선택된 주사라인에서 셀을 선택하기 위한 어드레스기간과, 방전횟수에 따라 계조를 구현하는 서스테인기간으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 도 2와 같이 1/60 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1 내지 SF8)로 나누어지게 된다. 8개의 서브 필드들(SF1 내지 SF8) 각각은 전술한 바와 같이, 리셋기간, 어드레스기간 및 서스테인기간으로 나누어지게 된다. 각 서브필드의 리셋기간과 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간과 그에 할당되는 서스테인펄스의 수는 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.The PDP is time-divisionally driven by dividing one frame into several subfields having different number of emission times in order to implement grayscale of an image. Each subfield is divided into a reset period for initializing the full screen, an address period for selecting a scan line and selecting a cell in the selected scan line, and a sustain period for implementing gray scale according to the number of discharges. For example, when the image is to be displayed with 256 gray levels, as shown in FIG. 2, the frame period (16.67 ms) corresponding to 1/60 second is divided into eight subfields SF1 to SF8. As described above, each of the eight subfields SF1 to SF8 is divided into a reset period, an address period, and a sustain period. The reset period and the address period of each subfield are the same for each subfield, while the sustain period and the number of sustain pulses allocated thereto are 2 n (n = 0,1,2,3,4,5,6) in each subfield. , 7).
도 3은 두 개의 서브필드에 공급되는 PDP의 구동파형을 나타낸다. 3 shows driving waveforms of a PDP supplied to two subfields.
도 3을 참조하면, PDP는 전화면을 초기화시키기 위한 리셋기간, 셀을 선택하기 위한 어드레스 기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인기간으로 나누어 구동된다. Referring to FIG. 3, the PDP is driven by dividing into a reset period for initializing the full screen, an address period for selecting a cell, and a sustain period for maintaining discharge of the selected cell.
리셋기간에 있어서, 셋업기간(SU)에는 모든 스캔전극들(Y)에 상승 램프파형(Ramp-up)이 동시에 공급된다. 이와 동시에, 서스테인전극(Z)과 어드레스전극(X)에는 0[V]가 공급된다. 상승 램프파형(Ramp-up)에 의해 전화면의 셀들 내에서 스캔전극(Y)과 어드레스전극(X) 사이와 스캔전극(Y)과 서스테인전극(Z) 사이에는 약방전으로 쓰기방전이 일어난다. 이 쓰기방전에 의해 어드레스전극(X)과 서스테인전극(Z) 상에는 정극성(+)의 벽전하가 쌓이게 되며, 스캔전극(Y) 상에는 부극성(-)의 벽전하가 쌓이게 된다. In the reset period, the rising ramp waveform Ramp-up is simultaneously supplied to all the scan electrodes Y in the setup period SU. At the same time, 0 [V] is supplied to the sustain electrode Z and the address electrode X. The rising ramp waveform Ramp-up causes a write discharge with weak discharge between the scan electrode Y and the address electrode X and between the scan electrode Y and the sustain electrode Z in the cells of the full screen. The write discharge causes positive wall charges to be accumulated on the address electrode X and the sustain electrode Z, and negative wall charges to be accumulated on the scan electrode Y.
셋다운기간(SD)에는 상승 램프파형(Ramp-up)이 공급된 후, 상승 램프파형(Ramp-up)의 피크전압보다 낮은 정극성 전압에서 떨어지기 시작하여 기저전압(GND) 또는 부극성의 특정 전압레벨까지 떨어지는 하강 램프파형(Ramp-dn)이 스캔전극들(Y)에 동시에 공급된다. 이와 동시에, 서스테인전극(Z)에는 정극성의 서스테인전압(Vs)이 공급되고, 어드레스전극(X)에는 0[V]가 공급된다. 이렇게 하강 램프파형(Ramp-dn)이 공급될 때, 스캔전극(Y)과 서스테인전극(Z) 사이와 스캔전극(Y)과 어드레스전극(Z) 사이에 약방전으로 소거방전이 일어난다. 이러한 소거방전에 의해 셋업기간(SU)에 발생된 벽전하들 중에서 어드레스방전에 불필요한 과도한 벽전하들이 소거된다. 셋업기간(SU)과 셋다운기간(SD)에서의 벽전하 변화를 살펴보면, 어드레스전극(X) 상의 벽전하 변화는 거의 없으며, 스캔전극(Y)의 부극성(-) 벽전하가 감소한다. 반면에, 서스테인전극(Z)의 벽전하는 셋업기간(SU)에서의 극성이 정극성이었으나, 스캔전극(Y)의 부극성(-) 벽전하의 감소분만큼 자신에게 부극성 벽전하가 쌓이면서 셋다운기간(SD)에서 그 극성이 부극성으로 반전된다. In the set-down period SD, after the rising ramp waveform Ramp-up is supplied, it starts to fall at the positive voltage lower than the peak voltage of the rising ramp waveform Ramp-up, and thus the base voltage GND or the negative polarity is specified. The falling ramp waveform Ramp-dn falling to the voltage level is simultaneously supplied to the scan electrodes Y. At the same time, the positive sustain voltage Vs is supplied to the sustain electrode Z, and 0 [V] is supplied to the address electrode X. When the falling ramp waveform Ramp-dn is supplied in this manner, erase discharge occurs with a weak discharge between the scan electrode Y and the sustain electrode Z and between the scan electrode Y and the address electrode Z. The erase discharge erases excessive wall charges unnecessary for the address discharge among the wall charges generated in the setup period SU. Looking at the wall charge change in the setup period SU and the setdown period SD, there is almost no wall charge change on the address electrode X, and the negative wall charge of the scan electrode Y decreases. On the other hand, the wall charge of the sustain electrode Z was positive in the set-up period SU, but the negative wall charge accumulated on itself as much as the decrease in the negative wall charge of the scan electrode Y was set-up period. At (SD), its polarity is reversed to negative polarity.
어드레스기간에는 부극성 스캔펄스(scan)가 스캔전극들(Y)에 순차적으로 공급됨과 동시에 스캔펄스(scan)에 동기되어 어드레스전극들(X)에 정극성의 데이터펄스(data)가 공급된다. 스캔펄스(scan)와 데이터펄스(data)의 전압차와 리셋기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 공급되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 서스테인전압(Vs)이 공급될 때 방전이 일어날 수 있게 하는 정도의 벽전하가 형성된다. 이 어드레스기간 동안 서스테인전극(Z)에는 정극성 직류전압(Zdc)이 공급된다. In the address period, the negative scan pulse scan is sequentially supplied to the scan electrodes Y, and the positive data pulse data is supplied to the address electrodes X in synchronization with the scan pulse scan. As the voltage difference between the scan pulse and the data pulse and the wall voltage generated during the reset period are added, an address discharge is generated in the cell to which the data pulse data is supplied. In the cells selected by the address discharge, wall charges are formed such that a discharge can occur when the sustain voltage Vs is supplied. During this address period, the positive pole DC voltage Zdc is supplied to the sustain electrode Z.
서스테인기간에는 스캔전극들(Y)과 서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 공급된다. 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 공급될 때 마다 스캔전극(Y)과 서스테인전극(Z) 사이에 서스테인방전 즉, 표시방전이 발생된다. In the sustain period, sustain pulses sus are alternately supplied to the scan electrodes Y and the sustain electrodes Z. FIG. The cell selected by the address discharge has a sustain discharge, that is, a display discharge between the scan electrode Y and the sustain electrode Z each time the sustain pulse sus is supplied with the wall voltage and the sustain pulse sus added in the cell. Is generated.
서스테인방전이 완료된 후에는 펄스폭과 전압레벨이 작은 소거 램프파형(ramp-ers)이 서스테인전극(Z)에 공급되어 전화면의 셀들 내에 잔류하는 벽전하를 소거시키게 된다. After the sustain discharge is completed, an erase ramp waveform (ramp-ers) having a small pulse width and a low voltage level is supplied to the sustain electrode Z to erase wall charge remaining in the cells of the full screen.
이와 같이 종래의 PDP 구동방법은 스캔전극(Y)과 서스테인전극(Z) 사이에 방전이 일어남과 동시에 스캔전극(Y)과 어드레스전극(X) 사이에 방전이 일어나게 하는 초기화 방전 메카니즘으로 셀들을 초기화시킨다. 그런데 종래의 PDP 구동방법은 방전 제어가 어렵고 방전이 불안정한 문제점이 있으며 리셋기간에서 빛의 방출을 수반하는 초기화방전의 휘도가 비교적 높기 때문에 콘트라스트비(Contrast ratio)에서 블랙휘도가 높게 되어 콘트라스트비가 저하되는 문제점이 있다. As described above, the conventional PDP driving method initializes cells with an initialization discharge mechanism that causes a discharge between the scan electrode (Y) and the sustain electrode (Z) and a discharge occurs between the scan electrode (Y) and the address electrode (X). Let's do it. However, in the conventional PDP driving method, the discharge control is difficult and the discharge is unstable, and since the luminance of the initialization discharge involving the light emission is relatively high during the reset period, the black luminance is increased at the contrast ratio, resulting in a low contrast ratio. There is a problem.
도 4는 도 3과 같은 종래의 구동파형을 PDP에 적용하여 시뮬레이션할 때 그 시뮬레이션에서 각 구동파형에 적용된 전압조건과 리셋기간의 휘도를 나타낸다. 도 5a 및 도 5b는 도 4와 같은 구동파형이 PDP에 공급될 때 리셋기간의 셋업기간(SU)과 셋다운기간(SD) 직후의 벽전하 분포를 보여 준다. 도 5a 및 도 5b에서 알 수 있는 바 종래의 PDP 구동방법에 의하면 리셋기간 동안 발생되는 쓰기방전과 소거방전이 스캔전극(Y)과 서스테인전극(Z) 사이에서 그리고 스캔전극(Y)과 어드레스전극(X) 사이에서 일어나게 된다. 그리고 리셋기간에서 발생되는 방전이 스캔전극(Y)과 서스테인전극(Z) 사이의 면방전으로 주로 일어나기 때문에 스캔전극(Y)과 서스테인전극(Z) 상에 충분한 벽전하가 쌓이지 않는다. 4 shows the luminance of the voltage condition and the reset period applied to each driving waveform in the simulation when the conventional driving waveform shown in FIG. 3 is applied to the PDP and simulated. 5A and 5B show the wall charge distribution immediately after the setup period SU and the setdown period SD of the reset period when the driving waveform shown in FIG. 4 is supplied to the PDP. As can be seen from FIGS. 5A and 5B, according to the conventional PDP driving method, the write discharge and the erase discharge generated during the reset period are between the scan electrode Y and the sustain electrode Z, and the scan electrode Y and the address electrode. Happens between (X). Since the discharge generated in the reset period is mainly caused by the surface discharge between the scan electrode Y and the sustain electrode Z, sufficient wall charges do not accumulate on the scan electrode Y and the sustain electrode Z.
따라서, 본 발명의 목적은 초기화를 안정화하여 스캔시간과 어드레스기간을 줄이고 콘트라스트 특성을 향상시키도록 한 PDP의 구동방법 및 장치를 제공함에 있다. Accordingly, an object of the present invention is to provide a method and apparatus for driving a PDP, which stabilizes initialization to reduce scan time and address period and improve contrast characteristics.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 PDP의 구동방법은 제1 및 제2 전극을 각각 포함한 다수의 전극쌍이 형성된 상판과 상기 다수의 전극쌍과 교차하는 다수의 제3 전극이 형성된 하판을 구비하며 상기 전극들의 교차부에 셀들이 형성되는 PDP를 구동하기 위한 방법에 있어서, 상기 셀들 내에 쓰기방전을 일으켜 상기 전극들에 벽전하를 형성하기 위한 제1 리셋기간과; 상기 쓰기방전에 이어서 상기 셀들 내에 1차 소거방전을 일으켜 상기 전극들 상의 벽전하들의 일부를 소거시키기 위한 제2 리셋기간과; 상기 1차 소거방전에 이어서 상기 셀들 내에 2차 소거방전을 일으켜 상기 전극들 상의 벽전하들을 균일하게 잔류시키기 위한 제3 리셋기간과; 상기 2차 소거방전에 이어서 상기 셀들을 선택하기 위한 어드레스기간과; 상기 어드레스기간에 이어서 상기 선택된 셀들에서 표시방전을 일으키기 위한 서스테인기간을 포함한다. 상기 PDP의 구동방법은 전압이 제1 전압부터 제2 전압까지 높아지는 상승 램프파형을 상기 제1 전극에 공급함과 동시에 상기 제2 전극과 제3 전극에 기저전압을 공급하는 단계를 포함한다. 상기 PDP의 구동방법은 상기 제2 리셋기간 동안 상기 전압이 제1 전압부터 제3 전압까지 낮아지는 제1 하강 램프파형을 상기 제1 전극에 공급함과 동시에 상기 제2 전극에 상기 제1 전압을 공급하고 상기 제3 전극에 상기 기저전압을 공급하는 단계를 포함한다. 상기 PDP의 구동방법은 상기 제3 리셋기간 동안 상기 전압이 상기 기저전압부터 제4 전압까지 낮아지는 제2 하강 램프파형을 상기 제1 전극에 공급함과 동시에 상기 제2 전극과 상기 제3 전극에 상기 기저전압을 공급하는 단계를 포함한다. 상기 PDP의 구동방법은 상기 제4 전압은 상기 제3 전압보다 낮은 부극성 전압이다. 상기 PDP의 구동방법은 상기 어드레스기간 동안 상기 제1 전극에 상기 제4 전압의 스캔펄스를 공급하는 단계와; 상기 제3 전극에 상기 스캔펄스에 동기되는 데이터전압을 공급하는 단계를 포함한다. 상기 PDP의 구동방법은 상기 서스테인기간 동안 상기 제1 및 제2 전극에 상기 제1 전압의 서스테인펄스를 교대로 공급하는 단계를 포함한다. 본 발명의 다른 실시예에 따른 PDP의 구동방법은 제1 및 제2 전극을 각각 포함한 다수의 전극쌍이 형성된 상판과 상기 다수의 전극쌍과 교차하는 다수의 제3 전극이 형성된 하판을 구비하며 상기 전극들의 교차부에 셀들이 형성되는 PDP를 다수의 서브필드로 시분할 구동하기 위한 방법에 있어서, 제1 전압으로 상기 셀들 내에 쓰기방전을 일으켜 상기 전극들에 벽전하를 형성하기 위한 제1 리셋기간, 상기 쓰기방전에 이어서 상기 셀들 내에 1차 소거방전을 일으켜 상기 전극들 상의 벽전하들의 일부를 소거시키기 위한 제2 리셋기간, 상기 1차 소거방전에 이어서 상기 셀들 내에 2차 소거방전을 일으켜 상기 전극들 상의 벽전하들을 균일하게 잔류시키기 위한 제3 리셋기간, 상기 2차 소거방전에 이어서 상기 셀들을 선택하기 위한 어드레스기간 및 상기 어드레스기간에 이어서 상기 선택된 셀들에서 표시방전을 일으키기 위한 서스테인기간이 할당되는 제1 서브필드와; 상기 제1 전압보다 낮은 제2 전압으로 상기 쓰기방전을 일으키기 위한 제1 리셋기간, 상기 제2 리셋기간 및 상기 제3 리셋기간의 순으로 상기 셀들을 초기화시키는 리셋기간과 상기 어드레스기간 및 상기 서스테인기간이 할당되는 제2 서브필드를 포함한다. 상기 제1 서브필드는 상기 제2 서브필드에 앞선다. 상기 제1 서브필드와 상기 제2 서브필드에 각각 부여된 휘도 가중치는 다르다. 상기 제4 전압은 상기 제3 전압보다 낮은 부극성 전압이다. 본 발명의 실시예에 따른 PDP의 구동장치는 제1 및 제2 전극을 각각 포함한 다수의 전극쌍이 형성된 상판과 상기 다수의 전극쌍과 교차하는 다수의 제3 전극이 형성된 하판을 구비하며 상기 전극들의 교차부에 셀들이 형성되는 PDP를 구동하기 위한 장치에 있어서, 상기 셀들 내에 쓰기방전을 일으켜 상기 전극들에 벽전하를 형성하기 위한 제1 초기화회로와; 상기 쓰기방전에 이어서 상기 셀들 내에 1차 소거방전을 일으켜 상기 전극들 상의 벽전하들의 일부를 소거시키기 위한 제2 초기화회로와; 상기 1차 소거방전에 이어서 상기 셀들 내에 2차 소거방전을 일으켜 상기 전극들 상의 벽전하들을 균일하게 잔류시키기 위한 제3 초기화회로와; 상기 2차 소거방전에 이어서 상기 셀들을 선택하기 위한 어드레스회로와; 상기 어드레스회로에 의해 상기 셀들이 선택된 후에 상기 선택된 셀들에서 표시방전을 일으키기 위한 서스테인회로를 구비한다. 본 발명의 다른 실시예에 따른 PDP의 구동장치는 제1 및 제2 전극을 각각 포함한 다수의 전극쌍이 형성된 상판과 상기 다수의 전극쌍과 교차하는 다수의 제3 전극이 형성된 하판을 구비하며 상기 전극들의 교차부에 셀들이 형성되는 PDP를 다수의 서브필드로 시분할 구동하기 위한 장치에 있어서, 제1 전압으로 상기 셀들 내에 쓰기방전을 일으켜 상기 전극들에 벽전하를 형성하기 위한 제1 리셋기간, 상기 쓰기방전에 이어서 상기 셀들 내에 1차 소거방전을 일으켜 상기 전극들 상의 벽전하들의 일부를 소거시키기 위한 제2 리셋기간, 상기 1차 소거방전에 이어서 상기 셀들 내에 2차 소거방전을 일으켜 상기 전극들 상의 벽전하들을 균일하게 잔류시키기 위한 제3 리셋기간, 상기 셀들을 선택하기 위한 어드레스기간 및 상기 선택된 셀들에서 표시방전을 일으키기 위한 서스테인기간이 할당되는 제1 서브필드를 구동하기 위한 제1 구동회로와; 상기 제1 전압보다 낮은 제2 전압으로 상기 쓰기방전을 일으키기 위한 제1 리셋기간, 상기 제2 리셋기간 및 상기 제3 리셋기간의 순으로 상기 셀들을 초기화하는 리셋기간, 상기 어드레스기간 및 상기 서스테인기간이 할당되는 제2 서브필드를 구동하기 위한 제2 구동회로를 구비한다. In order to achieve the above object, the driving method of the PDP according to the embodiment of the present invention is a top plate formed with a plurality of electrode pairs each including a first electrode and a second electrode and a plurality of third electrodes formed to cross the plurality of electrode pairs are formed; CLAIMS 1. A method for driving a PDP having a lower plate and having cells formed at intersections of the electrodes, the method comprising: a first reset period for causing write discharge in the cells to form wall charges in the electrodes; A second reset period for causing a first erase discharge in said cells following said write discharge to erase some of the wall charges on said electrodes; A third reset period for causing secondary erase discharges in the cells following the primary erase discharge to uniformly retain wall charges on the electrodes; An address period for selecting the cells following the secondary erase discharge; And a sustain period for causing display discharge in the selected cells following the address period. The driving method of the PDP includes supplying a rising ramp waveform at which a voltage rises from a first voltage to a second voltage to the first electrode and at the same time supplying a base voltage to the second electrode and the third electrode. The driving method of the PDP supplies the first electrode to the first electrode while simultaneously supplying a first falling ramp waveform of which the voltage is lowered from the first voltage to the third voltage during the second reset period. And supplying the ground voltage to the third electrode. The driving method of the PDP supplies the second electrode and the third electrode with a second falling ramp waveform in which the voltage is lowered from the base voltage to the fourth voltage during the third reset period. Supplying a base voltage. In the driving method of the PDP, the fourth voltage is a negative voltage lower than the third voltage. The driving method of the PDP may include supplying a scan pulse of the fourth voltage to the first electrode during the address period; And supplying a data voltage synchronized with the scan pulse to the third electrode. The driving method of the PDP includes alternately supplying sustain pulses of the first voltage to the first and second electrodes during the sustain period. A driving method of a PDP according to another embodiment of the present invention includes an upper plate having a plurality of electrode pairs each including first and second electrodes and a lower plate having a plurality of third electrodes intersecting the plurality of electrode pairs. A method for time-divisionally driving a PDP in which cells are formed at intersections of a plurality of subfields, the method comprising: a first reset period for generating a write discharge in the cells at a first voltage to form wall charges in the electrodes; A second reset period for erasing some of the wall charges on the electrodes by causing a first erase discharge in the cells following a write discharge, followed by a secondary erase discharge in the cells following the primary erase discharge A third reset period for uniformly retaining wall charges, an address period for selecting the cells following the secondary erase discharge, and the ad Then the scan period of the first sub-field sustain period is assigned for generating a display discharge in the selected cells; A reset period for initializing the cells in the order of a first reset period, the second reset period, and the third reset period for causing the write discharge to a second voltage lower than the first voltage; and the address period and the sustain period. This second field is allocated. The first subfield precedes the second subfield. The luminance weights assigned to the first subfield and the second subfield are different. The fourth voltage is a negative voltage lower than the third voltage. An apparatus for driving a PDP according to an embodiment of the present invention includes an upper plate on which a plurality of electrode pairs including first and second electrodes are formed, and a lower plate on which a plurality of third electrodes intersect the plurality of electrode pairs are formed. An apparatus for driving a PDP in which cells are formed at an intersection, comprising: a first initialization circuit for causing write discharge in the cells to form wall charges in the electrodes; A second initialization circuit for causing a first erasing discharge in the cells following the write discharge to erase some of the wall charges on the electrodes; A third initialization circuit for causing secondary erase discharges in the cells following the primary erase discharge to uniformly retain wall charges on the electrodes; An address circuit for selecting the cells following the secondary erase discharge; And a sustain circuit for causing display discharge in the selected cells after the cells are selected by the address circuit. A driving apparatus of a PDP according to another embodiment of the present invention includes an upper plate on which a plurality of electrode pairs including first and second electrodes are formed, and a lower plate on which a plurality of third electrodes intersecting the plurality of electrode pairs are formed, An apparatus for time-divisionally driving a PDP in which cells are formed at intersections of a plurality of subfields, the apparatus comprising: a first reset period for generating a write discharge in the cells at a first voltage to form wall charges in the electrodes; A second reset period for erasing some of the wall charges on the electrodes by causing a first erase discharge in the cells following a write discharge, followed by a secondary erase discharge in the cells following the primary erase discharge A third reset period for uniformly retaining wall charges, an address period for selecting the cells, and a display discharge in the selected cells A first driving circuit for driving a first subfield to which a sustain period for turning is assigned; A reset period for initializing the cells in the order of a first reset period, the second reset period, and the third reset period for causing the write discharge to a second voltage lower than the first voltage, the address period, and the sustain period And a second driving circuit for driving the allocated second subfield.
삭제delete
삭제delete
삭제delete
삭제delete
삭제delete
삭제delete
삭제delete
삭제delete
삭제delete
삭제delete
삭제delete
삭제delete
삭제delete
삭제delete
삭제delete
삭제delete
삭제delete
삭제delete
이하, 도 6 내지 도 12를 참조하여 본 발명의 바람직한 실시예들에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 6 to 12.
본 발명의 실시예에 따른 PDP의 구동방법 및 장치는 한 프레임기간을 다수의 서브필드들로 시분할하여 PDP를 구동한다. 상기 서브필드들 중에서 적어도 어느 하나는 쓰기방전, 1차 소거방전 및 2차 소거방전을 연속으로 일으키는 리셋기간과, 셀을 선택하기 위한 어드레스기간 및 선택된 셀에 대하여 표시를 행하기 위한 서스테인기간을 포함한다. 이러한 서브필드는 도 6이나 도 8과 같은 구동파형으로 PDP를 구동한다. The method and apparatus for driving a PDP according to an embodiment of the present invention drive the PDP by time-dividing one frame period into a plurality of subfields. At least one of the subfields includes a reset period for continuously causing write discharge, primary erase discharge, and secondary erase discharge, an address period for selecting a cell, and a sustain period for displaying a selected cell. do. These subfields drive the PDP with the driving waveforms shown in FIG.
도 6은 본 발명의 제1 실시예에 따른 PDP의 구동방법을 설명하기 위한 파형도이다. 도 7은 도 6과 같은 구동파형에 의해 발생되는 벽전하 분포의 변화를 나타낸다. 6 is a waveform diagram illustrating a method of driving a PDP according to a first embodiment of the present invention. FIG. 7 illustrates a change in wall charge distribution generated by the driving waveform shown in FIG. 6.
도 6 및 도 7을 참조하면, 리셋기간은 스캔전극들(Y)과 어드레스전극들(X) 사이에 그리고 스캔전극들(Y)과 서스테인전극들(Z) 사이에 쓰기방전을 일으키기 위한 t1 기간과, 서스테인전극들(Y)과 어드레스전극들(X) 사이에 그리고 스캔전극들(Y)과 서스테인전극들(Z) 사이에 소거방전을 일으키기 위한 t2 기간과, 스캔전극들(Y)과 어드레스전극들(X) 사이에 소거방전을 일으키기 위한 t3 기간을 포함한다. 6 and 7, the reset period is a t1 period for causing a write discharge between the scan electrodes Y and the address electrodes X and between the scan electrodes Y and the sustain electrodes Z. And a period t2 for causing an erase discharge between the sustain electrodes Y and the address electrodes X and between the scan electrodes Y and the sustain electrodes Z, and the scan electrodes Y and the address. T3 period for causing an erase discharge between the electrodes (X).
리셋기간의 t1 기간 동안 스캔전극들(Y)에는 서스테인전압(Vs)부터 셋업전압(Vsetup)까지 상승하는 상승 램프파형(Ruy)이 공급된다. 이 t1 기간 동안 어드레스전극들(X)과 서스테인전극들(Z)에는 기저전압(GND)이나 0V가 공급된다. 그러면 전화면의 셀들 내에서 스캔전극들(Y)과 어드레스전극들(X) 사이에 그리고 스캔전극들(Y)과 서스테인전극들(Z) 사이에 약방전으로 쓰기방전이 일어나게 된다. 이러한 쓰기방전의 결과로 도 7과 같이 스캔전극들(Y) 상에는 부극성의 벽전하들이 쌓이게 되고 어드레스전극들(X) 상에는 정극성의 벽전하들이 쌓이게 된다. During the t1 period of the reset period, the rising ramp waveform Ruy rising from the sustain voltage Vs to the setup voltage Vsetup is supplied to the scan electrodes Y. The base voltage GND or 0V is supplied to the address electrodes X and the sustain electrodes Z during this t1 period. Then, a write discharge occurs with a weak discharge between the scan electrodes Y and the address electrodes X and between the scan electrodes Y and the sustain electrodes Z in the cells of the full screen. As a result of the write discharge, negative wall charges are accumulated on the scan electrodes Y and positive wall charges are stacked on the address electrodes X as shown in FIG. 7.
리셋기간의 t2 기간 동안 스캔전극들(Y)에는 서스테인전압(Vs)부터 제1 부극성 전압(-Vy)까지 하강하는 제1 하강 램프파형(Rdy1)이 공급되고 서스테인전극들(Z)에는 서스테인전압(Vs)이 공급된다. 이 t2 기간 동안 어드레스전극들(X)에는 기저전압(GND)이나 0V가 공급된다. 그러면 전화면의 셀들 내에서 스캔전극들(Y)과 어드레스전극들(X) 사이에 그리고 스캔전극들(Y)과 어드레스전극들(X) 사이에 약방전으로 소거방전이 일어나게 된다. 이러한 1차 소거방전의 결과로 스캔전극들(Y) 상에 쌓여 있던 부극성의 벽전하들의 일부가 소거되고 어드레스전극들(X) 상에 쌓여 있던 정극성의 벽전하들이 일부 소거된다. 그리고 서스테인전극들(Z) 상에는 스캔전극들(Y)로부터 이동되는 부극성 벽전하에 의해 도 7과 같이 벽전하의 극성이 정극성에서 부극성으로 반전된다. During the t2 period of the reset period, the scan electrodes Y are supplied with the first falling ramp waveform Rdy1 falling from the sustain voltage Vs to the first negative voltage -Vy and the sustain electrodes Z are sustained. The voltage Vs is supplied. During this t2 period, the base voltage GND or 0V is supplied to the address electrodes X. Then, in the cells of the full screen, an erase discharge occurs with a weak discharge between the scan electrodes Y and the address electrodes X and between the scan electrodes Y and the address electrodes X. As a result of the primary erase discharge, some of the negative wall charges accumulated on the scan electrodes Y are erased, and the positive wall charges accumulated on the address electrodes X are partially erased. On the sustain electrodes Z, the polarities of the wall charges are inverted from the positive polarity to the negative polarity as shown in FIG. 7 by the negative wall charges moved from the scan electrodes Y. FIG.
리셋기간의 t3 기간 동안 스캔전극들(Y)에는 기저전압(GND)이나 0V로부터 제2 부극성 전압(-Vy)까지 하강하는 제2 하강 램프파형(Rdy2)이 공급된다. 제2 부극성 전압(-Vy)은 제1 부극성 전압(-Vy)보다 낮게 설정된다. 이 t3 기간 동안, 어드레스전극들(X)은 0[V]나 기저전압(GND)을 유지한다. 그러면 스캔전극들(Y)과 어드레스전극들(X) 사이에 약방전으로 소거방전이 발생된다. 이 때 스캔전극들(Y)과 서스테인전극들(Z) 사이의 전압차는 서스테인전극들(Z) 상에 쌓여 있는 부극성 벽전하로 인하여 작다. 이 때문에 소거방전은 도 7과 같이 주로 스캔전극들(Y)과 어드레스전극들(X) 사이에 주로 일어난다. 이 소거방전의 결과로, 어드레스방전에 불필요한 과도 벽전하가 소거되며 전 셀들 내에서 균일한 벽전하가 잔류하게 된다. 특히, 전셀들 내에서 스캔전극들(Y)과 어드레스전극들(X) 상에 쌓여 있는 벽전하가 균일하게 된다. 이렇게 스캔전극들(Y)과 어드레스전극들(X) 상의 벽전하가 균일하게 되면 어드레스기간의 구동마진이 넓어지게 되고 어드레스방전이 안정되게 일어날 수 있으므로 스캔타임과 어드레스기간을 단축할 수 있다. 또한, 본 발명에 따른 PDP의 구동방법 및 장치는 리셋기간 직후 서스테인전극들(Z) 상의 부극성 벽전하를 충분히 많게 하여 스캔전극들(Y)에 첫 번째 서스테인펄스가 공급될 때 서스테인 방전이 쉽고 안정하게 일어나게 함으로서 서스테인 구동마진을 넓힐 수 있다. During the t3 period of the reset period, the scan electrodes Y are supplied with the second falling ramp waveform Rdy2 falling from the base voltage GND or 0V to the second negative voltage -Vy. The second negative voltage -Vy is set lower than the first negative voltage -Vy. During this t3 period, the address electrodes X maintain 0 [V] or the ground voltage GND. Then, an erase discharge is generated between the scan electrodes Y and the address electrodes X with a weak discharge. At this time, the voltage difference between the scan electrodes (Y) and the sustain electrodes (Z) is small due to the negative wall charges accumulated on the sustain electrodes (Z). For this reason, the erase discharge occurs mainly between the scan electrodes Y and the address electrodes X as shown in FIG. As a result of this erasure discharge, unnecessary wall charges that are unnecessary for address discharge are erased and uniform wall charge remains in all cells. In particular, the wall charges accumulated on the scan electrodes Y and the address electrodes X in all the cells become uniform. If the wall charges on the scan electrodes Y and the address electrodes X are uniform, the driving margin of the address period can be widened and the address discharge can be stably generated, thereby reducing the scan time and the address period. In addition, the driving method and apparatus of the PDP according to the present invention increases the negative wall charges on the sustain electrodes Z immediately after the reset period so that the sustain discharge is easy when the first sustain pulse is supplied to the scan electrodes Y. By making it stable, the sustain driving margin can be widened.
제1 부극성 전압(-Vy1)과 제2 부극성 전압(-Vy2)은 PDP의 해상도, 방전셀 구조 및 방전가스 조성 등에 따라 달라질 수 있다. The first negative voltage (-Vy1) and the second negative voltage (-Vy2) may vary depending on the resolution of the PDP, the discharge cell structure, and the discharge gas composition.
제2 하강 램프파형(Rdy2)의 전압은 제1 부극성 전압(-Vy)부터 낮아질 수도 있다. 그리고 제1 하강 램프파형(Rdy1)과 제2 하강 램프파형(Rdy2)의 기울기는 PDP의 해상도, 방전셀 구조 및 방전가스 조성 등에 따라 달라질 수 있다. The voltage of the second falling ramp waveform Rdy2 may be lowered from the first negative polarity voltage -Vy. The slopes of the first falling ramp waveform Rdy1 and the second falling ramp waveform Rdy2 may vary depending on the resolution of the PDP, the discharge cell structure, and the discharge gas composition.
어드레스기간 동안 스캔전극들(Y)에는 바이어스전압(-Vy)으로부터 제2 부극성 전압(-Vy2)까지 전압이 낮아지는 스캔펄스(scp)가 순차적으로 공급되고 어드레스전극들(X)에는 스캔펄스(scp)에 동기되는 데이터전압(Vd)의 데이터펄스(dp)가 공급된다. 이 어드레스기간 동안 서스테인전극들(Z)에는 서스테인전압(Vs)의 직류 바이어스전압(Vz-com)이 공급된다. 바이어스전압(-Vy)과 제2 부극성 전압(-Vy) 사이의 전위차(Vsc)는 스캔전극들(Y)과 데이터전압(Vd)이 공급되는 어드레스전극들(X) 사이의 전위차가 어드레스방전이 일어날 수 있도록 설정되는 스캔전압이다. 스캔펄스(scp)와 데이터펄스(dp)의 전압차와 리셋기간에 생성된 벽전압이 더해지면서 데이터펄스(dp)가 공급되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 서스테인전압(Vs)이 공급될 때 방전이 일어날 수 있게 하는 정도의 벽전하가 형성된다. During the address period, scan pulses scp that are lowered from the bias voltage −Vy to the second negative voltage −Vy2 are sequentially supplied to the scan electrodes Y, and the scan pulses are applied to the address electrodes X. The data pulse dp of the data voltage Vd synchronized with (scp) is supplied. During this address period, the sustain electrodes Z are supplied with the DC bias voltage Vz-com of the sustain voltage Vs. As for the potential difference Vsc between the bias voltage -Vy and the second negative voltage -Vy, the potential difference between the scan electrodes Y and the address electrodes X to which the data voltage Vd is supplied is the address discharge. Is the scan voltage that is set to occur. As the voltage difference between the scan pulse scp and the data pulse dp and the wall voltage generated during the reset period are added, an address discharge is generated in the cell to which the data pulse dp is supplied. In the cells selected by the address discharge, wall charges are formed such that a discharge can occur when the sustain voltage Vs is supplied.
서스테인기간에는 스캔전극들(Y)과 서스테인전극들(Z)에 교번적으로 서스테인전압(Vs)의 서스테인펄스(sus)가 공급된다. 어드레스방전에 의해 선택된 셀들은 셀 내의 벽전압과 서스테인전압(Vs)이 더해지면서 매 서스테인펄스(sus)가 공급될 때마다 스캔전극(Y)과 서스테인전극(Z) 사이에 서스테인방전이 발생된다. In the sustain period, the sustain pulse sus of the sustain voltage Vs is supplied to the scan electrodes Y and the sustain electrodes Z alternately. In the cells selected by the address discharge, as the wall voltage and the sustain voltage Vs in the cell are added, a sustain discharge is generated between the scan electrode Y and the sustain electrode Z every time the sustain pulse sus is supplied.
마지막 서스테인펄스(sus)가 서스테인전극들(Z)에 공급되어 서스테인방전이 종료된 후에는 스캔전극들(Y)과 서스테인전극들(Z)에 서스테인전압(Vs)까지 상승하는 소거 램프파형(ersy, ersz)이 연속으로 공급된다. 소거 램프파형(ersy, ersz)은 서스테인방전에 의해 생성된 벽전하들을 소거시키는 역할을 한다. 이 소거 램프파형(ersy, ersz)은 스캔전극들(Y)과 서스테인전극들(Z) 중 어느 하나에 공급될 수도 있고 생략될 수도 있다.After the last sustain pulse (sus) is supplied to the sustain electrodes (Z) and the sustain discharge is completed, the erase ramp waveform (ersy) rises up to the sustain voltage (Vs) on the scan electrodes (Y) and the sustain electrodes (Z) , ersz) is supplied continuously. The erase ramp waveforms ersy and ersz serve to erase wall charges generated by the sustain discharge. The erase ramp waveforms ersy and ersz may be supplied to one of the scan electrodes Y and the sustain electrodes Z, or may be omitted.
도 8은 본 발명의 제2 실시예에 따른 PDP의 구동방법을 설명하기 위한 파형도이다. 8 is a waveform diagram illustrating a method of driving a PDP according to a second embodiment of the present invention.
도 8을 참조하면, 본 발명의 실시예에 따른 PDP의 구동방법은 셋업전압(Vsetup)까지 상승하는 상승 램프파형(Ruy)을 이용하여 쓰기방전하고 두 차례에 걸친 소거방전을 이용하여 셀들을 초기화하는 제1 서브필드(SF1)와, 서스테인전압(Vsetup)으로 쓰기방전하고 두 차례에 걸친 소거방전을 이용하여 셀들을 초기화하는 제2 내지 제N 서브필드들(SF2 내지 SFN)을 포함하는 N 개의 서브필드들로 한 프레임기간을 시분할하여 PDP를 구동한다. Referring to FIG. 8, the driving method of the PDP according to the embodiment of the present invention writes a discharge using a rising ramp waveform Ruy rising up to a setup voltage Vsetup and initializes cells using two erase discharges. N first subfields SF1 and N subfields SF2 to SFN including the second to Nth subfields SF2 to write and discharge cells using the sustain voltage Vsetup and to initialize the cells using two erase discharges. The PDP is driven by time-dividing one frame period into subfields.
제1 서브필드(SF1)에서 발생되는 구동파형은 도 6에 도시된 그 것과 실질적으로 동일하므로 이에 대한 상세한 설명을 생략한다. Since the driving waveform generated in the first subfield SF1 is substantially the same as that shown in FIG. 6, a detailed description thereof will be omitted.
제2 내지 제N 서브필드들(SF2 내지 SFN)에 있어서, 리셋기간의 t1 기간 동안 스캔전극들(Y)에는 서스테인전압(Vs)이 공급된다. 이 t1 기간 동안 어드레스전극들(X)과 서스테인전극들(Z)에는 기저전압(GND)이나 0V가 공급된다. 그러면 전화면의 셀들 내에서 스캔전극들(Y)과 어드레스전극들(X) 사이에 그리고 스캔전극들(Y)과 서스테인전극들(Z) 사이에 약방전으로 쓰기방전이 일어나게 된다. 이러한 쓰기방전의 결과로 도 7과 같이 스캔전극들(Y) 상에는 부극성의 벽전하들이 쌓이게 되고 어드레스전극들(X) 상에는 정극성의 벽전하들이 쌓이게 된다. 이 쓰기방전은 셋업전압(Vsetup)보다 낮은 서스테인전압(Vs)으로 일어나기 때문에 셋업전압(Vsetup)으로 방전을 일으킬 때 보다 그 세기가 낮게 된다. 따라서, 제2 내지 제N 서브필드들(SF1 내지 SFN)에 있어서 리셋기간에 발생되는 쓰기방전시의 휘도가 낮아지게 된다. 그 결과, 본 발명에 따른 PDP의 구동방법은 비표시기간인 리셋기간에서의 휘도를 낮추어 콘트라스트비(contrast ratio)에서 블랙휘도를 낮춤으로써 그 만큼 콘트라스트비를 향상시켜 선명한 화질로 화상을 표시할 수 있다. In the second to Nth subfields SF2 to SFN, the sustain voltage Vs is supplied to the scan electrodes Y during the t1 period of the reset period. The base voltage GND or 0V is supplied to the address electrodes X and the sustain electrodes Z during this t1 period. Then, a write discharge occurs with a weak discharge between the scan electrodes Y and the address electrodes X and between the scan electrodes Y and the sustain electrodes Z in the cells of the full screen. As a result of the write discharge, negative wall charges are accumulated on the scan electrodes Y and positive wall charges are stacked on the address electrodes X as shown in FIG. 7. Since the write discharge occurs with the sustain voltage Vs lower than the setup voltage Vsetup, the write discharge has a lower intensity than when the discharge is caused by the setup voltage Vsetup. Therefore, the luminance during write discharge occurring in the reset period in the second to Nth subfields SF1 to SFN becomes low. As a result, the driving method of the PDP according to the present invention lowers the luminance in the reset period, which is the non-display period, and lowers the black luminance at the contrast ratio, thereby improving the contrast ratio and displaying the image with clear image quality. have.
제2 내지 제N 서브필드들(SF2 내지 SFN)에 있어서, 리셋기간의 t2 기간 동안 스캔전극들(Y)에는 서스테인전압(Vs)부터 제1 부극성 전압(-Vy)까지 하강하는 제1 하강 램프파형(Rdy1)이 공급되고 서스테인전극들(Z)에는 서스테인전압(Vs)이 공급된다. 이 t2 기간 동안 어드레스전극들(X)에는 기저전압(GND)이나 0V가 공급된다. 그러면 전화면의 셀들 내에서 스캔전극들(Y)과 어드레스전극들(X) 사이에 그리고 스캔전극들(Y)과 어드레스전극들(X) 사이에 약방전으로 소거방전이 일어나게 된다. 이러한 1차 소거방전의 결과로 스캔전극들(Y) 상에 쌓여 있던 부극성의 벽전하들의 일부가 소거되고 어드레스전극들(X) 상에 쌓여 있던 정극성의 벽전하들이 일부 소거된다. 그리고 서스테인전극들(Z) 상에는 스캔전극들(Y)로부터 이동되는 부극성 벽전하에 의해 도 7과 같이 벽전하의 극성이 정극성에서 부극성으로 반전된다. In the second to Nth subfields SF2 to SFN, the first falling of the scan electrodes Y from the sustain voltage Vs to the first negative voltage -Vy during the t2 period of the reset period. The ramp waveform Rdy1 is supplied and the sustain voltage Vs is supplied to the sustain electrodes Z. During this t2 period, the base voltage GND or 0V is supplied to the address electrodes X. Then, in the cells of the full screen, an erase discharge occurs with a weak discharge between the scan electrodes Y and the address electrodes X and between the scan electrodes Y and the address electrodes X. As a result of the primary erase discharge, some of the negative wall charges accumulated on the scan electrodes Y are erased, and the positive wall charges accumulated on the address electrodes X are partially erased. On the sustain electrodes Z, the polarities of the wall charges are inverted from the positive polarity to the negative polarity as shown in FIG. 7 by the negative wall charges moved from the scan electrodes Y. FIG.
제2 내지 제N 서브필드들(SF2 내지 SFN)에 있어서, 리셋기간의 t3 기간 동안 스캔전극들(Y)에는 기저전압(GND)이나 0V로부터 제2 부극성 전압(-Vy)까지 하강하는 제2 하강 램프파형(Rdy2)이 공급된다. 제2 부극성 전압(-Vy)은 제1 부극성 전압(-Vy)보다 낮게 설정된다. 이 t3 기간 동안, 어드레스전극들(X)은 0[V]나 기저전압(GND)을 유지한다. 그러면 스캔전극들(Y)과 어드레스전극들(X) 사이에 약방전으로 소거방전이 발생된다. 이 때 스캔전극들(Y)과 서스테인전극들(Z) 사이의 전압차는 서스테인전극들(Z) 상에 쌓여 있는 부극성 벽전하로 인하여 작다. 이 때문에 소거방전은 도 7과 같이 주로 스캔전극들(Y)과 어드레스전극들(X) 사이에 주로 일어난다. 이 소거방전의 결과로, 어드레스방전에 불필요한 과도 벽전하가 소거되며 전 셀들 내에서 균일한 벽전하가 잔류하게 된다. In the second to Nth subfields SF2 to SFN, the scan electrodes Y fall from the base voltage GND or 0V to the second negative voltage -Vy during the period t3 of the reset period. 2 falling ramp waveform Rdy2 is supplied. The second negative voltage -Vy is set lower than the first negative voltage -Vy. During this t3 period, the address electrodes X maintain 0 [V] or the ground voltage GND. Then, an erase discharge is generated between the scan electrodes Y and the address electrodes X with a weak discharge. At this time, the voltage difference between the scan electrodes (Y) and the sustain electrodes (Z) is small due to the negative wall charges accumulated on the sustain electrodes (Z). For this reason, the erase discharge occurs mainly between the scan electrodes Y and the address electrodes X as shown in FIG. As a result of this erasure discharge, unnecessary wall charges that are unnecessary for address discharge are erased and uniform wall charge remains in all cells.
제2 내지 제N 서브필드들(SF2 내지 SFN)에 있어서, 어드레스기간과 서스테인기간은 전술한 실시예와 실질적으로 동일하므로 그에 대한 상세한 설명을 생략하기로 한다. 서스테인기간에 발생되는 서스테인펄스들(sus)의 개수는 서브필드들(SF2 내지 SFN)에 미리 부여된 휘도 가중치에 따라 각 서브필드들(SF2 내지 SFN)마다 다를 수 있다. In the second to Nth subfields SF2 to SFN, since the address period and the sustain period are substantially the same as in the above-described embodiment, detailed description thereof will be omitted. The number of sustain pulses sus generated in the sustain period may be different for each subfield SF2 through SFN according to a luminance weight previously assigned to the subfields SF2 through SFN.
한편, 서스테인전압(Vs)을 이용하여 리셋기간에 쓰기 방전을 일으키는 서브필드는 실시예에서 도 8과 같이 프레임기간에서 가장 앞선 제1 서브필드(SF1)를 제외한 나머지 서브필드들(SF2 내지 SFN)에 적용되는 것을 예시하였지만 이에 국한되는 것이 아니라 서브필드들에 다양한 형태로 배치될 수 있다. 예컨대, 리셋기간에 서스테인전압(Vs)으로 쓰기 방전을 일으키는 서브필드는 우수 번째 서브필드들(SF2, SF4,..., SFN)에 적용될 수도 있다. On the other hand, the subfields causing the write discharge in the reset period using the sustain voltage Vs are the remaining subfields SF2 to SFN except for the first subfield SF1 that is the first in the frame period as shown in FIG. Although illustrated to apply to, but is not limited to this may be arranged in various forms in the subfields. For example, a subfield causing write discharge at the sustain voltage Vs in the reset period may be applied to even-numbered subfields SF2, SF4, ..., SFN.
도 9는 본 발명의 실시예에 따른 PDP의 구동장치를 나타낸다.9 shows an apparatus for driving a PDP according to an embodiment of the present invention.
도 9를 참조하면, 본 발명의 실시예에 따른 PDP의 구동장치는 PDP의 어드레스전극들(X1 내지 Xm)에 데이터를 공급하기 위한 데이터 구동부(92)와, 스캔전극들(Y1 내지 Yn)을 구동하기 위한 스캔 구동부(93)와, 공통전극인 서스테인전극들(Z)을 구동하기 위한 서스테인 구동부(94)와, 각 구동부(92, 93, 94)를 제어하기 위한 타이밍 콘트롤러(91)와, 각 구동부(92, 93, 94)에 필요한 구동전압을 공급하기 위한 구동전압 발생부(95)를 구비한다. Referring to FIG. 9, a driving apparatus of a PDP according to an embodiment of the present invention uses a data driver 92 for supplying data to address electrodes X1 to Xm of the PDP, and scan electrodes Y1 to Yn. A scan driver 93 for driving, a sustain driver 94 for driving the sustain electrodes Z which are common electrodes, a timing controller 91 for controlling each of the drivers 92, 93, and 94; A driving voltage generator 95 is provided for supplying driving voltages necessary for each of the driving units 92, 93, and 94.
데이터 구동부(92)에는 도시하지 않은 역감마보정회로, 오차확산회로 등에 의해 역감마보정 및 오차확산 된 후, 서브필드맵핑회로에 의해 각 서브필드에 맵핑된 데이터가 공급된다. 이 데이터 구동부(92)는 타이밍 콘트롤러(91)로부터의 타이밍제어신호(Cx)에 응답하여 데이터를 샘플링하고 래치한 다음, 그 데이터를 어드레스기간 동안 어드레스전극들(X1 내지 Xm)에 공급하게 된다. The data driver 92 is subjected to inverse gamma correction and error diffusion by an inverse gamma correction circuit, an error diffusion circuit, and the like, and then data mapped to each subfield is supplied by the subfield mapping circuit. The data driver 92 samples and latches data in response to the timing control signal Cx from the timing controller 91, and then supplies the data to the address electrodes X1 to Xm during the address period.
스캔 구동부(93)는 타이밍 콘트롤러(91)의 제어 하에 스캔전극들(Y1 내지 Ym)에 리셋기간 동안 도 6 또는 도 8과 같은 초기화파형들을 공급하고 어드레스기간 동안 스캔펄스(scp)를 순차적으로 공급한다. 그리고 스캔 구동부(93)는 타이밍 콘트롤러(91)의 제어 하에 스캔전극들(Y1 내지 Ym)에 서스테인기간 동안 서스테인펄스(sus)를 공급한다.The scan driver 93 supplies the initialization waveforms as shown in FIG. 6 or 8 to the scan electrodes Y1 to Ym under the control of the timing controller 91 during the reset period, and sequentially supplies the scan pulse scp during the address period. do. The scan driver 93 supplies the sustain pulse su to the scan electrodes Y1 to Ym during the sustain period under the control of the timing controller 91.
서스테인 구동부(94)는 타이밍 콘트롤러(91)의 제어 하에 서스테인전극들(Z)에 리셋기간 동안 도 6 또는 도 8과 같은 초기화파형들을 공급하고 어드레스기간 동안 직류 바이어스전압(Vz-com)을 공급한 후에 서스테인기간 동안 스캔 구동부(93)와 교대로 동작하여 서스테인펄스(sus)를 공급하게 된다. The sustain driver 94 supplies the initialization waveforms as shown in FIG. 6 or 8 to the sustain electrodes Z under the control of the timing controller 91 during the reset period and the DC bias voltage Vz-com during the address period. Afterwards, it is alternately operated with the scan driver 93 during the sustain period to supply the sustain pulse su.
타이밍 콘트롤러(91)는 수직/수평 동기신호와 클럭신호를 입력받고 각 구동부에 필요한 타이밍 제어신호(Cx, Cy, Cz)를 발생하고 그 타이밍 제어신호(Cx, Cy, Cz)를 해당 구동부(92, 93, 94)에 공급함으로써 각 구동부(92, 93, 94)를 제어한다. 데이터 제어신호(Cx)에는 데이터를 샘플링하기 위한 샘플링클럭, 래치제어신호, 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치제어신호가 포함된다. 스캔 제어신호(Cy)에는 스캔구동부(93) 내의 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치제어신호가 포함된다. 그리고 서스테인 제어신호(Cz)에는 서스테인구동부(94) 내의 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치제어신호가 포함된다. The timing controller 91 receives the vertical / horizontal synchronization signal and the clock signal, generates timing control signals Cx, Cy, and Cz necessary for each driving unit, and outputs the timing control signals Cx, Cy, and Cz to the corresponding driving unit 92. , 93, 94 to control the respective driving units 92, 93, 94. The data control signal Cx includes a sampling clock for latching data, a latch control signal, a switch control signal for controlling on / off time of the energy recovery circuit and the driving switch element. The scan control signal Cy includes a switch control signal for controlling the on / off time of the energy recovery circuit and the driving switch element in the scan driver 93. The sustain control signal Cz includes a switch control signal for controlling the on / off time of the energy recovery circuit and the driving switch element in the sustain driver 94.
구동전압 발생부(95)는 상승 램프파형(Ruy, Ruz)의 셋업전압(Vsetup), 스캔전압으로 설정되는 부극성 전압(-Vy), 직류 바이어스전압(Vy-com, Vz-com), 서스테인전압(Vs), 데이터전압(Vd) 등을 발생한다. 이러한 구동전압들은 방전가스의 조성이나 방전셀 구조에 따라 변할 수 있다. The driving voltage generation unit 95 includes a setup voltage Vsetup of the rising ramp waveforms Ruy and Ruz, a negative voltage (-Vy) set as a scan voltage, a DC bias voltage (Vy-com, Vz-com), and a sustain. The voltage Vs, the data voltage Vd, and the like are generated. These driving voltages may vary depending on the composition of the discharge gas or the structure of the discharge cell.
도 10은 한 쌍의 스캔전극(Y)과 서스테인전극(Z)을 구동하기 위한 스캔 구동부(93)와 서스테인 구동부(94)의 일부를 상세히 나타낸다. FIG. 10 shows a part of the scan driver 93 and the sustain driver 94 for driving the pair of scan electrodes Y and the sustain electrode Z in detail.
도 10을 참조하면, 스캔 구동부(93)는 에너지 회수회로(101), 구동 스위치 회로(102), 제1 내지 제6 스위치소자(Q1 내지 Q6)를 구비한다. Referring to FIG. 10, the scan driver 93 includes an energy recovery circuit 101, a drive switch circuit 102, and first to sixth switch elements Q1 to Q6.
에너지 회수회로(101)는 PDP에서 방전에 기여하지 않은 무효전력의 에너지를 스캔전극들(Y)로부터 회수하고 그 회수된 에너지를 이용하여 스캔전극들(Y)을 충전하게 된다. 이 에너지 회수회로(101)는 공지의 어떠한 에너지 회수회로로도 구현될 수 있다.The energy recovery circuit 101 recovers energy of reactive power that does not contribute to discharge in the PDP from the scan electrodes Y and charges the scan electrodes Y by using the recovered energy. The energy recovery circuit 101 may be implemented by any known energy recovery circuit.
구동 스위치 회로(102)는 스캔 바이어스전압원(Vy-com)과 제1 노드(n1) 사이에 푸쉬풀 형태로 접속되는 제7 및 제8 스위치소자들(Q7, Q8)을 포함한다. 제7 및 제8 스위치소자들(Q7, Q8) 사이의 출력단자는 스캔전극들(Y)에 접속된다. 제7 및 제8 스위치소자들(Q7, Q8) 각각은 타이밍 콘트롤러(91)의 제어 하에 스캔 바이어스전압(Vy-com)이나 제1 노드(n1) 상의 전압을 스캔전극들(Y)에 공급한다. The driving switch circuit 102 includes seventh and eighth switch elements Q7 and Q8 connected in a push-pull form between the scan bias voltage source Vy-com and the first node n1. Output terminals between the seventh and eighth switch elements Q7 and Q8 are connected to the scan electrodes Y. Each of the seventh and eighth switch elements Q7 and Q8 supplies a scan bias voltage Vy-com or a voltage on the first node n1 to the scan electrodes Y under the control of the timing controller 91. .
제1 스위치소자(Q1)는 서스테인전압원(Vs)과 제1 노드(n1) 사이에 접속되어 타이밍 콘트롤러(91)의 제어 하에 서스테인전압(Vs)을 제1 노드(n1)에 공급한다. The first switch element Q1 is connected between the sustain voltage source Vs and the first node n1 to supply the sustain voltage Vs to the first node n1 under the control of the timing controller 91.
제2 스위치소자(Q2)는 기저전압원(GND)과 제1 노드(n1) 사이에 접속되어 타이밍 콘트롤러(91)의 제어 하에 기저전압(GND)을 제1 노드(n1)에 공급한다. The second switch element Q2 is connected between the base voltage source GND and the first node n1 to supply the base voltage GND to the first node n1 under the control of the timing controller 91.
제3 스위치소자(Q3)는 셋업전압원(Vserup)과 제1 노드(n1) 사이에 접속되어 타이밍 콘트롤러(91)의 제어 하에 미리 설정된 RC 시정수에 의해 결정된 기울기로 상승 램프파형(Ruy)을 제1 노드(n1)에 공급한다. 이 제3 스위치소자(Q3)의 제어단자에는 상승 램프파형(Ruy)의 기울기를 조정하기 위한 가변저항(VR1)과 도시하지 않은 캐패시터가 접속된다. The third switch element Q3 is connected between the setup voltage source Vserup and the first node n1 to remove the rising ramp waveform Ruy at a slope determined by a RC time constant set in advance under the control of the timing controller 91. It supplies to one node n1. The control terminal of the third switch element Q3 is connected with a variable resistor VR1 for adjusting the inclination of the rising ramp waveform Ruy and a capacitor (not shown).
제4 스위치소자(Q4)는 제1 부극성 전압원(-Vy1)과 제1 노드(n1) 사이에 접속되어 타이밍 콘트롤러(91)의 제어 하에 미리 설정된 RC 시정수에 의해 결정된 기울기로 제1 하강 램프파형(Rdy1)을 제1 노드(n1)에 공급한다. 이 제4 스위치소자(Q4)의 제어단자에는 제1 하강 램프파형(Rdy1)의 기울기를 조정하기 위한 가변저항(VR2)과 도시하지 않은 캐패시터가 접속된다. The fourth switch element Q4 is connected between the first negative voltage source -Vy1 and the first node n1 and has a first falling ramp at a slope determined by a RC time constant preset under the control of the timing controller 91. The waveform Rdy1 is supplied to the first node n1. The control terminal of the fourth switch element Q4 is connected with a variable resistor VR2 for adjusting the inclination of the first falling ramp waveform Rdy1 and a capacitor (not shown).
제5 스위치소자(Q5)는 제2 부극성 전압원(-Vy2)과 제1 노드(n1) 사이에 접속되어 타이밍 콘트롤러(91)의 제어 하에 미리 설정된 RC 시정수에 의해 결정된 기울기로 제2 하강 램프파형(Rdy2)을 제1 노드(n1)에 공급한다. 이 제5 스위치소자(Q5)의 제어단자에는 제2 하강 램프파형(Rdy2)의 기울기를 조정하기 위한 가변저항(VR3)과 도시하지 않은 캐패시터가 접속된다. The fifth switch element Q5 is connected between the second negative voltage source -Vy2 and the first node n1 and has a second falling ramp at a slope determined by a RC time constant preset under the control of the timing controller 91. The waveform Rdy2 is supplied to the first node n1. The control terminal of the fifth switch element Q5 is connected with a variable resistor VR3 for adjusting the inclination of the second falling ramp waveform Rdy2 and a capacitor (not shown).
제6 스위치소자(Q6)는 제2 부극성 전압원(-Vy)과 제1 노드(n1) 사이에 접속되어 타이밍 콘트롤러(91)의 제어 하에 스캔펄스가 발생할 때 제2 부극성 전압(-Vy2)을 제1 노드(n1)에 공급한다. The sixth switch element Q6 is connected between the second negative voltage source (-Vy) and the first node n1 to generate a second negative voltage (-Vy2) when a scan pulse is generated under the control of the timing controller 91. Is supplied to the first node n1.
서스테인 구동부(94)는 에너지 회수회로(103), 제9 내지 제11 스위치소자(Q9 내지 Q11)를 구비한다. The sustain driver 94 includes an energy recovery circuit 103 and ninth to eleventh switch elements Q9 to Q11.
에너지 회수회로(103)는 PDP에서 방전에 기여하지 않은 무효전력의 에너지를 서스테인전극들(Z)로부터 회수하고 그 회수된 에너지를 이용하여 서스테인전극들(Z)을 충전하게 된다. 이 에너지 회수회로(103)는 공지의 어떠한 에너지 회수회로로도 구현될 수 있다.The energy recovery circuit 103 recovers energy of reactive power that does not contribute to discharge in the PDP from the sustain electrodes Z and charges the sustain electrodes Z using the recovered energy. The energy recovery circuit 103 may be implemented by any known energy recovery circuit.
제9 스위치소자(Q9)는 서스테인전압원(Vs)과 제2 노드(n2) 사이에 접속되어 타이밍 콘트롤러(91)의 제어 하에 서스테인전압(Vs)을 제2 노드(n2) 즉, 서스테인전극(Z)에 공급한다. The ninth switch element Q9 is connected between the sustain voltage source Vs and the second node n2 to control the sustain voltage Vs under the control of the timing controller 91, that is, the sustain electrode Z. Supplies).
제10 스위치소자(Q10)는 기저전압원(GND)과 제2 노드(n2) 사이에 접속되어 타이밍 콘트롤러(91)의 제어 하에 기저전압(GND)을 제2 노드(n2)에 공급한다. The tenth switch element Q10 is connected between the ground voltage source GND and the second node n2 to supply the ground voltage GND to the second node n2 under the control of the timing controller 91.
제11 스위치소자(Q11)는 직류 바이어스 전압원(Vz-com)과 제2 노드(n2) 사이에 접속되어 타이밍 콘트롤러(91)의 제어 하에 어드레스기간 동안 직류 바이어스전압(Vz-com)을 제2 노드(n2)에 공급한다. The eleventh switch element Q11 is connected between the DC bias voltage source Vz-com and the second node n2 to receive the DC bias voltage Vz-com during the address period under the control of the timing controller 91. It supplies to (n2).
도 11은 도 6 및 도 8의 제1 서브필드(SF1)에서 발생되는 초기화파형에서 상기 스위치소자들에 인가되는 타이밍 제어신호들을 나타낸다. 그리고 도 12는 도 8의 제2 내지 제N 서브필드(SF2 내지 SFN)에서 발생되는 초기화파형에서 상기 스위치소자들에 인가되는 타이밍 제어신호들을 나타낸다. FIG. 11 illustrates timing control signals applied to the switch elements in an initialization waveform generated in the first subfield SF1 of FIGS. 6 and 8. 12 illustrates timing control signals applied to the switch elements in an initialization waveform generated in the second to Nth subfields SF2 to SFN of FIG. 8.
상술한 바와 같이, 본 발명에 따른 PDP의 구동방법 및 장치는 리셋기간 동안 셀들 내에 쓰기방전, 1차 소거방전 및 2차 소거방전을 연속적으로 일으킴으로써 전화면의 셀들 내에 벽전하를 충분히 잔류시킴과 아울러 벽전하분포의 균일도를 높임으로써 어드레스 구동마진과 서스테인 구동마진을 넓히게 된다. 그 결과, 본 발명에 따른 PDP의 구동방법 및 장치는 스캔시간과 어드레스기간을 줄일 수 있다. 또한, 본 발명에 따른 PDP의 구동방법 및 장치는 초기 서브필드 또는 일부 초기 서브필드에서만 셋업전압으로 초기화방전을 일으키고 그 이외의 나머지 서브필드들에서 낮은 전압으로 초기화방전을 일으킴으로써 콘트라스트특성을 향상시킬 수 있다. As described above, the method and apparatus for driving a PDP according to the present invention sufficiently cause wall charges in the full-screen cells by continuously causing write discharge, primary erase discharge and secondary erase discharge in the cells during the reset period. In addition, by increasing the uniformity of the wall charge distribution, the address driving margin and the sustain driving margin are widened. As a result, the method and apparatus for driving a PDP according to the present invention can reduce the scan time and the address period. In addition, the method and apparatus for driving a PDP according to the present invention may improve the contrast characteristics by causing an initial discharge with a setup voltage only in an initial subfield or a part of an initial subfield and an initial discharge with a low voltage in the remaining subfields. Can be.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다. Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 전극배치를 개략적으로 나타내는 평면도이다. 1 is a plan view schematically showing an electrode arrangement of a conventional three-electrode AC surface discharge type plasma display panel.
도 2는 256 계조를 구현하기 위한 8 비트 디폴트 코드의 프레임 구성을 나타내는 도면이다. 2 is a diagram illustrating a frame configuration of an 8-bit default code for implementing 256 gray levels.
도 3은 종래의 플라즈마 디스플레이 패널을 구동하기 위한 구동 파형을 나타내는 파형도이다. 3 is a waveform diagram showing driving waveforms for driving a conventional plasma display panel.
도 4는 도 3과 같은 종래의 구동파형을 플라즈마 디스플레이 패널에 적용하여 시뮬레이션할 때 그 시뮬레이션에서 각 구동파형에 적용된 전압조건과 리셋기간의 휘도를 나타내는 도면이다.FIG. 4 is a diagram illustrating a voltage condition applied to each driving waveform in the simulation and a luminance of a reset period when the conventional driving waveform shown in FIG. 3 is applied to the plasma display panel for simulation.
도 5a 및 도 5b는 도 4와 같은 구동파형이 플라즈마 디스플레이 패널에 공급될 때 리셋기간의 셋업기간과 셋다운기간 직후의 벽전하 분포를 나타내는 도면이다.5A and 5B are diagrams showing wall charge distributions immediately after the setup period and the set-down period of the reset period when the driving waveform shown in FIG. 4 is supplied to the plasma display panel.
도 6은 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도이다. 6 is a waveform diagram illustrating a method of driving a plasma display panel according to a first embodiment of the present invention.
도 7은 도 6과 같은 초기화파형들이 플라즈마 디스플레이 패널에 공급될 때 벽전하 분포의 변화를 나타내는 도면이다. FIG. 7 illustrates a change in wall charge distribution when the initialization waveforms shown in FIG. 6 are supplied to the plasma display panel.
도 8은 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도이다. 8 is a waveform diagram illustrating a method of driving a plasma display panel according to a second embodiment of the present invention.
도 9는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동장치를 나타내는 블록도이다.9 is a block diagram illustrating an apparatus for driving a plasma display panel according to an exemplary embodiment of the present invention.
도 10은 도 9에 도시된 스캔 구동부와 서스테인 구동부를 상세히 나타내는 회로도이다. FIG. 10 is a circuit diagram illustrating in detail the scan driver and the sustain driver shown in FIG. 9.
도 11은 도 6에 도시된 구동파형을 발생하는 경우에 도 10에 도시된 스위치소자들에 인가되는 타이밍 제어신호들을 나타내는 파형도이다. FIG. 11 is a waveform diagram illustrating timing control signals applied to the switch elements shown in FIG. 10 when the driving waveform shown in FIG. 6 is generated.
도 12는 도 8에 도시된 구동파형을 발생하는 경우에 도 10에 도시된 스위치소자들에 인가되는 타이밍 제어신호들을 나타내는 파형도이다. FIG. 12 is a waveform diagram illustrating timing control signals applied to the switch elements shown in FIG. 10 when the driving waveform shown in FIG. 8 is generated.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
91 : 타이밍 콘트롤러 92 : 데이터 구동부91: timing controller 92: data driver
93 : 스캔 구동부 94 : 서스테인 구동부93: scan driver 94: sustain driver
95 : 구동전압 발생부95: drive voltage generator
Claims (34)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0040123A KR100508251B1 (en) | 2003-06-20 | 2003-06-20 | Method and apparatus for driving plasma display panel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0040123A KR100508251B1 (en) | 2003-06-20 | 2003-06-20 | Method and apparatus for driving plasma display panel |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040110693A KR20040110693A (en) | 2004-12-31 |
| KR100508251B1 true KR100508251B1 (en) | 2005-08-18 |
Family
ID=37383046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0040123A KR100508251B1 (en) | 2003-06-20 | 2003-06-20 | Method and apparatus for driving plasma display panel |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100508251B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100764770B1 (en) * | 2005-08-10 | 2007-10-11 | 엘지전자 주식회사 | Driving method for plasma display panel |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100625539B1 (en) * | 2004-09-07 | 2006-09-20 | 엘지전자 주식회사 | Driving Method for Plasma Display Panel |
| KR100646184B1 (en) * | 2004-09-07 | 2006-11-15 | 엘지전자 주식회사 | Driving Method for Plasma Display Panel |
| KR100625537B1 (en) * | 2004-09-07 | 2006-09-20 | 엘지전자 주식회사 | Driving Method for Plasma Display Panel |
| KR100724367B1 (en) * | 2005-09-08 | 2007-06-04 | 엘지전자 주식회사 | Driving method for plasma display panel |
-
2003
- 2003-06-20 KR KR10-2003-0040123A patent/KR100508251B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100764770B1 (en) * | 2005-08-10 | 2007-10-11 | 엘지전자 주식회사 | Driving method for plasma display panel |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040110693A (en) | 2004-12-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100551125B1 (en) | Method and apparatus for driving plasma display panel | |
| KR100499100B1 (en) | Method and apparatus for driving plasma display panel | |
| JP2005157372A (en) | Apparatus and method for driving plasma display panel | |
| KR100570970B1 (en) | Driving method of plasma display panel | |
| KR20040094225A (en) | Method and apparatus for driving plasma display panel | |
| KR100692812B1 (en) | Plasma Display Apparatus and Driving Method thereof | |
| KR100747168B1 (en) | Driving Apparatus and Method for Plasma Display Panel | |
| KR20070072937A (en) | Plasma display apparatus and driving method thereof | |
| KR100508251B1 (en) | Method and apparatus for driving plasma display panel | |
| KR100491837B1 (en) | Method and apparatus for driving plasma display panel | |
| KR100499088B1 (en) | Method and apparatus for driving plasma display panel | |
| KR100503605B1 (en) | Method of driving plasma display panel | |
| KR20060114130A (en) | Plasma display apparatus and driving method thereof | |
| KR100738222B1 (en) | Apparatus and method of driving plasma display panel | |
| KR100692811B1 (en) | Method and apparatus for driving plasma display panel | |
| KR100680226B1 (en) | Plasma display and driving method thereof | |
| KR100503731B1 (en) | Method and apparatus for driving plasma display panel | |
| KR100508252B1 (en) | Method and Apparatus for Driving Plasma Display Panel Using Selective Erasure | |
| KR100726652B1 (en) | Method and apparatus for driving plasma display panel | |
| KR100496256B1 (en) | Method and apparatus for driving plasma display panel | |
| KR100588016B1 (en) | Method and apparatus for driving plasma display panel | |
| KR100525734B1 (en) | Method for Driving Plasma Display Panel | |
| KR100589245B1 (en) | Method and apparatus for driving plasma display panel | |
| KR100499098B1 (en) | Method and apparatus for driving plasma display panel | |
| KR100667361B1 (en) | Plasma display apparatus |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120727 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20130724 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |