KR100589245B1 - Method and apparatus for driving plasma display panel - Google Patents

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Abstract

본 발명은 구동마진을 넓히고 지터를 줄이도록 한 플라즈마 디스플레이 패널의 구동방법 및 장치에 관한 것이다.The present invention relates to a method and an apparatus for driving a plasma display panel to widen a driving margin and reduce jitter.

이 플라즈마 디스플레이 패널의 구동방법 및 장치는 제1 및 제2 전극 중 적어도 어느 하나에 제1 극성의 소거전압을 인가함과 동시에 제3 전극에 제2 극성의 소거전압을 인가하여 셀 내의 전하를 소거하고, 상기 제1 전극에 스캔전압을 인가함과 동시에 상기 제3 전극에 데이터전압을 인가하여 셀을 선택한다. The method and apparatus for driving the plasma display panel erase an electric charge in a cell by applying an erase voltage of a first polarity to at least one of the first and second electrodes and an erase voltage of a second polarity to the third electrode. The cell is selected by applying a scan voltage to the first electrode and a data voltage to the third electrode.

Description

플라즈마 디스플레이 패널의 구동방법 및 장치{METHOD AND APPARATUS FOR DRIVING PLASMA DISPLAY PANEL} TECHNICAL AND APPARATUS FOR DRIVING PLASMA DISPLAY PANEL}             

도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 전극배치를 개략적으로 나타내는 평면도이다. 1 is a plan view schematically showing an electrode arrangement of a conventional three-electrode AC surface discharge type plasma display panel.

도 2는 256 계조를 구현하기 위한 8 비트 디폴트 코드의 서브필드 패턴을 나타내는 도면이다. 2 is a diagram illustrating a subfield pattern of an 8-bit default code for implementing 256 gray levels.

도 3은 통상적인 플라즈마 디스플레이 패널의 구동 파형을 나타내는 파형도이다. 3 is a waveform diagram showing driving waveforms of a conventional plasma display panel.

도 4는 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널의 구동방법을 설명하기 위한 파형도이다. 4 is a waveform diagram illustrating a method of driving a plasma display panel according to a first embodiment of the present invention.

도 5는 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 패널의 구동방법을 설명하기 위한 파형도이다. 5 is a waveform diagram illustrating a method of driving a plasma display panel according to a second embodiment of the present invention.

도 6은 본 발명의 제3 실시예에 따른 플라즈마 디스플레이 패널의 구동방법을 설명하기 위한 파형도이다. 6 is a waveform diagram illustrating a method of driving a plasma display panel according to a third embodiment of the present invention.

도 7은 본 발명의 제4 실시예에 따른 플라즈마 디스플레이 패널의 구동방법을 설명하기 위한 파형도이다. 7 is a waveform diagram illustrating a method of driving a plasma display panel according to a fourth embodiment of the present invention.

도 8은 본 발명의 제5 실시예에 따른 플라즈마 디스플레이 패널의 구동방법을 설명하기 위한 파형도이다. 8 is a waveform diagram illustrating a method of driving a plasma display panel according to a fifth embodiment of the present invention.

도 9는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동장치를 나타내는 블록도이다. 9 is a block diagram illustrating an apparatus for driving a plasma display panel according to an exemplary embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

91 : 타이밍콘트롤러 92 : 데이터구동부91: timing controller 92: data driver

93 : 스캔구동부 94 : 서스테인구동부93: scan driving unit 94: sustain driving unit

95 : 구동전압 발생부95: drive voltage generator

본 발명은 플라즈마 디스플레이 패널에 관한 것으로, 특히 구동마진을 넓히고 지터를 줄이도록 한 플라즈마 디스플레이 패널의 구동방법 및 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a plasma display panel, and more particularly, to a method and apparatus for driving a plasma display panel to widen a driving margin and reduce jitter.

플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 한다)은 He+Xe, Ne+Xe, He+Xe+Ne 등의 불활성 혼합가스가 방전할 때 발생하는 자외선을 이용하여 형광체를 여기 발광시킴으로써 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 화질이 향상되고 있 다. Plasma Display Panel (hereinafter referred to as "PDP") is used to excite and emit phosphors by using ultraviolet rays generated when an inert mixed gas such as He + Xe, Ne + Xe, He + Xe + Ne is discharged. Will be displayed. Such PDPs are not only thin and large in size, but also have improved in quality due to recent technology development.

도 1을 참조하면, 종래의 3 전극 교류 면방전형 PDP는 스캔전극(Y1 내지 Yn) 및 서스테인전극(Z)과, 스캔전극(Y1 내지 Yn) 및 서스테인전극(Z)과 직교하는 어드레스전극(X1 내지 Xm)을 구비한다. Referring to FIG. 1, the conventional three-electrode AC surface discharge type PDP includes the scan electrodes Y1 to Yn and the sustain electrode Z, and the address electrodes X1 perpendicular to the scan electrodes Y1 to Yn and the sustain electrode Z. To Xm).

스캔전극(Y1 내지 Yn), 서스테인전극(Z) 및 어드레스전극(X1 내지 Xm)의 교차부에는 적색, 녹색 및 청색 중 어느 하나를 표시하기 위한 셀(1)이 형성된다. 스캔전극(Y1 내지 Yn)과 서스테인전극(Z)은 도시하지 않은 상부기판 상에 형성된다. 상부기판에는 도시하지 않는 유전체층과 MgO 보호층이 적층된다. 어드레스전극(X1 내지 Xm)은 도시하지 않은 하부기판 상에 형성된다. 하부기판 상에는 인접한 셀들 간에 광학적, 전기적 혼신을 방지하기 위한 격벽이 형성된다. 하부기판과 격벽 표면에는 진공자외선에 의해 여기되어 가시광을 방출하는 형광체가 형성된다. 상부기판과 하부기판 사이의 방전공간에는 He+Xe, Ne+Xe, He+Xe+Ne 등의 불활성 혼합가스가 주입된다. Cells 1 for displaying any one of red, green and blue are formed at the intersections of the scan electrodes Y1 to Yn, the sustain electrode Z and the address electrodes X1 to Xm. The scan electrodes Y1 to Yn and the sustain electrode Z are formed on an upper substrate (not shown). On the upper substrate, a dielectric layer and an MgO protective layer (not shown) are stacked. The address electrodes X1 to Xm are formed on the lower substrate (not shown). On the lower substrate, partition walls are formed to prevent optical and electrical interference between adjacent cells. Phosphors are excited on the lower substrate and the partition walls to be excited by vacuum ultraviolet rays and emit visible light. An inert mixed gas such as He + Xe, Ne + Xe, He + Xe + Ne is injected into the discharge space between the upper substrate and the lower substrate.

PDP는 화상의 계조를 구현하기 위하여, 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 시분할 구동하게 된다. 각 서브필드는 전화면을 초기화시키기 위한 리셋기간과, 주사라인을 선택하고 선택된 주사라인에서 셀을 선택하기 위한 어드레스기간과, 방전횟수에 따라 계조를 구현하는 서스테인기간으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 도 2와 같이 1/60 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1 내지 SF8)로 나누어지게 된다. 8개의 서브 필드들(SF1 내지 SF8) 각각은 전술한 바와 같이, 초기화기간, 어 드레스기간 및 서스테인기간으로 나누어지게 된다. 각 서브필드의 초기화기간과 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간과 그에 할당되는 서스테인펄스의 수는 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.The PDP is time-divisionally driven by dividing one frame into several subfields having different number of emission times in order to implement grayscale of an image. Each subfield is divided into a reset period for initializing the full screen, an address period for selecting a scan line and selecting a cell in the selected scan line, and a sustain period for implementing gray scale according to the number of discharges. For example, when the image is to be displayed with 256 gray levels, as shown in FIG. 2, the frame period (16.67 ms) corresponding to 1/60 second is divided into eight subfields SF1 to SF8. As described above, each of the eight subfields SF1 to SF8 is divided into an initialization period, an address period, and a sustain period. The initialization period and the address period of each subfield are the same for each subfield, while the sustain period and the number of sustain pulses allocated thereto are 2 n (n = 0,1,2,3,4,5,6) in each subfield. , 7).

도 3은 두 개의 서브필드(SF1, SF2)에 공급되는 PDP의 구동파형을 나타낸다. 3 shows driving waveforms of a PDP supplied to two subfields SF1 and SF2.

도 3을 참조하면, 각각의 서브필드(SF1, SF1)는 전화면의 셀들(1)을 초기화시키기 위한 리셋기간, 셀을 선택하기 위한 어드레스 기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인기간을 포함한다. Referring to FIG. 3, each of the subfields SF1 and SF1 includes a reset period for initializing the cells 1 of the full screen, an address period for selecting a cell, and a sustain period for maintaining discharge of the selected cell. do.

리셋기간의 초기에는 모든 스캔전극들(Y)에 상승 램프파형(Ramp-up)이 인가되며, 서스테인전극(Z)과 어드레스전극(X)에는 0[V]가 인가된다. 상승 램프파형(Ramp-up)에 의해 전화면의 셀들 내에서 스캔전극(Y)과 어드레스전극(X) 사이와, 스캔전극(Y)과 서스테인전극(Z) 사이에는 빛이 거의 발생되지 않는 쓰기 암방전(dark discharge)이 일어난다. 이러한 쓰기 암방전에 의해 어드레스전극(X)과 서스테인전극(Z) 상에는 정극성(+)의 벽전하가 쌓이게 되며, 스캔전극(Y) 상에는 부극성(-)의 벽전하가 쌓이게 된다.In the initial stage of the reset period, the rising ramp waveform Ramp-up is applied to all the scan electrodes Y, and 0 [V] is applied to the sustain electrode Z and the address electrode X. Writing with little light generated between the scan electrode (Y) and the address electrode (X) and between the scan electrode (Y) and the sustain electrode (Z) in the cells of the full screen by the rising ramp waveform (Ramp-up) Dark discharge occurs. Due to the write dark discharge, positive wall charges are accumulated on the address electrode X and the sustain electrode Z, and negative wall charges are accumulated on the scan electrode Y.

리셋기간의 후기에는 서스테인전압(Vs)부터 하강하기 시작하는 하강 램프파형(Ramp-dn)이 스캔전극들(Y)에 동시에 인가된다. 이와 동시에, 서스테인전극(Z)에는 정극성의 서스테인전압(Vs)이 인가되고, 어드레스전극(X)에는 0[V]가 인가된다. 이렇게 하강 램프파형(Ramp-dn)이 인가될 때, 스캔전극(Y)과 서스테인전극(Z) 사이에 빛이 거의 발생되지 않는 소거 암방전이 일어난다. 이러한 소거 암방전에 의해 어드레스방전에 불필요한 과도 벽전하가 소거된다.At the end of the reset period, the falling ramp waveform Ramp-dn, which starts to fall from the sustain voltage Vs, is simultaneously applied to the scan electrodes Y. At the same time, a positive sustain voltage Vs is applied to the sustain electrode Z, and 0 [V] is applied to the address electrode X. When the falling ramp waveform Ramp-dn is applied in this manner, an erase dark discharge occurs in which light is hardly generated between the scan electrode Y and the sustain electrode Z. Such erasure dark discharge erases unnecessary wall charges unnecessary for address discharge.

어드레스기간에는 부극성 스캔펄스(scan)가 스캔전극들(Y)에 순차적으로 인가됨과 동시에 스캔펄스(scan)에 동기되어 어드레스전극들(X)에 정극성의 데이터펄스(data)가 인가된다. 스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 서스테인전압(Vs)이 인가될 때 방전이 일어날 수 있게 하는 정도의 벽전하가 형성된다. In the address period, the negative scan pulse scan is sequentially applied to the scan electrodes Y, and the positive data pulse data is applied to the address electrodes X in synchronization with the scan pulse scan. As the voltage difference between the scan pulse and the data pulse and the wall voltage generated during the initialization period are added, an address discharge is generated in the cell to which the data pulse is applied. In the cells selected by the address discharge, wall charges are formed such that a discharge can occur when the sustain voltage Vs is applied.

서스테인전극(Z)에는 셋다운기간과 어드레스기간 동안 정극성 직류전압(Zdc)이 공급된다. The sustain electrode Z is supplied with a positive DC voltage Zdc during the set down period and the address period.

서스테인기간에는 스캔전극들(Y)과 서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 스캔전극(Y)과 서스테인전극(Z) 사이에 서스테인방전 즉, 표시방전이 일어난다. In the sustain period, sustain pulses sus are alternately applied to the scan electrodes Y and the sustain electrodes Z. FIG. The cell selected by the address discharge has a sustain discharge, that is, a display discharge between the scan electrode Y and the sustain electrode Z whenever the sustain pulse sus is applied as the wall voltage and the sustain pulse sus are added. This happens.

최근에는 PDP에 봉입된 방전가스에서 방전효율을 높이기 위하여 Xe의 함량을 높이는 추세에 있다. 그런데 Xe의 함량을 높이면 방전이 지연되는 지터(jitter) 값이 길어지는 문제점이 있다. 또한, 종래의 PDP는 구동마진이 비교적 좁기 때문에 제어가 어려운 문제점이 있다. 예컨대, 구동마진이 좁기 때문에 어드레스방전이 일어나지 않는 비선택셀 즉, 오프셀(off cell)에서 서스테인기간 동안 오방전이 일어날 수 있다. Recently, there is a tendency to increase the content of Xe in order to increase the discharge efficiency in the discharge gas enclosed in the PDP. However, when the content of Xe is increased, there is a problem in that the jitter value for delaying discharge is long. In addition, the conventional PDP is difficult to control because the driving margin is relatively narrow. For example, mis-discharge may occur during a sustain period in a non-selected cell, that is, an off cell, in which an address discharge does not occur due to a narrow driving margin.

따라서, 본 발명의 목적은 구동마진과 지터를 최소화하도록 한 PDP의 구동방법 및 장치를 제공함에 있다.
Accordingly, an object of the present invention is to provide a method and apparatus for driving a PDP to minimize driving margin and jitter.

상기 목적을 달성하기 위하여, 본 발명의 제1 실시예에 따른 PDP의 구동방법은 제1 및 제2 전극 중 적어도 어느 하나에 제1 극성의 소거전압을 인가함과 동시에 제3 전극에 제2 극성의 소거전압을 인가하여 셀 내의 전하를 소거하는 단계와; 상기 제1 전극에 스캔전압을 인가함과 동시에 상기 제3 전극에 데이터전압을 인가하여 셀을 선택하는 단계를 포함한다. In order to achieve the above object, the driving method of the PDP according to the first embodiment of the present invention applies the erase voltage of the first polarity to at least one of the first and second electrodes and at the same time the second polarity to the third electrode. Applying an erase voltage of to erase the charge in the cell; And selecting a cell by applying a scan voltage to the first electrode and applying a data voltage to the third electrode.

상기 PDP의 구동방법은 상기 제1 및 제2 전극에 교대로 서스테인전압을 공급하여 상기 선택된 셀의 방전을 유지시키는 단계를 더 포함한다. The driving method of the PDP further includes supplying a sustain voltage to the first and second electrodes alternately to maintain the discharge of the selected cell.

상기 스캔전압은 상기 제2 극성의 소거전압 이상의 전압 만큼 상기 제1 극성의 소거전압 보다 낮은 제1 극성의 전압이다.The scan voltage is a voltage of a first polarity lower than the erase voltage of the first polarity by a voltage equal to or greater than the erase voltage of the second polarity.

상기 PDP의 구동방법은 비선택라인의 상기 제1 전극에 상기 스캔전압보다 높은 스캔바이어스전압을 공급하는 단계를 더 포함한다. The driving method of the PDP further includes supplying a scan bias voltage higher than the scan voltage to the first electrode of an unselected line.

상기 스캔바이어스전압은 상기 제2 극성의 소거전압 이상의 전압 만큼 상기 제1 극성의 소거전압 보다 낮은 제1 극성의 전압이다.The scan bias voltage is a voltage of a first polarity lower than the erase voltage of the first polarity by a voltage equal to or greater than the erase voltage of the second polarity.

상기 PDP의 구동방법은 상기 셀 내의 전하를 소거하는 단계는 상기 제1 전극에 상기 제1 극성의 제1 소거전압을 인가하는 단계와; 상기 제2 전극에 상기 제1 극성의 제2 소거전압을 인가하는 단계를 더 포함한다. The method of driving the PDP may include erasing charge in the cell, applying a first erase voltage of the first polarity to the first electrode; And applying a second erase voltage of the first polarity to the second electrode.

상기 제1 소거전압과 상기 제2 소거전압은 하한전압이 서로 다른 하강 램프파형으로 상기 제1 및 제2 전극에 공급된다. The first erase voltage and the second erase voltage are supplied to the first and second electrodes in a falling ramp waveform having different lower limit voltages.

상기 제2 극성의 소거전압은 직류로 상기 제3 전극에 공급된다. The erase voltage of the second polarity is supplied to the third electrode by direct current.

상기 PDP의 구동방법은 상기 셀 내의 전하를 소거하기 전에 상기 제1 및 제2 전극에 상기 제2 극성의 쓰기전압을 동시에 인가하여 상기 셀 내에 상기 전하를 형성하는 단계를 더 포함한다. The method of driving the PDP further includes applying the write voltage of the second polarity to the first and second electrodes simultaneously to form the charge in the cell before erasing the charge in the cell.

상기 전하를 형성하는 단계는 상기 제2 극성의 제1 쓰기전압을 전압이 상승하는 상승 램프파형으로 상기 제1 전극에 인가하는 단계와; 상기 제2 극성의 제2 쓰기전압을 전압이 상승하는 상승 램프파형으로 상기 제2 전극에 인가하는 단계를 포함한다. The forming of the charge may include applying a first write voltage of the second polarity to the first electrode in a rising ramp waveform in which the voltage rises; And applying the second write voltage of the second polarity to the second electrode in a rising ramp waveform in which the voltage rises.

상기 전하를 형성하는 단계는 상기 제2 극성의 제1 쓰기전압을 전압이 상승하는 상승 램프파형으로 상기 제1 전극에 인가하는 단계와; 상기 제2 극성의 제2 쓰기전압을 상기 제1 쓰기전압보다 낮은 직류전압으로 상기 제2 전극에 인가하는 단계를 포함한다. The forming of the charge may include applying a first write voltage of the second polarity to the first electrode in a rising ramp waveform in which the voltage rises; And applying a second write voltage of the second polarity to the second electrode at a DC voltage lower than the first write voltage.

상기 전하를 형성하는 단계는 상기 제2 극성의 제2 쓰기전압을 전압이 상승하는 상승 램프파형으로 상기 제2 전극에 인가하는 단계와; 상기 제2 극성의 제1 쓰기전압을 상기 제2 쓰기전압보다 낮은 직류전압으로 상기 제1 전극에 인가하는 단계를 포함한다. The forming of the charge may include applying a second write voltage of the second polarity to the second electrode in a rising ramp waveform in which the voltage rises; And applying the first write voltage of the second polarity to the first electrode at a DC voltage lower than the second write voltage.

상기 PDP의 구동방법은 상기 셀의 방전을 유지시킨 후에 상기 제2 극성의 소 거전압을 상기 제1 및 제2 전극 중 적어도 어느 하나에 인가하여 상기 셀 내의 전하를 소거시키는 단계를 더 포함한다. The driving method of the PDP further includes applying a voltage of the second polarity to at least one of the first and second electrodes after the discharge of the cell is maintained to erase the charge in the cell.

본 발명의 제1 실시예에 따른 PDP의 구동장치는 제1 전극, 제2 전극 및 제3 전극을 가지며 상기 전극들의 교차부에 셀이 형성되는 PDP와; 상기 제1 및 제2 전극 중 적어도 어느 하나에 제1 극성의 소거전압을 인가함과 동시에 제3 전극에 제2 극성의 소거전압을 인가하여 셀 내의 전하를 소거하고 상기 제1 전극에 스캔전압을 인가함과 동시에 상기 제3 전극에 데이터전압을 인가하여 셀을 선택하는 구동부를 구비한다. According to a first aspect of the present invention, there is provided a driving apparatus of a PDP, comprising: a PDP having a first electrode, a second electrode, and a third electrode, the cell being formed at an intersection of the electrodes; The erase voltage of the first polarity is applied to at least one of the first and second electrodes, and the erase voltage of the second polarity is applied to the third electrode to erase the charge in the cell, and the scan voltage is applied to the first electrode. And a driving unit for selecting a cell by applying a data voltage to the third electrode.

이하, 도 4 내지 도 9를 참조하여 본 발명의 바람직한 실시예들에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 4 to 9.

도 4를 참조하면, 본 발명의 제1 실시예에 따른 PDP의 구동방법은 한 프레임기간 동안 PDP의 셀들을 초기화시키기 위한 리셋기간, 셀을 선택하기 위한 어드레스 기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인기간으로 나뉘어 PDP를 시분할 구동한다. 도 4에 있어서, 서스테인기간은 도 3에 도시된 그 것과 실질적으로 동일하므로 그에 대한 구동파형들은 생략되어 있다. Referring to FIG. 4, the driving method of the PDP according to the first embodiment of the present invention is a reset period for initializing cells of the PDP, an address period for selecting a cell, and a discharge cell for maintaining the selected cell for one frame period. The PDP is time-divided by being divided into the sustain period. In Fig. 4, the sustain period is substantially the same as that shown in Fig. 3, so that the drive waveforms for it are omitted.

본 발명의 제1 실시예에 따른 PDP의 구동방법은 리셋기간의 적어도 일부 기간 동안 정극성의 바이어스전압을 어드레스전극들(X)에 공급하여 서스테인전극들(Z)의 잔류 벽전하를 줄인다. The driving method of the PDP according to the first embodiment of the present invention reduces the residual wall charges of the sustain electrodes Z by supplying a positive bias voltage to the address electrodes X during at least a part of the reset period.

리셋기간의 셋업기간 동안, 모든 스캔전극들(Y)과 서스테인전극들(Z)에는 서스테인전압(Vs)으로부터 셋업전압(Vsetup)까지 상승하는 상승 램프파형(YRamp-up, ZRamp-up)이 동시에 인가된다. 서스테인전압(Vs)은 셀 내에 일정 수준 이상의 갭전압이 충전되어 있을 때 그 셀 내에서 방전이 일어나게 하는 전압으로써 대략 190V 정도로 설정될 수 있다. 여기서, 갭전압은 셀 내의 방전가스에 인가되는 전압이다. 셋업전압(Vsetup)은 모든 셀들 내에서 초기화에 필요한 쓰기 방전 이상으로 설정된 전압으로써 서스테인전압(Vs)으로부터 대략 240V 정도 높은 전압으로 설정될 수 있다. 셋업기간 동안 어드레스전극들(X)에는 0V나 기저전압(GND)이 인가된다. 상승 램프파형(YRamp-up, ZRamp-up)에 의해 전화면의 셀들 내에서 스캔전극(Y)과 어드레스전극(X) 사이에 빛이 거의 발생되지 않는 암방전 형태로 쓰기방전(또는 셋업방전)이 일어남과 동시에 서스테인전극(Z)과 어드레스전극(X) 사이에 암방전 형태로 쓰기방전이 일어난다. 이러한 쓰기방전에 의해 스캔전극들(Y)과 서스테인전극들(Z) 상에는 부극성의 벽전하가 잔류하는 반면, 어드레스전극 상에는 정극성의 벽전하가 잔류하게 된다.During the setup period of the reset period, all of the scan electrodes Y and the sustain electrodes Z simultaneously have rising ramp waveforms YRamp-up and ZRamp-up rising from the sustain voltage Vs to the setup voltage Vsetup. Is approved. The sustain voltage Vs is a voltage that causes discharge in the cell when a gap voltage of a predetermined level or more is charged in the cell, and may be set to about 190V. Here, the gap voltage is a voltage applied to the discharge gas in the cell. The setup voltage Vsetup is a voltage set above the write discharge required for initialization in all cells, and may be set to a voltage approximately 240V higher from the sustain voltage Vs. During the setup period, 0V or the ground voltage GND is applied to the address electrodes X. A write discharge (or setup discharge) in the form of a dark discharge in which light is hardly generated between the scan electrode Y and the address electrode X in the cells of the full screen by the rising ramp waveforms YRamp-up and ZRamp-up. At the same time, a write discharge occurs in the form of a dark discharge between the sustain electrode Z and the address electrode X. Such a write discharge causes negative wall charges to remain on the scan electrodes Y and the sustain electrodes Z, while positive wall charges remain on the address electrodes.

리셋기간의 셋다운기간 동안, 모든 스캔전극들(Y)에는 서스테인전압(Vs)부터 부극성의 셋다운전압(Vsetdn)까지 전압이 낮아지는 하강 램프파형(YRamp-dn)이 인가됨과 동시에, 서스테인전극들(Z)에는 서스테인전압(Vs)부터 0V나 기저전압(GND)까지 전압이 낮아지는 하강 램프파형(ZRamp-dn)이 인가된다. 셋다운전압(Vsetdn)은 0V나 기저전압(GND)으로부터 대략 -145V 정도 낮은 전압으로 설정되어 셋업기간의 쓰기 방전이 일어난 셀들 내에서 소거방전이 일어날 수 있게 하는 전압이다. 셋다운기간 동안, 어드레스전극들(X)에는 정극성의 바이어스전압(VA)이 인가된다. 어드레스전극(X)의 바이어스전압(VA)은 스캔전극(Y)과 어드레스전극(X) 사이에서 일어나는 소거방전이 충분히 긴 시간동안 지속되게 하여 셀들 사이의 편차가 큰 경우에도 모든 셀들에서 소거방전이 일어나게 함과 아울러 서스테인전극(Z)과 어드레스전극(X) 사이의 소거방전을 비교적 크게 하여 서스테인전극(Z) 상의 부극성 벽전하를 충분히 소거시킬 수 있게 하는 전압으로써 대략 60V 정도로 설정된다. 하강 램프파형(YRamp-dn, ZRamp-dn)과 어드레스전극(X)의 바이어스전압(VA)이 인가될 때, 어드레스전극(X)과 서스테인전극(Z) 사이에 암방전 형태로 소거방전(또는 셋다운방전)이 일어남과 동시에 어드레스전극(X)과 스캔전극(Z) 사이에 암방전 형태로 소거방전이 일어난다. 이러한 셋다운 방전이 일어난 직후, 스캔전극들(Y)과 서스테인전극들(Z) 및 어드레스전극들(X) 상의 벽전하는 과도 벽전하가 소거되어 각 셀마다 벽전하 분포가 균일하게 된다. 어드레스전극(X)의 바이어스전압(VA) 만큼 서스테인전극(Z) 상의 부극성 벽전하가 감소되며, 그 감소분 만큼 후술하는 서스테인기간에서 오프셀의 방전을 예방할 수 있고, 그로 인하여 구동마진이 넓어지고 지터특성이 개선된다. During the set-down period of the reset period, all of the scan electrodes Y are supplied with the falling ramp waveform YRamp-dn which decreases the voltage from the sustain voltage Vs to the negative set-down voltage Vsetdn, and at the same time, the sustain electrodes The falling ramp waveform ZRamp-dn is applied to (Z) in which the voltage is lowered from the sustain voltage Vs to 0V or the ground voltage GND. The setdown voltage Vsetdn is a voltage which is set to a voltage as low as 0V or about −145V from the base voltage GND to enable erasing discharge in the cells in which the write discharge of the setup period has occurred. During the set down period, a positive bias voltage V A is applied to the address electrodes X. The bias voltage V A of the address electrode X causes the erasure discharge occurring between the scan electrode Y and the address electrode X to be sustained for a sufficiently long time, so that even when the deviation between the cells is large, the erase discharge is performed in all the cells. In addition to this, the voltage is set to approximately 60 V as a voltage that allows the erase discharge between the sustain electrode Z and the address electrode X to be relatively large so that the negative wall charges on the sustain electrode Z can be sufficiently erased. When the falling ramp waveforms YRamp-dn and ZRamp-dn and the bias voltage V A of the address electrode X are applied, an erase discharge (in the form of a dark discharge) between the address electrode X and the sustain electrode Z is performed. Alternatively, an erase discharge occurs in the form of a dark discharge between the address electrode X and the scan electrode Z at the same time as the set-down discharge occurs. Immediately after this set-down discharge occurs, the wall charges on the scan electrodes Y, the sustain electrodes Z, and the address electrodes X are erased from the excessive wall charges so that the wall charge distribution is uniform for each cell. The negative wall charge on the sustain electrode Z is reduced by the bias voltage V A of the address electrode X, and the decrease of the off-cell discharge can be prevented in the sustain period described later by the decrease, thereby increasing the driving margin. Jitter characteristics are improved.

어드레스기간에는 부극성 스캔전압(Vscan)의 스캔펄스(scp)가 스캔전극들(Y)에 순차적으로 인가됨과 동시에 스캔펄스(scp)에 동기되는 데이터펄스(dp)가 어드레스전극들(X)에 인가된다. 스캔전압(Vscan)은 데이터펄스(dp)의 데이터전압과의 전압차에 의해 어드레스방전을 일으킬 수 있는 부극성 이하의 전압으로써 스캔바이어스전압(Vscan-bias1)으로부터 대략 -110V 정도 낮은 전압으로 설정된다. 데이터 펄스(dp)의 전압은 바이어스전압(VA)과 동일하게 설정되거나 그와 다른 정극성 데이터전압으로 설정될 수 있다. 스캔펄스(scp)가 인가되지 않는 스캔전극들(Y)에는 대략 -50V의 스캔바이어스전압(Vscan-bias1)이 인가된다. 따라서, 스캔전압(Vscan)의 하한전압(-Vy)은 대략 -160V 정도이다. 어드레스기간 동안 서스테인전극들(Z)에는 대략 80V 정도의 바이어스전압(Vzbias1)이 공급된다. 스캔펄스(scp)와 데이터펄스(dp)의 전압차와 리셋기간 직후 잔류하는 벽전하에 의한 갭전압이 더해지면서 데이터펄스(dp)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 서스테인전압(Vs)이 인가될 때 방전이 일어날 수 있게 하는 정도의 벽전하가 잔류하게 된다. In the address period, a scan pulse scp of the negative scan voltage Vscan is sequentially applied to the scan electrodes Y, and a data pulse dp synchronized with the scan pulse scp is applied to the address electrodes X. Is approved. The scan voltage Vscan is a voltage below the negative polarity that can cause an address discharge due to a voltage difference from the data voltage of the data pulse dp and is set to a voltage about −110 V lower than the scan bias voltage Vscan-bias1. . The voltage of the data pulse dp may be set equal to the bias voltage V A or to a positive data voltage different from the bias voltage V A. The scan bias voltage Vscan-bias1 of approximately −50 V is applied to the scan electrodes Y to which the scan pulse scp is not applied. Therefore, the lower limit voltage -Vy of the scan voltage Vscan is approximately -160V. During the address period, the sustain voltage Z is supplied with a bias voltage Vzbias1 of approximately 80V. The voltage difference between the scan pulse scp and the data pulse dp and the gap voltage due to the wall charge remaining immediately after the reset period are added to generate an address discharge in the cell to which the data pulse dp is applied. In the cells selected by the address discharge, wall charges such that discharge occurs when the sustain voltage Vs is applied remain.

도시하지 않은 서스테인기간에는 스캔전극들(Y)과 서스테인전극들(Z)에 교번적으로 서스테인전압(Vs)의 서스테인펄스가 인가된다. 그러면 어드레스 방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인전압이 더해지면서 매 서스테인펄스가 인가될 때 마다 스캔전극(Y)과 서스테인전극(Z) 사이에 서스테인방전 즉, 표시방전이 일어나게 된다. 서스테인방전이 완료된 후에는 상승 램프파형 형태로 소거전압이 스캔전극(Y)과 서스테인전극(Z) 중 적어도 어느 한 전극에 인가된다. 이 소거전압에 의해 리셋기간 전에 셀 내에 소거방전이 일어난다. In the sustain period, not shown, sustain pulses of the sustain voltage Vs are applied to the scan electrodes Y and the sustain electrodes Z alternately. Then, in the cell selected by the address discharge, the sustain voltage, that is, the display discharge, is generated between the scan electrode Y and the sustain electrode Z every time the sustain pulse is applied while the wall voltage and the sustain voltage in the cell are added. After the sustain discharge is completed, the erase voltage is applied to at least one of the scan electrode Y and the sustain electrode Z in the form of a rising ramp waveform. This erase voltage causes an erase discharge in the cell before the reset period.

서스테인기간에 있어서 서스테인전극들(Z) 상의 벽전하들이 리셋기간의 셋다운기간 동안 어드레스전극들(X)에 인가되는 바이어스전압(VA)에 의해 충분히 소거되었기 때문에 오프셀에서 서스테인전극(Z)과 어드레스전극(X) 사이에 오방전이 일어 나지 않는다. In the sustain period, the wall charges on the sustain electrodes Z are sufficiently erased by the bias voltage V A applied to the address electrodes X during the set-down period of the reset period. No erroneous discharge occurs between the address electrodes X.

도 5는 본 발명의 제2 실시예에 따른 PDP의 구동방법을 설명하기 위한 파형도이다. 5 is a waveform diagram illustrating a method of driving a PDP according to a second embodiment of the present invention.

도 5를 참조하면, 본 발명의 제2 실시예에 따른 PDP의 구동방법은 리셋기간의 셋다운기간 동안 어드레스전극(X)에 인가되는 바이어스전압(VA) 만큼 스캔전극(Y)과 서스테인전극(X)에 인가되는 전압들을 낮추어 오프셀의 서스테인방전을 예방함과 아울러 이상적인 어드레스 초기조건에 기반하여 어드레스 동작을 한다. Referring to FIG. 5, in the driving method of the PDP according to the second embodiment of the present invention, the scan electrode Y and the sustain electrode are applied by the bias voltage V A applied to the address electrode X during the set-down period of the reset period. The voltage applied to X) is lowered to prevent sustain discharge of the off-cell and the address operation is performed based on the ideal address initial condition.

리셋기간과 서스테인기간은 전술한 제1 실시예와 실질적으로 동일하다. The reset period and the sustain period are substantially the same as in the first embodiment described above.

어드레스기간에는 부극성 스캔전압(Vscan)의 스캔펄스(scp)가 스캔전극들(Y)에 순차적으로 인가됨과 동시에 스캔펄스(scp)에 동기되는 데이터펄스(dp)가 어드레스전극들(X)에 인가된다. 스캔전압(Vscan)은 데이터펄스(dp)의 데이터전압과의 전압차에 의해 어드레스방전을 일으킬 수 있는 하강 램프파형(YRamp-dn)보다 낮은 부극성 전압으로써 스캔바이어스전압(Vscan-bias2)으로부터 대략 -110V 정도 낮은 전압으로 설정된다. 데이터펄스(dp)의 전압은 바이어스전압(VA)과 동일하게 설정되거나 그와 다른 정극성 데이터전압으로 설정될 수 있다. 스캔바이어스전압(Vscan-bias2)과 스캔전압(Vscan)의 하한전압은 리셋기간 직후의 이상적인 스캔전극(Y)의 초기 벽전하와 동일하게 되도록 리셋기간의 셋다운기간 동안 어드레스전극(X)에 인가되는 바이어스전압(VA)만큼 낮아진다. 따라서, 스캔바이어스전압(Vscan-bias2)은 -130V 정도로 전술한 제1 실시예에 비하여 더 낮아지며, 스캔전압(Vscan)의 하한전압은 -220V 정도로 전술한 제1 실시예에 비하여 더 낮아진다. 어드레스기간 동안 서스테인전극들(Z)에는 정극성의 바이어스전압(Vzbias2)이 공급된다. 이 서스테인 바이어스전압(Vzbias2)은 리셋기간 직후의 초기 벽전하와 동일하게 되도록 리셋기간의 셋다운기간 동안 어드레스전극(X)에 인가되는 바이어스전압(VA) 만큼 낮아져 대략 20V 정도이다. 스캔펄스(scp)와 데이터펄스(dp)의 전압차와 리셋기간 직후 잔류하는 벽전하에 의한 갭전압이 더해지면서 데이터펄스(dp)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 서스테인전압(Vs)이 인가될 때 방전이 일어날 수 있게 하는 정도의 벽전하가 잔류하게 된다. In the address period, a scan pulse scp of the negative scan voltage Vscan is sequentially applied to the scan electrodes Y, and a data pulse dp synchronized with the scan pulse scp is applied to the address electrodes X. Is approved. The scan voltage Vscan is a negative voltage lower than the falling ramp waveform YRamp-dn, which may cause an address discharge due to a voltage difference from the data voltage of the data pulse dp, and is approximately from the scan bias voltage Vscan-bias2. Set to a voltage as low as -110V. The voltage of the data pulse dp may be set equal to the bias voltage V A or to a positive data voltage different from the bias voltage V A. The lower limit voltages of the scan bias voltage Vscan-bias2 and the scan voltage Vscan are applied to the address electrode X during the set-down period of the reset period so that the initial wall charge of the ideal scan electrode Y immediately after the reset period is the same. It is lowered by the bias voltage V A. Therefore, the scan bias voltage Vscan-bias2 is lower than the above-described first embodiment at about -130V, and the lower limit voltage of the scan voltage Vscan is lower than at the above-described first embodiment at about -220V. The positive bias voltage Vzbias2 is supplied to the sustain electrodes Z during the address period. This sustain bias voltage Vzbias2 is lowered by about 20 V by the bias voltage V A applied to the address electrode X during the set-down period of the reset period so as to be equal to the initial wall charge immediately after the reset period. The voltage difference between the scan pulse scp and the data pulse dp and the gap voltage due to the wall charge remaining immediately after the reset period are added to generate an address discharge in the cell to which the data pulse dp is applied. In the cells selected by the address discharge, wall charges such that discharge occurs when the sustain voltage Vs is applied remain.

도 6은 본 발명의 제3 실시예에 따른 PDP의 구동방법을 설명하기 위한 파형도이다. 6 is a waveform diagram illustrating a method of driving a PDP according to a third embodiment of the present invention.

도 6을 참조하면, 본 발명의 제3 실시예에 따른 PDP의 구동방법은 리셋기간 이전 상태에서 서스테인전극들(Z) 상에 부극성 벽전하가 충분히 쌓인 경우에 리셋기간 동안 쓰기 방전을 일으키기 위한 서스테인전극의 전압을 셋업전압(Vsetup)보다 낮춘다. Referring to FIG. 6, the driving method of the PDP according to the third embodiment of the present invention is to generate write discharge during the reset period when the negative wall charges are sufficiently accumulated on the sustain electrodes Z in the state before the reset period. The voltage of the sustain electrode is lowered than the setup voltage Vsetup.

리셋기간 이전에, 마지막 서스테인펄스가 서스테인전극들(Z)에 인가되거나 별도의 정극성전압 펄스가 서스테인전극들(Z)에 인가되는 경우에 리셋기간 직전에 서스테인전극들(Z)에는 충분한 양의 부극성 벽전하가 쌓여 있게 된다. 이 경우에 리셋기간의 셋업기간 동안, 스캔전극들(Y)에는 서스테인전압(Vs)까지 급격히 상승하는 구형파 전압에 이어서 그 서스테인전압(Vs)으로부터 셋업전압(Vsetup)까지 상승하는 상승 램프파형(YRamp-up)이 인가되고, 서스테인전극들(Z)에는 서스테인전압(Vs)의 구형파 전압(Vwz)이 인가된다. 이 리셋기간의 셋업기간 동안 어드레스전극들(X)에는 0V나 기저전압(GND)이 공급된다. 리셋기간의 셋업기간 동안 서스테인전극들(Z)에 인가되는 쓰기전압이 서스테인전압(Vs)으로 낮아져도 리셋기간 직전에 서스테인전극들(Z) 상에 잔류하는 부극성 벽전하들에 의해 서스테인전극들(Z)과 어드레스전극들(X) 사이에 쓰기방전이 안정되게 일어날 수 있다. 이러한 셋업기간 동안 전화면의 셀들 내에서 스캔전극(Y)과 어드레스전극(X) 사이에 암방전 형태로 쓰기방전이 일어남과 동시에 서스테인전극(Z)과 어드레스전극(X) 사이에 암방전 형태로 쓰기방전이 일어난다. 이러한 암방전 형태의 쓰기방전에 의해 스캔전극들(Y)과 서스테인전극들(Z) 상에는 부극성의 벽전하가 잔류하는 반면에, 어드레스전극 상에는 정극성의 벽전하가 잔류하게 된다.Before the reset period, when the last sustain pulse is applied to the sustain electrodes Z or a separate positive voltage pulse is applied to the sustain electrodes Z, a sufficient amount of the sustain electrodes Z is immediately before the reset period. Negative wall charges will accumulate. In this case, during the setup period of the reset period, the rising ramp waveform YRamp that rises from the sustain voltage Vs to the setup voltage Vsetup followed by the square wave voltage rapidly rising to the sustain voltage Vs on the scan electrodes Y. -up) is applied, and the square wave voltage Vwz of the sustain voltage Vs is applied to the sustain electrodes Z. 0 V or the ground voltage GND is supplied to the address electrodes X during the setup period of this reset period. The sustain electrodes are sustained by the negative wall charges remaining on the sustain electrodes Z immediately before the reset period even if the write voltage applied to the sustain electrodes Z is lowered to the sustain voltage Vs during the setup period of the reset period. The write discharge can stably occur between the Z and the address electrodes X. During this setup period, a write discharge occurs in the form of a dark discharge between the scan electrode (Y) and the address electrode (X) in the cells of the full screen and a dark discharge form between the sustain electrode (Z) and the address electrode (X) at the same time. Write discharge occurs. This dark discharge type write discharge causes negative wall charges to remain on the scan electrodes Y and the sustain electrodes Z, while positive wall charges remain on the address electrodes.

리셋기간의 셋다운기간 동안, 모든 스캔전극들(Y)에는 서스테인전압(Vs)부터 부극성의 셋다운전압(Vsetdn)까지 전압이 낮아지는 하강 램프파형(YRamp-dn)이 인가됨과 동시에, 서스테인전극들(Z)에는 서스테인전압(Vs)부터 0V나 기저전압(GND)까지 전압이 낮아지는 하강 램프파형(ZRamp-dn)이 인가된다. 셋다운기간 동안, 어드레스전극들(X)에는 정극성의 바이어스전압(VA)이 인가된다. 어드레스전극(X)의 바이어스전압(VA)은 서스테인전극(Z)과 어드레스전극(X) 사이의 소거방전을 비교적 크게 하여 서스테인전극(Z) 상의 부극성 벽전하를 충분히 소거시키는 역할을 한다. 하강 램프파형(YRamp-dn, ZRamp-dn)과 어드레스전극(X)의 바이어스전압(VA)이 인가될 때, 어드레스전극(X)과 서스테인전극(Z) 사이에 암방전 형태로 소거방전이 일어남과 동시에 어드레스전극(X)과 스캔전극(Z) 사이에 암방전 형태로 소거방전이 일어난다. 이러한 셋다운 방전이 일어난 직후, 스캔전극들(Y)과 서스테인전극들(Z) 및 어드레스전극들(X) 상의 벽전하는 과도 벽전하가 소거되어 각 셀마다 벽전하 분포가 균일하게 된다. 특히, 어드레스전극(X)의 바이어스전압(VA) 만큼 서스테인전극(Z) 상의 부극성 벽전하가 감소되며, 그 감소분 만큼 서스테인기간에서 오프셀의 방전을 예방할 수 있고, 그로 인하여 구동마진이 넓어진다. During the set-down period of the reset period, all of the scan electrodes Y are supplied with the falling ramp waveform YRamp-dn which decreases the voltage from the sustain voltage Vs to the negative set-down voltage Vsetdn, and at the same time, the sustain electrodes The falling ramp waveform ZRamp-dn is applied to (Z) in which the voltage is lowered from the sustain voltage Vs to 0V or the ground voltage GND. During the set down period, a positive bias voltage V A is applied to the address electrodes X. The bias voltage V A of the address electrode X serves to sufficiently erase the negative wall charges on the sustain electrode Z by relatively increasing the erase discharge between the sustain electrode Z and the address electrode X. When the falling ramp waveforms YRamp-dn and ZRamp-dn and the bias voltage V A of the address electrode X are applied, an erase discharge is performed in the form of a dark discharge between the address electrode X and the sustain electrode Z. At the same time, erase discharge occurs in the form of a dark discharge between the address electrode X and the scan electrode Z. Immediately after this set-down discharge occurs, the wall charges on the scan electrodes Y, the sustain electrodes Z, and the address electrodes X are erased from the excessive wall charges so that the wall charge distribution is uniform for each cell. In particular, the negative wall charge on the sustain electrode Z is reduced by the bias voltage V A of the address electrode X, and the decrease of the off-cell discharge can be prevented in the sustain period by the decrease, thereby increasing the driving margin. All.

어드레스기간과 서스테인기간은 전술한 실시예들과 실질적으로 동일하므로 그에 대한 상세한 설명을 생략하기로 한다. Since the address period and the sustain period are substantially the same as the above-described embodiments, detailed description thereof will be omitted.

도 7은 본 발명의 제4 실시예에 따른 PDP의 구동방법을 설명하기 위한 파형도이다. 7 is a waveform diagram illustrating a method of driving a PDP according to a fourth embodiment of the present invention.

도 7을 참조하면, 본 발명의 제4 실시예에 따른 PDP의 구동방법은 리셋기간 이전 상태에서 스캔전극들(Y) 상에 부극성 벽전하가 충분히 쌓인 경우에 리셋기간 동안 쓰기 방전을 일으키기 위한 스캔전극의 전압을 셋업전압(Vsetup)보다 낮춘다. Referring to FIG. 7, the driving method of the PDP according to the fourth embodiment of the present invention is to generate write discharge during the reset period when the negative wall charges are sufficiently accumulated on the scan electrodes Y in the state before the reset period. The voltage of the scan electrode is lowered than the setup voltage Vsetup.

리셋기간 이전에, 마지막 서스테인펄스가 스캔전극들(Y)에 인가되거나 별도의 정극성전압 펄스가 서스테인전극들(Z)에 인가되는 경우에 리셋기간 직전에 스캔전극들(Y)에는 충분한 양의 부극성 벽전하가 쌓여 있게 된다. 이 경우에 리셋기간 의 셋업기간 동안, 서스테인전극들(Z)에는 서스테인전압(Vs)까지 급격히 상승하는 구형파 전압에 이어서 그 서스테인전압(Vs)으로부터 셋업전압(Vsetup)까지 상승하는 상승 램프파형(ZRamp-up)이 인가되고, 스캔전극들(Y)에는 서스테인전압(Vs)까지 급격히 상승하는 구형파 전압(Vwy)이 인가된다. 이 리셋기간의 셋업기간 동안 어드레스전극들(X)에는 0V나 기저전압(GND)이 공급된다. 리셋기간의 셋업기간 동안 스캔전극들(Y)에 인가되는 쓰기전압이 서스테인전압(Vs)으로 낮아져도 리셋기간 직전에 스캔전극들(Y) 상에 잔류하는 부극성 벽전하들에 의해 스캔전극들(Z)과 어드레스전극들(X) 사이에서 쓰기방전이 안정되게 일어날 수 있다. 이러한 셋업기간 동안 전화면의 셀들 내에서 스캔전극(Y)과 어드레스전극(X) 사이에 암방전 형태로 쓰기방전이 일어남과 동시에 서스테인전극(Z)과 어드레스전극(X) 사이에 암방전 형태로 쓰기방전이 일어난다. 이러한 암방전 형태의 쓰기방전에 의해 스캔전극들(Y)과 서스테인전극들(Z) 상에는 부극성의 벽전하가 잔류하는 반면에, 어드레스전극 상에는 정극성의 벽전하가 잔류하게 된다.Before the reset period, if the last sustain pulse is applied to the scan electrodes (Y) or if a separate positive voltage pulse is applied to the sustain electrodes (Z), a sufficient amount of the scan electrodes (Y) just before the reset period Negative wall charges will accumulate. In this case, during the setup period of the reset period, the rising ramp waveform ZRamp that rises from the sustain voltage Vs to the setup voltage Vsetup, followed by the square wave voltage rapidly rising to the sustain voltage Vs at the sustain electrodes Z. -up) is applied, and a square wave voltage Vwy that rises rapidly to the sustain voltage Vs is applied to the scan electrodes Y. 0 V or the ground voltage GND is supplied to the address electrodes X during the setup period of this reset period. Even if the write voltage applied to the scan electrodes Y during the setup period of the reset period is lowered to the sustain voltage Vs, the scan electrodes are caused by the negative wall charges remaining on the scan electrodes Y just before the reset period. A write discharge can stably occur between Z and the address electrodes X. During this setup period, a write discharge occurs in the form of a dark discharge between the scan electrode (Y) and the address electrode (X) in the cells of the full screen and a dark discharge form between the sustain electrode (Z) and the address electrode (X) at the same time. Write discharge occurs. This dark discharge type write discharge causes negative wall charges to remain on the scan electrodes Y and the sustain electrodes Z, while positive wall charges remain on the address electrodes.

리셋기간의 셋다운기간 동안, 모든 스캔전극들(Y)에는 서스테인전압(Vs)부터 부극성의 셋다운전압(Vsetdn)까지 전압이 낮아지는 하강 램프파형(YRamp-dn)이 인가됨과 동시에, 서스테인전극들(Z)에는 서스테인전압(Vs)부터 0V나 기저전압(GND)까지 전압이 낮아지는 하강 램프파형(ZRamp-dn)이 인가된다. 셋다운기간 동안, 어드레스전극들(X)에는 정극성의 바이어스전압(VA)이 인가된다. 어드레스전극(X)의 바이어스전압(VA)은 스캔전극(Y)과 어드레스전극(X) 사이의 소거방전이 충분히 긴 시간동안 지속되게 하여 셀들 사이의 편차가 큰 경우에도 모든 셀들에서 소거방전이 일어나게 함과 아울러 서스테인전극(Z)과 어드레스전극(X) 사이의 소거방전을 비교적 크게 하여 서스테인전극(Z) 상의 부극성 벽전하를 충분히 소거시키는 역할을 한다. 하강 램프파형(YRamp-dn, ZRamp-dn)과 어드레스전극(X)의 바이어스전압(VA)이 인가될 때, 어드레스전극(X)과 서스테인전극(Z) 사이에 암방전 형태로 소거방전이 일어남과 동시에 어드레스전극(X)과 스캔전극(Z) 사이에 암방전 형태로 소거방전이 일어난다. 이러한 셋다운 방전이 일어난 직 후에 스캔전극들(Y)과 서스테인전극들(Z) 및 어드레스전극들(X) 상의 벽전하는 과도 벽전하가 소거되어 각 셀마다 벽전하 분포가 균일하게 된다. 특히, 어드레스전극(X)의 바이어스전압(VA) 만큼 서스테인전극(Z) 상의 부극성 벽전하가 감소되며, 그 감소분 만큼 서스테인기간에서 오프셀의 방전을 예방할 수 있고, 그로 인하여 구동마진이 넓어진다. During the set-down period of the reset period, all of the scan electrodes Y are supplied with the falling ramp waveform YRamp-dn which decreases the voltage from the sustain voltage Vs to the negative set-down voltage Vsetdn, and at the same time, the sustain electrodes The falling ramp waveform ZRamp-dn is applied to (Z) in which the voltage is lowered from the sustain voltage Vs to 0V or the ground voltage GND. During the set down period, a positive bias voltage V A is applied to the address electrodes X. The bias voltage V A of the address electrode X is such that the erase discharge between the scan electrode Y and the address electrode X is sustained for a sufficiently long time so that the erase discharge is discharged in all cells even when the deviation between the cells is large. In addition, the erase discharge between the sustain electrode (Z) and the address electrode (X) is made relatively large to sufficiently erase the negative wall charges on the sustain electrode (Z). When the falling ramp waveforms YRamp-dn and ZRamp-dn and the bias voltage V A of the address electrode X are applied, an erase discharge is performed in the form of a dark discharge between the address electrode X and the sustain electrode Z. At the same time, erase discharge occurs in the form of a dark discharge between the address electrode X and the scan electrode Z. Immediately after this set-down discharge occurs, the wall charges on the scan electrodes Y, the sustain electrodes Z, and the address electrodes X are erased from the excessive wall charges, so that the wall charge distribution is uniform for each cell. In particular, the negative wall charge on the sustain electrode Z is reduced by the bias voltage V A of the address electrode X, and the decrease of the off-cell discharge can be prevented in the sustain period by the decrease, thereby increasing the driving margin. All.

어드레스기간과 서스테인기간은 전술한 실시예들과 실질적으로 동일하므로 그에 대한 상세한 설명을 생략하기로 한다. Since the address period and the sustain period are substantially the same as the above-described embodiments, detailed description thereof will be omitted.

도 8은 본 발명의 제5 실시예에 따른 PDP의 구동방법을 설명하기 위한 파형도이다. 8 is a waveform diagram illustrating a method of driving a PDP according to a fifth embodiment of the present invention.

도 8을 참조하면, 본 발명의 제5 실시예에 따른 PDP의 구동방법은 리셋기간 이전 상태에서 스캔전극들(Y)과 서스테인전극들(Z) 상에 부극성 벽전하가 충분히 쌓인 경우에 리셋기간 동안 쓰기 방전을 일으키기 위한 셋업기간을 생략한다. Referring to FIG. 8, the driving method of the PDP according to the fifth embodiment of the present invention is reset when the negative wall charges are sufficiently accumulated on the scan electrodes Y and the sustain electrodes Z before the reset period. The setup period for causing write discharge during the period is omitted.

리셋기간 이전에, 마지막 서스테인펄스가 스캔전들(Y)과 서스테인전극들(Z)각각에 양의 부극성 벽전하가 쌓여 있는 경우에 리셋기간의 셋업기간은 생략되어 리셋기간 동안 셋업방전이 일어나지 않는다. 이러한 리셋기간 동안에는 각 셀의 변전하분포를 균일하게 하기 위한 셋다운기간만이 존재한다. Before the reset period, if the last sustain pulse has positive negative wall charges accumulated on each of the scan electrodes Y and the sustain electrodes Z, the setup period of the reset period is omitted so that no setup discharge occurs during the reset period. Do not. During this reset period, there is only a set down period for uniformizing the distribution of substation charges of each cell.

따라서, 리셋기간 동안 모든 스캔전극들(Y)에는 서스테인전압(Vs)부터 부극성의 셋다운전압(Vsetdn)까지 전압이 낮아지는 하강 램프파형(YRamp-dn)이 인가됨과 동시에, 서스테인전극들(Z)에는 서스테인전압(Vs)부터 0V나 기저전압(GND)까지 전압이 낮아지는 하강 램프파형(ZRamp-dn)이 인가된다. 이 리셋기간 동안, 어드레스전극들(X)에는 정극성의 바이어스전압(VA)이 인가된다. 어드레스전극(X)의 바이어스전압(VA)은 스캔전극(Y)과 어드레스전극(X) 사이에서 일어나는 소거방전이 충분히 긴 시간동안 지속되게 하여 셀들 사이의 편차가 큰 경우에도 모든 셀들에서 소거방전이 일어나게 함과 아울러 서스테인전극(Z)과 어드레스전극(X) 사이의 소거방전을 비교적 크게 하여 서스테인전극(Z) 상의 부극성 벽전하를 충분히 소거시키는 역할을 한다. 하강 램프파형(YRamp-dn, ZRamp-dn)과 어드레스전극(X)의 바이어스전압(VA)이 인가될 때, 어드레스전극(X)과 서스테인전극(Z) 사이에 암방전 형태로 소거방전이 일어남과 동시에 어드레스전극(X)과 스캔전극(Z) 사이에 암방전 형태로 소거방전이 일어난다. 이러한 셋다운 방전이 일어난 직 후에 스캔전극들(Y)과 서스테인전극들(Z) 및 어드레스전극들(X) 상의 벽전하는 과도 벽전하가 소거되어 각 셀마다 벽전하 분포가 균일하게 된다. 특히, 어드레스전극(X)의 바이어스전압(VA) 만큼 서스테인전극(Z) 상의 부극성 벽전하가 감소되며, 그 감소분 만큼 서스테인기간에서 오프셀의 방전을 예방할 수 있고, 그로 인하여 구동마진이 넓어진다. Therefore, during the reset period, the falling ramp waveform YRamp-dn is applied to all the scan electrodes Y from the sustain voltage Vs to the negative set-down voltage Vsetdn, and at the same time, the sustain electrodes Z are applied. ) Is applied a ramp ramp waveform (ZRamp-dn) in which the voltage is lowered from the sustain voltage (Vs) to 0V or the ground voltage (GND). During this reset period, a positive bias voltage V A is applied to the address electrodes X. The bias voltage V A of the address electrode X causes the erasure discharge occurring between the scan electrode Y and the address electrode X to be sustained for a sufficiently long time, so that even when the deviation between the cells is large, the erase discharge is performed in all the cells. In addition to this, the erase discharge between the sustain electrode Z and the address electrode X is made relatively large to sufficiently erase the negative wall charges on the sustain electrode Z. When the falling ramp waveforms YRamp-dn and ZRamp-dn and the bias voltage V A of the address electrode X are applied, an erase discharge is performed in the form of a dark discharge between the address electrode X and the sustain electrode Z. At the same time, erase discharge occurs in the form of a dark discharge between the address electrode X and the scan electrode Z. Immediately after this set-down discharge occurs, the wall charges on the scan electrodes Y, the sustain electrodes Z, and the address electrodes X are erased from the excessive wall charges, so that the wall charge distribution is uniform for each cell. In particular, the negative wall charge on the sustain electrode Z is reduced by the bias voltage V A of the address electrode X, and the decrease of the off-cell discharge can be prevented in the sustain period by the decrease, thereby increasing the driving margin. All.

어드레스기간과 서스테인기간은 전술한 실시예들과 실질적으로 동일하므로 그에 대한 상세한 설명을 생략하기로 한다. Since the address period and the sustain period are substantially the same as the above-described embodiments, detailed description thereof will be omitted.

도 9는 본 발명의 실시예에 따른 PDP의 구동장치를 설명하기 위한 블록도이다. 9 is a block diagram illustrating a driving device of a PDP according to an embodiment of the present invention.

도 9를 참조하면, 본 발명의 실시예에 따른 PDP의 구동장치는 PDP의 어드레스전극들(X1 내지 Xm)에 데이터를 공급하기 위한 데이터구동부(92)와, 스캔전극들(Y1 내지 Yn)을 구동하기 위한 스캔구동부(93)와, 서스테인전극들(Z)을 구동하기 위한 서스테인구동부(94)와, 각 구동부(92, 93, 94)를 제어하기 위한 타이밍콘트롤러(91)와, 각 구동부(92, 93, 94)에 필요한 구동전압을 발생하기 위한 구동전압 발생부(95)를 구비한다. Referring to FIG. 9, a driving apparatus of a PDP according to an exemplary embodiment of the present invention uses a data driver 92 for supplying data to address electrodes X1 to Xm of the PDP and scan electrodes Y1 to Yn. A scan driver 93 for driving, a sustain driver 94 for driving the sustain electrodes Z, a timing controller 91 for controlling each driver 92, 93, 94, and each driver ( 92, 93, and 94 are provided with a drive voltage generator 95 for generating a drive voltage required.

데이터구동부(92)에는 도시하지 않은 역감마보정회로, 오차확산회로 등에 의해 역감마보정 및 오차확산 된 후, 서브필드 맵핑회로에 의해 미리 설정된 서브필드 패턴에 맵핑된 데이터가 공급된다. 이 데이터구동부(92)는 리셋기간의 셋다운기간 동안 도 4 내지 도 8에 도시된 정극성의 바이어스전압(VA)을 어드레스전극들(X)에 공급한다. 또한, 데이터 구동부(92)는 타이밍콘트롤러(91)의 제어 하에 데이터를 샘플링하고 래치한 다음, 그 데이터를 어드레스기간 동안 어드레스전극들(X1 내지 Xm)에 공급한다. The data driver 92 is subjected to inverse gamma correction and error diffusion by an inverse gamma correction circuit, an error diffusion circuit, and the like not shown, and then data mapped to a subfield pattern preset by the subfield mapping circuit is supplied. The data driver 92 supplies the positive bias voltage V A shown in FIGS. 4 to 8 to the address electrodes X during the set down period of the reset period. In addition, the data driver 92 samples and latches data under the control of the timing controller 91, and then supplies the data to the address electrodes X1 to Xm during the address period.

스캔구동부(93)는 타이밍 콘트롤러(91)의 제어 하에 리셋기간 동안 전화면의 셀들을 초기화하기 위하여 도 4 내지 도 8의 초기화파형(YRamp-up, YRamp-dn)을 스캔전극들(Y1 내지 Yn)에 공급한 후, 어드레스기간 동안 데이터가 공급되는 스캔라인을 선택하기 위하여 스캔펄스(scp)를 스캔전극들(Y1 내지 Yn)에 순차적으로 공급한다. 그리고 스캔구동부(93)는 서스테인기간 동안 선택된 셀에서 서스테인방전이 일어날 수 있게 하기 위하여 서스테인펄스를 스캔전극들(Y1 내지 Ym)에 공급한다. The scan driver 93 scans the initialization waveforms YRamp-up and YRamp-dn of FIGS. 4 to 8 to reset the cells of the full screen during the reset period under the control of the timing controller 91. ), The scan pulse scp is sequentially supplied to the scan electrodes Y1 to Yn in order to select a scan line to which data is supplied during the address period. In addition, the scan driver 93 supplies the sustain pulses to the scan electrodes Y1 to Ym so that sustain discharge can occur in the selected cell during the sustain period.

서스테인구동부(94)는 타이밍 콘트롤러(91)의 제어 하에 리셋기간 동안 전화면의 셀들을 초기화하기 위하여 도 4 내지 도 8의 초기화파형(ZRamp-up, ZRamp-dn)을 서스테인전극들(Z)에 공급한 후, 어드레스기간 동안 직류 바이어스전압(Vzbias1, Vzbias2)을 서스테인전극들(Z)에 공급한다. 그리고 서스테인구동부(94)는 서스테인기간 동안 스캔구동부(93)와 교대로 동작하여 서스테인펄스를 서스테인전극들(Z)에 공급한다. The sustain driver 94 applies the initialization waveforms ZRamp-up and ZRamp-dn of FIGS. 4 to 8 to the sustain electrodes Z in order to initialize the cells of the full screen during the reset period under the control of the timing controller 91. After the supply, the DC bias voltages Vzbias1 and Vzbias2 are supplied to the sustain electrodes Z during the address period. The sustain driver 94 alternately operates with the scan driver 93 during the sustain period to supply the sustain pulses to the sustain electrodes Z. FIG.

스캔구동부(93)와 서스테인구동부(94) 중 적어도 어느 하나는 서스테인방전이 끝난 후에 셀 내의 잔류 벽전하를 소거시키기 위한 소거신호를 스캔전극들(Y1 내지 Yn) 및/또는 서스테인전극들(Z)에 공급할 수 있다. At least one of the scan driver 93 and the sustain driver 94 receives an erase signal for erasing the remaining wall charges in the cell after the sustain discharge is finished. Can be supplied to

타이밍 콘트롤러(91)는 수직/수평 동기신호를 입력받아 각 구동부(92, 93, 94)에 필요한 타이밍제어신호(CTRX, CTRY, CTRZ)를 발생하고 그 타이밍제어신호(CTRX, CTRY, CTRZ)를 해당 구동부(92, 93, 94)에 공급함으로써 각 구동부(92, 93, 94)를 제어하게 된다. 데이터구동부(92)에 공급되는 타이밍제어신호(CTRX)에는 데이터를 샘플링하기 위한 샘플링클럭, 래치제어신호, 에너지 회수회 로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치제어신호가 포함된다. 스캔구동부(93)에 인가되는 타이밍제어신호(CTRY)에는 스캔구동부(93) 내의 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치제어신호가 포함된다. 그리고 서스테인구동부(94)에 인가되는 타이밍제어신호(CTRZ)에는 서스테인구동부(94) 내의 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치제어신호가 포함된다. The timing controller 91 receives the vertical / horizontal synchronization signals and generates timing control signals CTRX, CTRY, and CTRZ necessary for the respective driving units 92, 93, and 94, and generates the timing control signals CTRX, CTRY, and CTRZ. Each of the driving units 92, 93, 94 is controlled by supplying the driving units 92, 93, 94. The timing control signal CTRX supplied to the data driver 92 includes a sampling clock for latching data, a latch control signal, an energy recovery circuit, and a switch control signal for controlling on / off time of the driving switch element. . The timing control signal CTRY applied to the scan driver 93 includes a switch control signal for controlling the on / off time of the energy recovery circuit and the driving switch element in the scan driver 93. The timing control signal CTRZ applied to the sustain driver 94 includes a switch control signal for controlling the energy recovery circuit in the sustain driver 94 and on / off time of the driving switch element.

구동전압 발생부(95)는 셋업전압(Vsetup), 셋다운전압(Vsetdn), 서스테인전압(Vs), 스캔바이어스전압(Vscan-bias1, Vscan-bias2), 스캔전압(Vscan), 서스테인전극(Z)의 바이어스전압(Vzbias), 어드레스전극(X)의 바이어스전압(VA) 등을 발생한다. The driving voltage generator 95 includes a setup voltage Vsetup, a setdown voltage Vsetdn, a sustain voltage Vs, a scan bias voltage Vscan-bias1, Vscan-bias2, a scan voltage Vscan, and a sustain electrode Z. The bias voltage Vzbias, the bias voltage V A of the address electrode X, and the like are generated.

한편, 각각의 구동전압들은 PDP의 해상도, 모델 등에 따라 달라지는 방전특성이나 방전가스 조성에 따라 달라질 수 있다. On the other hand, the respective driving voltages may vary depending on the discharge characteristics or the discharge gas composition that varies depending on the resolution, model, etc. of the PDP.

상술한 바와 같이, 본 발명에 따른 PDP의 구동방법 및 장치는 스캔전극에 부극성의 소거전압이 인가되는 동안 어드레스전극에 정극성 전압을 인가하여 서스테인전극과 어드레스전극 사이의 소거방전을 크게 유도함으로써 셀의 초기화시에 서스테인전극 상의 부극성 벽전하양을 줄이게 된다. 그 결과, 본 발명에 따른 본 발명에 따른 PDP의 구동방법 및 장치는 서스테인전극 상의 과도 벽전하로 인한 오프셀에서의 서스테인 오방전을 줄일 수 있으므로 구동마진을 넓힐 수 있고 지터를 줄일 수 있다. 또한, 본 발명에 따른 본 발명에 따른 PDP의 구동방법 및 장치에 의하면, 셋다운기간 동안 어드레스전극에 정극성 전압을 인가하여 스캔전극(Y)과 어드레스전극(X) 사이에서 일어나는 소거방전이 충분히 긴 시간동안 지속되게 하여 셀들 사이의 편차가 큰 경우에도 모든 셀들에서 소거방전이 일어나게 함으로써 셀들 내의 벽전하 분포를 균일하게 초기화할 수 있다. As described above, the method and apparatus for driving a PDP according to the present invention apply a positive voltage to the address electrode while a negative erase voltage is applied to the scan electrode, thereby greatly inducing an erase discharge between the sustain electrode and the address electrode. At the initialization of the cell, the negative wall charge on the sustain electrode is reduced. As a result, the driving method and apparatus of the present invention according to the present invention can reduce the sustain mis-discharge at the off-cell due to the excessive wall charge on the sustain electrode can be widened driving margin and jitter can be reduced. In addition, according to the method and apparatus for driving a PDP according to the present invention, the erase discharge occurring between the scan electrode (Y) and the address electrode (X) is sufficiently long by applying a positive voltage to the address electrode during the set-down period. It is possible to uniformly initialize the wall charge distribution in the cells by making the discharge discharge occur in all the cells even when the deviation between the cells is large because the period is sustained for a long time.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (26)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 스캔전극, 서스테인전극 및 어드레스전극을 가지며 상기 전극들의 교차부에 셀이 형성되는 플라즈마 디스플레이 패널과; A plasma display panel having a scan electrode, a sustain electrode and an address electrode, wherein a cell is formed at an intersection of the electrodes; 리셋기간의 셋다운기간 동안 스캔전극에 부극성의 소거전압을 인가함과 동시에 상기 어드레스전극에 정극성의 소거전압을 인가하여 셀 내의 전하를 소거하고, 상기 스캔전극에 스캔전압을 인가함과 동시에 상기 어드레스전극에 데이터전압을 인가하여 셀을 선택하는 구동부를 구비하되,During the set down period of the reset period, a negative erase voltage is applied to the scan electrode and a positive erase voltage is applied to the address electrode to erase charges in the cell, and a scan voltage is applied to the scan electrode. A driving unit for selecting a cell by applying a data voltage to the electrode, 상기 구동부는 상기 스캔전압을 상기 정극성의 소거전압 이상의 전압 만큼 상기 부극성의 소거전압 보다 낮은 부극성의 전압으로 발생하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.And the driving unit generates the scan voltage as a negative voltage lower than the negative erase voltage by a voltage equal to or greater than the positive erase voltage. 제 14 항에 있어서,The method of claim 14, 상기 구동부는,The driving unit, 상기 스캔전극 및 서스테인전극에 교대로 서스테인전압을 공급하여 상기 선택된 셀의 방전을 유지시키는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치. And a sustain voltage is alternately supplied to the scan electrode and the sustain electrode to maintain the discharge of the selected cell. 삭제delete 스캔전극, 서스테인전극 및 어드레스전극을 가지며 상기 전극들의 교차부에 셀이 형성되는 플라즈마 디스플레이 패널과; A plasma display panel having a scan electrode, a sustain electrode and an address electrode, wherein a cell is formed at an intersection of the electrodes; 리셋기간의 셋다운기간 동안 상기 스캔전극에 부극성의 소거전압을 인가함과 동시에 상기 어드레스전극에 정극성의 소거전압을 인가하여 셀 내의 전하를 소거하고, 상기 스캔전극에 스캔전압을 인가함과 동시에 상기 어드레스전극에 데이터전압을 인가하여 셀을 선택하는 구동부를 구비하며,During the set-down period of the reset period, a negative erase voltage is applied to the scan electrode, a positive erase voltage is applied to the address electrode, and the charge in the cell is erased, and a scan voltage is applied to the scan electrode. A driving unit for selecting a cell by applying a data voltage to the address electrode, 상기 구동부는 비선택라인의 상기 스캔전극에 상기 스캔전압보다 높은 스캔바이어스전압을 공급하되, 상기 스캔바이어스전압을 상기 정극성의 소거전압 이상의 전압 만큼 상기 부극성의 소거전압 보다 낮은 부극성의 전압으로 발생하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치. The driving unit supplies a scan bias voltage higher than the scan voltage to the scan electrode of the non-selected line, and generates the scan bias voltage as a negative voltage lower than the negative erase voltage by a voltage equal to or greater than the positive erase voltage. Driving device for a plasma display panel, characterized in that. 삭제delete 삭제delete 삭제delete 제 14 항에 있어서,The method of claim 14, 상기 구동부는,The driving unit, 상기 정극성의 소거전압을 직류로 상기 어드레스전극에 공급하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치. And the positive erasing voltage is supplied to the address electrode at a direct current. 제 14 항에 있어서,The method of claim 14, 상기 구동부는,The driving unit, 상기 셀 내의 전하를 소거하기 전에 상기 스캔전극 및 서스테인전극에 정극성의 제1 및 제2 쓰기전압을 동시에 인가하여 상기 셀 내에 상기 전하를 형성하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치. And applying the first and second write voltages of positive polarity to the scan electrode and the sustain electrode simultaneously to erase the charge in the cell to form the charge in the cell. 제 22 항에 있어서,The method of claim 22, 상기 구동부는, The driving unit, 상기 정극성의 제1 쓰기전압을 전압이 상승하는 상승 램프파형으로 상기 스캔전극에 인가하고;Applying the positive first write voltage to the scan electrode in a rising ramp waveform at which a voltage increases; 상기 정극성의 제2 쓰기전압을 전압이 상승하는 상승 램프파형으로 상기 서스테인전극에 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치. And applying the second write voltage having the positive polarity to the sustain electrode in a rising ramp waveform in which the voltage rises. 제 22 항에 있어서,The method of claim 22, 상기 구동부는, The driving unit, 상기 정극성의 제1 쓰기전압을 전압이 상승하는 상승 램프파형으로 상기 스캔전극에 인가하고;Applying the positive first write voltage to the scan electrode in a rising ramp waveform at which a voltage increases; 상기 정극성의 제2 쓰기전압을 상기 제1 쓰기전압보다 낮은 직류전압으로 상기 서스테인전극에 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치. And applying the positive second write voltage to the sustain electrode at a DC voltage lower than the first write voltage. 제 22 항에 있어서,The method of claim 22, 상기 구동부는, The driving unit, 상기 정극성의 제2 쓰기전압을 전압이 상승하는 상승 램프파형으로 상기 서스테인전극에 인가하고;The second write voltage having the positive polarity is applied to the sustain electrode in a rising ramp waveform at which a voltage increases; 상기 정극성의 제1 쓰기전압을 상기 제2 쓰기전압보다 낮은 직류전압으로 상기 스캔전극에 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치. And applying the first write voltage having the positive polarity to the scan electrode at a DC voltage lower than the second write voltage. 제 15 항에 있어서,The method of claim 15, 상기 구동부는, The driving unit, 상기 셀의 방전을 유지시킨 후에 상기 정극성의 소거전압을 상기 스캔전극에 인가하여 상기 셀 내의 전하를 소거시키는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치. And discharging the charge in the cell by applying the positive erasing voltage to the scan electrode after the discharge of the cell is maintained.
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