KR20040091137A - ３-단자, 저 전압 펄스 폭 변조 컨트롤러 - Google Patents

３-단자, 저 전압 펄스 폭 변조 컨트롤러 Download PDF

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Abstract

3-단자 저 전압 PWM 컨트롤러 칩은 동작 바이어스 전류 공급 및 제어될 전기 회로의 출력 매개변수와 관련된 피드백 제어 신호를 수신하는 제1 단자; 전기 회로의 듀티 사이클을 제어하기 위해 디지털 폭-피변조 제어 펄스를 제공하는 출력 스위치에 접속된 제2 단자; 제3 단자 접지 접속; 제2 단자와 제3 단자간의 전류 흐름 및 디지털 출력 스위치를 제어하는 피드백 제어 값에 응답하는 클럭킹 펄스 폭 변조 회로; 및 동작 바이어스 전류 공급으로부터 피드백 제어 신호를 분리시키는 피드백 신호 분리 회로를 포함한다. 시동 회로 또한 제공된다.

Description

３-단자, 저 전압 펄스 폭 변조 컨트롤러{THREE-TERMINAL, LOW VOLTAGE PULSE WIDTH MODULATION CONTROLLER IC}
예를 들어 오락기, PDA(personal digital assistant) 및 무선전화와 같은 이동가능 전기제품에서 사용되는 재충전 셀(recharging cell) 및 배터리와 같은 저 전압 제품에 대해 저-비용 오프-라인 스위칭 전원 공급 장치의 비용, 크기 및 전력 소모(dissipiation)를 최소화시키는 것이 매우 바람직하다. 이 바람직한 목적을 달성하는 한 가지 방법은, 전원 공급 장치의 스위치 듀티 사이클을 제어하는 펄스폭 변조(PWM) 컨트롤러를 실현하기 위해서는 듀얼-인-라인(dual-in-line, DIP) 또는 3-핀(three-pin)이든 간에, 표준 패키지의 하나 또는 여러 집적 회로를 사용하는 것이다.
PWM 컨트롤러는 일반적으로 스위칭 전원 공급 장치의 출력 전압을 조정하도록 설계된다. PWM 스위칭 전원 공급 장치(PWM switched power supply)는 실제 출력 전압과 정확한 기준 전압을 비교함으로써 도출되는 오차 신호에 의해 제어되는 가변의 펄스 폭을 필요로 한다. 스위칭 간격의 펄스 폭은 또한 반드시 최소 및 최대 지속기간(duration)내에 있어야 한다. 이러한 제약은 올바른 PWM 전원 공급 장치 또는 모터 구동기의 동작을 위해 강요된다.
종래의 3-핀 PWM 컨트롤러 집적 회로(IC)의 한 실례가 미국 특허 제 5,313,381호에서 발견된다. 이 종래의 어프로치는 그 당시에는 만족할 만한 것으로 보였지만, 여러 단점을 지니고 있다. 먼저, 이것은 양극성 및 MOS 기술을 둘 다 적용하기 때문에, 제조 프로세스가 더욱 복잡해진다. 두번째로, 이것은 온-보드 고 전압 전원 스위칭 전계 효과 트랜지스터(on-board high voltage power switching field effect transistor)를 포함한다. 고 전압 스위칭 FET는 대략 칩 면적의 반 정도를 차지하므로, 다른 회로를 위해 남아있는 면적은 제한된다. 고 전압 스위칭 FET가 칩상에 있기 때문에, 스위칭 회로 동작동안 칩에 존재하는 고 전압 스윙에 적응하기 위한 특별한 단계가 칩 설계 및 제조에 따라야 한다. 또한, 고 전압 스위칭 FET는 방열판 태브(tab)를 지니는 TO-220 3-단자 패키지와 같은 외부 방열판으로의 열 전도 뿐만 아니라 크리피지 요구사항(creepage requirements)을 만족시킬 수 있는 상대적으로 큰 IC 패키지를 필요로 하고, 외부 열 방산 구성(external heat dissipation arrangements)에도 불구하고 이 종래 어프로치를 사용하는 스위칭 전원 공급 장치에서 스위칭될 수 있는 전원의 실질적인 양을 궁극적으로 제한하는 열 방산 한계(thermal dissipation limit)를 갖는다. 또한, 시동 시 스위칭 전원 공급 장치의 2차측(secondaty side)에서 사용 가능한 전압이 없기 때문에, 1차측 시동 전압(primary side start-up voltage)을 획득하기 위해서는 이 종래 어프로치에서 고 전압 FET 구조내에 특별한 저 전압 태브를 제공하여 사용해야 한다.
그러므로, 지금까지 이전 종래의 어프로치의 한계와 단점을 극복하는 방식으로 응용에 따라, 각종의 사용가능하고 저 비용인 IC 패키지에 포함될 수 있는 저 비용, 저 전압 PWM 컨트롤러 IC에 대해 해결되지 않은 요구사항이 지금까지 존재해오고 있다.
본 출원은 제목이 "CMOS 디지털 펄스 폭 변조 컨트롤러(CMOS Digital Pulse Width Modulation Controller)"이고 본 출원과 같은 날짜에 출원된 공동으로 양도되고, 계류중인 미국 출원 번호 제 10/099,703호에 관한 것으로, 그 전체 내용이 본 명세서에 참조된다.
본 발명은 펄스 폭 변조(pulse width modulation, PWM) 컨트롤러에 관한 것이다. 보다 구체적으로, 본 발명은 오프-라인 스위칭 전원 공급 장치(off-line switching power supply), DC 대 DC 부스트 변환기, 또는 모터 컨트롤러와 같은 전기 회로내의 스위칭 소자의 소스 제어를 제공하는 3-단자(three-terminal), 저-전압(low-valtage), 펄스 폭 변조(PWM) 컨트롤러 집적 회로(IC)에 관한 것이다.
도 1은 본 발명의 원리에 따른, 저 전압, 4-단자 PWM 컨트롤러 IC를 지니는 오프-라인 스위칭 전원 공급 장치의 논리 블록 및 대략적인 회로도이다.
도 2는 본 발명의 원리에 따른 3-단자 패키지로 구성된 저 전압 CMOS PWM 컨트롤러 IC용 시동 회로를 포함하며 부스트 구성을 채용한 스위칭 전원 공급 장치의논리 블록 및 대략적인 회로도이다.
도 3은 도 2에 도시된 3-단자 패키지의 CMOS PWM 컨트롤러 IC를 적용하는 오프-라인 스위칭 전원 공급 장치의 논리 블록 및 대략적인 회로도이다.
본 발명의 일반적인 목적은 종래 기술의 한계 및 단점을 극복하는 3-단자 저 비용 저 전압 PWM 컨트롤러 IC 아키텍처를 제공하는 것이다.
본 발명의 다른 목적은 고 전압 스위칭 트랜지스터와 같은 외부 전류-조정 회로 소자(external current-regulating circuit element)의 소스 제어를 제공하는 저 전압 PWM 컨트롤러 IC를 제공하는 것이다.
본 발명의 또 다른 목적은 고 전압 절연 및 외부 환경으로 과도한 열 전도를 필요로 하지 않고, 따라서 3-단자 패키지를 포함하여 각종 저 비용 플라스틱 패키지에 포함될 수 있는 저 전압 PWM 컨트롤러 IC를 제공하는 것이다.
본 발명의 또 다른 목적은 본 발명의 저 전압 PWM 컨트롤러 IC를 사용하도록 효과적으로 구성된 스위칭 전원 공급 장치의 1차측 토폴로지(switching power supply primary side topology)를 제공하는 것이다.
본 발명의 또 다른 목적은 추가의 고 전압 장치를 필요로 하지 않고, 본 발명의 PWM 컨트롤러를 시작시키는 초기의 시동 전압을 제공하는 온-칩 시동 회로(on-chip start-up circuit)를 제공하는 것이다.
본 발명의 또 다른 목적은 저 전압 IC 제조 프로세스를 적용하는 집적 회로로서 구현될 수 있는 PWM 컨트롤러를 제공하는 것이다.
본 발명의 또 다른 목적은 외부 전기 회로를 제어하는 내부 스위칭 전류 흐름 뿐만 아니라 출력 전압 피드백과 같은 폭 변조 제어 펄스를 발생하는 데 있어서의 복수의 오류 매개변수에 응답하는 3-단자 저 전압 PWM 컨트롤러 IC를 제공하는 것이다.
본 발명의 원리에 따라, 3-단자 저 전압 펄스 폭 변조(PWM) 컨트롤러가 단일 집적 회로(unitary integrated circuit)로 구현된다. 이 회로는 동작 바이어스 전류 공급 및 디지털 PWM 컨트롤러에 의해 제어되는 전기 회로의 출력 매개변수와 관련된 피드백 제어 신호를 수신하는 입력 노드를 제공하는 제1 단자(first terminal); 전기 회로의 듀티 사이클을 제어하기 위해 제어 펄스 비율로 디지털 폭-피변조 제어 펄스(digital width-modulated control pulse)(이 디지털 폭-피변조 제어 펄스는 피드백 제어 값과 관련하여 폭이 변조됨)를 제공하는 디지털 출력 스위치에 접속된 출력 노드를 제공하는 제2 단자(second terminal); 접지 접속(ground connection)을 제공하는 제3 단자(third terminal); 제2 단자와 제3 단자간의 전류 흐름 및 제어 펄스 비율로 디지털 출력 스위치를 제어하는 피드백 제어 값에 반응하는 클럭킹 펄스 폭 변조 회로(clocked pulse width modulation circuitry); 및 동작 바이어스 전류 공급원으로부터 피드백 제어 신호를 분리시키는 피드백 신호 분리 회로, 가장 바람직하게는 디지털 출력 스위치 및 접지 단자와 직렬 접속되어 제2 단자와 제3 단자간에서의 전류 흐름을 전압으로서 감지하는 전류 감지 저항(current sensing resistor)을 포함한다.
본 발명의 또 다른 측면으로서, 저 전압 PWM 컨트롤러 IC는 초기에 제2 단자를 제1 단자에 접속시키는 시동 회로를 포함하고, 이것은 동작 바이어스 전류 공급(operating bios current supply)이 제1 단자에 존재할 때까지, 제2 단자에 초기에 존재하는 전압이 제1 단자에 접속된 외부 저장 캐퍼시터(external storage capacitor)를 충전시키는 것을 허용한다. 시동 회로는 가장 바람직하게는 제2 단자로부터 제1 단자로의 도통 경로에 제1 트랜지스터 및 다이오드를 포함하고, 또한 제1 트랜지스터의 게이트 전극을 제어하는 제2 트랜지스터를 포함하며, 이 제2 트랜지스터는 제1 단자의 동작 바이어스 전류 공급의 존재에 응답하는 논리 회로에 의해 제어된다. 논리 회로는 가장 바람직하게는 제1 단자의 전압 레벨과 기준 고 전압 레벨을 비교하는 고 전압 비교기(comparator), 및 고 전압 비교기에 의해 리셋되는 래치를 포함하고, 이 래치는 제2 트랜지스터의 게이트 전극을 직접 제어한다. 논리 회로는 또한 제1 단자의 전압 레벨과 기준 저 전압 레벨을 비교하는 저전압 비교기를 포함할 수 있으므로, 제1 단자에 저 전압 상태가 존재하는 것으로 감지될 경우, 래치는 저 전압 비교기에 의해 셋트되어 제1 트랜지스터가 턴온되고 제2 단자로부터 제1 단자로의 도통 경로가 다시 확립된다.
본 발명의 또 다른 측면은, 3-단자 저 전압 PWM 컨트롤러는 전기 회로의 회로 기판내에 쓰루-홀(through-hole) 설치를 위해 3개의 리드 TO-92 미니어처 플라스틱 패키지로 캡슐화되며, 제1 리드는 제1 단자에 대응하고, 제2 리드는 제2 단자에 대응하고, 제3 리드는 제3 단자에 대응한다.
본 발명의 또 다른 측면은, 전기 회로가 공통-게이트 모드(common-gate mode)로 구성된 스위칭 N-채널 FET를 지니는 스위칭 전원 공급 장치라는 것이다. 이 구성에서, 제2 단자는 스위칭 FET의 소스 전극으로 직접 접속된다.
본 발명의 또 다른 측면은, 전기 회로가 DC-대-DC 스위칭 부스트 변환기(DC-to-DC switching boost converter)이며, 제2 단자는 에너지 저장 인덕터를 접지에 분로시키도록 접속된다.
본 발명의 이들 및 다른 목적, 이점, 측면 및 특징은 이하의 도면과 함께 제공되는 바람직한 실시예의 상세한 설명을 통해 완전히 이해될 것이다.
도 1은 오프-라인 스위칭 전원 공급 장치 및 전원 공급 장치의 1차측에서 소스 모드 PWM 제어를 제공하는 저 전압 PWM 컨트롤러 IC(10)를 도시하며, 이러한 제어는 예를 들어 2차측으로부터 수신된 피드백 및 1차측 외부 고 전압 스위칭 필드 효과 트랜지스터(FET)를 통과하는 소스 전류에 기초한다.
도 1에 도시된 바와 같이, 저 전압 PWM 컨트롤러 IC는 4개의 접속 단자(45,46,47 및 48)를 지니지만 예를 들어 도 3에 도시된 바와 같이 3-단자 구성으로 사용될 수 있다. 바이어스 핀(47)은 전원 투입 및 정상 동작동안 바이어스 전력이 IC(10)에 인가될 수 있도록 한다. 전원 투입동안, 시동 바이어스 및 과/저 전압 논리 회로(42)는 외부 고 전압 스위칭 FET(124)의 소스를 바이어스 핀에 접속시키고, 따라서 바이어스 핀에 접속된 외부 캐퍼시터(143)를 충전한다(도 2 및 도 3 참조). 바이어스 핀(47)에서의 바이어스 전압이 IC(10)를 동작시키는 데 필요한 최소 임계치 전압에 도달하면, PWM 펄스가 발생되고 외부 고 전압 MOSFET(124)는 스위치하기 시작하고, 권선(winding)(110) 및 변압기 코어를 통해 2차 권선(112) 및 3차 권선(113)으로 전력을 전달하고, 3차 권선(113)은 바이어스 전압을 정류기(141) 및 평활 캐퍼시터(143)를 통해 바이어스 핀으로 제공한다. 일단 최소 임계치 전압에 도달하면, 시동 회로(42)는 디스에이블(동작불가)된다. 저 전압 PWMIC(10)에 의해 요구되는 모든 기준 전압 및 동작 전압은 바이어스 핀(47)에 제공되는 바이어스 전원으로부터 도출된다.
도 1에 도시된 대로, 오프-라인 스위칭 전원 공급 장치(100)는 적절한 접속 또는 커넥터 구성을 통해 상용 AC 전원 그리드로부터 에너지를 수신한다. 퓨즈(102)는 장애 조건으로부터 전원 공급 장치(100)를 보호한다. 다이오드 브릿지(104)는 인입 AC 전원을 맥동(pulsating) DC로 전파(full-wave) 정류하고, 필터 캐퍼시터(106)는 AC 리플을 낮춘다. 그 결과로 생기는 DC 전압이 접지와 에너지-저장 1차 권선(110)(예를 들어, 스텝-다운 변압기(108))간에 인가된다. 도 1의 예에 서는 스텝-다운 플라이백 변환기(step-down flyback converter)가 도시되었지만, 전원 공급 장치는 스텝-업 변압기, SEPIC(Single Ended Primary Inductance Converter), 부스트 변환기, 또는 반전 변환기, 또는 벅(buck) 변환기들을 제공할 수 있다. 이들은 모두 PWM 전원 공급의 종래 기술에 잘 알려져 있다.
상술된 대로, 변압기(108)는 또한 다이오드 정류기(114), 저장 캐퍼시터(116), 출력 필터 인덕터(118), 및 출력 필터 캐퍼시터(120)에 전력을 보내는 2차 권선(112)을 포함한다. 이들 구성소자들은 전원 공급 장치(100)의 "2차측"을 구성한다. 전원 공급 장치(100)의 1차측이 AC 전압 라인 또는 일반적인 오프-라인 스위칭 전원 공급의 주전원(mains)에 접속되어 있기 때문에, 2차측은 1차측과 적절한 전압 절연 레벨 또는 허용 오차(일반적으로 3000 볼트 피크)로 절연되어야만 한다. 2차측의 접지는 1차측의 접지에 접속되지 않고, 서로 다른 접지 기호를 도 1의 도면에 사용하여 1차측 및 2차측 접지 접속의 분리를 표시한다.
고 전압 MOS 스위칭 트랜지스터(124)는, 이 예제에서 PWM 컨트롤러 칩(10)의 외부에 있어 스위칭 전원 공급 장치(100)에 의한 고 전류 전달을 가능하게 하고, 약 130 KHz와 같이 소정의 상대적으로 높은 주파수에서 스위칭 변압기의 1차 권선(110)을 통해 전류 흐름을 교대로 통과시키고 차단한다. 고 전압 트랜지스터는 단지 고 전압 스위칭 응용에서만 필요하고, 저 전압 응용에서는, 외부 고 전압 트랜지스터(124)가 생략될 수 있다. 스너버 회로(snubber circuit)(128)는 역 항복 과전압 스파이크(reverse breakdown overvoltage spikes)에 대해 스위칭 트랜지스터(124)를 보호하는데, 이를 보호하지 않을 경우 1차 권선(110)에는 역 항복 과전압 스파이크가 존재하게 된다. 조정된 출력 전압 및 전류의 전기 에너지를 2차측에 부착되어 그에 의해 제공되는 부하로 전달하는 데 있어서 전원 공급 장치(100)의 동작을 정확하게 조정하기 위해 트랜지스터(124)의 듀티 사이클을 조절한다.
본 발명의 일 측면에 따르면, 저 전압 PWM 컨트롤러 IC(10)는 고 전압 스위칭 트랜지스터(124)의 소스 제어를 제공한다. 이러한 구성의 PWM 컨트롤러(10)에서는, 고 전압 스위칭 트랜지스터(124)는 전원 공급 장치(100)내에서 공통 게이트, 소스-스위칭 토폴로지로 접속되고 동작된다. 이 토폴로지에서, 트랜지스터(124)의 소스 전압은 게이트 전압보다 조금 작은 전압과 접지 사이에서 PWM 컨트롤러(10)의 동작에 의해 스위치되어, 저 전압 PWM 컨트롤러 IC(10)의 사용이 가능해진다. 고 전압 스위칭 트랜지스터(124)의 게이트 바이어스 전압은 예를 들어 제너 다이오드(125)에 의해 +125 볼트와 같은 1차측 접지이상의 공칭 저 전압으로 설정된다. 제너 다이오드(125)를 역(조정) 도통으로 바이어스시키는 전압은 예를 들어 저항(127)을 통해 정류된 고 전압 DC로부터 획득된다. 캐퍼시터(126)는 또한 제너 다이오드(125)의 역 항복 특성에 의해 설정된 DC 게이트 전압을 평활시킨다. 따라서, 도 1의 소스-제어 구성에서, PWM 컨트롤러 IC(10)는 예를 들어 단지 0과 +15 볼트사이에서만 스위치를 필요로 한다.
도 1에 도시된 바와 같이, 1차측 CMOS 디지털 PWM 컨트롤러 IC(10)는 외부 고 전압 스위칭 트랜지스터(124)와 직렬로 접속된, 폭-피변조 펄스에 의해 제어되는 전류-운반 저 전압 스위칭 FET(20)와 1차측 접지에 접속된 저 수치 전류-과부하-감지 저항(low value current-overload-sensing resistor)(22)을 포함한다. 폭-피변조 펄스는 게이트 구동기(24)에 의해 FET(20)의 게이트에 인가되어 고 전압 외부 스위칭 트랜지스터(124)를 통과하는 스위칭 전류를 제어한다.
트랜지스터(20)의 게이트에 인가되는 제어 펄스는 제목이 "CMOS 디지털 펄스 폭 변조 컨트롤러(CMOS Digital Pulse Width Modulation Controller)"인 관련 특허의 내용에 따라 디지털적으로 발생될 수 있고, 또는 종래 기술에 알려진 다른 방법을 사용하여 생성될 수 있다. 소스 제어 스위칭을 생성하는 대안의 어프로치가 도 1에 도시되어 있다.
도 1에 도시된 바와 같이, 1차측 컨트롤러 IC(10)는 두개의 소스로부터 제어 정보를 수신한다. 한 소스는 적절한 절연 장치를 통한 전원 공급 장치(100)의 2차측으로부터의 출력 피드백이다. 절연 장치는 전원 공급 장치(100)의 1차측과 2차측을 분리시키는 전압(예를 들어 3 킬로볼트) 절연 장벽을 통해 절연을 제공할 필요가 있다. 도 1에 도시된 구성에서, 광-절연체(opto-isolator)(50)는 절연 장치로서 기능하고 2차(부하)측과 1차(오프-라인)측간의 절연을 제공한다. 도 1의 회로는 부하에 제공된 출력 전압을 직접 측정하는 이점을 지니며, 광-절연체(50)를 통해 전달되는 피드백 제어 신호를 생성한다. 광-절연체(50)의 광-방출기(light-emitter)(52)는 정류기(114), 캐퍼시터(116) 및 평활 초크(118)의 공통 노드에 접속된 저항(54)과, 2차측 접지에 접속된 증폭기/전압 기준 장치(58)를 포함하는 직렬 회로망의 공통 노드에 접속되어 있다. 오차 증폭기/전압 기준 장치(58)는 정밀도 기준 전압(precision reference voltage) 및, 2차 출력과 2차측 접지사이에 접속되어 있는 저항(60 및 62)의 직렬 저항 회로망으로부터 얻어진 스케일링된 출력 전압(scaled output voltage)과 기준 전압간의 오차 적분을 제공한다. 소자(52)에 의해 광-검출기 소자(64)로 전달된 광 레벨은 외부 부하에 전력을 보내는 전원 공급 장치(100)의 DC 출력에 존재하는 전압을 측정한다. 기준 동작 전압에 대한 출력 전압에서의 변동은 광 레벨에서의 변화를 초래하고, 피드백 입력 노드(46)에서 PWM 컨트롤러 IC로 피드백된 오차 신호를 변경시킨다.
2차측 출력 전원 공급 라인은 또한 부하에 공급되는 출력 전류의 진폭을 감지하는 전류 감지 저항을 포함한다. 감지된 부하 전류로부터 도출된 오차 전압은 감지된 전압으로부터 도출된 오차 전압과 결합될 것이고, 복합 오차 전압은 알려진 방법으로 피드백되어 1차측 PWM 컨트롤러(10)의 동작을 제어할 것이다.
게이트 FET(20), 소스 전류 감지 저항(22) 및 구동기(24) 외에, 1차측 PWM 컨트롤러 IC(10)는 적어도 하나의 기준 전압을 생성하기 위한 정밀 전압 기준 생성기 회로(26), 핀(46)에서 수신된 오차 신호를 증폭하고 조절하기 위한 오차 증폭기(28) 및 피드백 전압과 저항(22)에 양단간에 발생된 변압기(108)의 1차측 전류를 감지함으로써 생성된 톱니 파형을 비교하는 피드백 비교기(30)를 포함한다. 조절되고 증폭된 피드백 전압이 톱니 파형의 피크 이상이면, PWM 제어 논리는 외부 고 전압 스위칭 FET(124)를 턴 오프한다. 외부 트랜지스터(124)는 클럭 생성기(40)에 의해 생성된 다음 클럭 주기까지 오프인 채로 남아있는다. 블랭킹 생성기(32)는 블랭킹 간격동안 피드백 비교기(30) 및 과전류 비교기(34)의 입력을 블랭킹시킨다. 블랭킹 간격은 각 스위치 간격의 전연에서 초기 고 전류 스파이크를 커버하고, 이 고 전류 스파이크는 도 1에 도시된 토폴로지에 따라 스위칭 전원 공급 장치의 1차측의 기생 캐퍼시턴스(parasitic capacitance)의 결합으로 인해 일반적으로 존재한다.
저 전압 PWM 컨트롤러 IC(10)는 또한 전류-감지 비교기(34)를 포함하고, 이것은 감지 저항(22)에 의해 감지된(블랭킹 간격 동안을 제외하고) 전류가 미리 결정된 전류 한계(이 시점에서 외부 트랜지스터(124)는 2차측 피드백 레벨에 상관없이 턴 오프됨)를 초과할 때, 과-전류 논리 레벨을 발생시킨다. 피드백 전압의 과전류 오버라이드를 제공하기 위해, 비교기(30 및 34)의 논리적 결과가 AND 게이트(36)에서 결합되고 합성 오차 레벨을 사용하여 플립-플롭(38)을 리셋시키며, 이 플립-플롭(38)은 클럭(40)의 클럭 주기에 의해 정해진 온-오프 전체 주기를 지니는 각 PWM 간격을 결정한다. 플립-플롭(38)의 논리 출력은 FET(20)의 게이트를 제어하도록 게이트 구동기(24)에 의해 인가된다.
종래의 게이트 제어 기술 대신 외부 고 전압 FET(124)의 소스 제어를 제공하는 것은 여러 이점이 있다. 먼저, 일반적으로 스위칭 트랜지스터의 소스 전극에서 수행되는 과전류 감지 기능은 구동 핀과 결합될 수 있고, 따라서 핀 계수(pin count)를 3으로 감소시켜 2개의 피드백 제어를 제공하고 IC(10)의 저-핀-계수(low-pin-count), 저 비용 패키징을 용이하게 한다. 두번째로, PWM 컨트롤러 IC(10)는 공통 게이트, 소스 스위칭 구성의 외부 스위칭 트랜지스터(124)를 구동시키기에 충분히 큰 바이어스 전압만을 필요로 한다. 내부 FET(20)의 게이트 턴온 임계치 전압이 외부 FET(124)를 스위치하는 데 필요한 임계치보다 훨씬 낮게 될 수 있기 때문에, 바이어스 전압 요구사항은 종래의 게이트 제어 어프로치에서보다 소스 제어에서 훨씬 낮고, 이 결과는 저 전압 CMOS IC에 대한 저 비용 제조 프로세스 사용을 가능하게 하여, 실질적으로 구성소자 비용을 감소시킨다.
IC 패키지(12)의 외부 핀은 가장 바람직하게는 1차측 접지 핀(45), 2차측 피드백 핀(46), 바이어스 핀(47) 및 도 1 예제에서 외부 스위칭 트랜지스터(124)의 소스 전극에 직접 접속하는 출력 구동 핀(48)을 포함한다. 이들 핀은 공장에서의 IC 패키징 프로세스동안 IC(10)의 적절한 본딩 패드에 전기적으로 배선되거나 접속된다.
도 1의 회로에서, 1차측 컨트롤러 IC 접지 핀(45)은 1차측 접지(이것은 일반적으로 오프라인 1차측과 2차측에서의 전압 출력간의 희망 전압 절연을 제공하기 위해 2차측 접지(55)로부터 절연됨)에 접지된다. 도 2 및 도 3에 제공된 3-단자 IC 패키지 예제에서, 칩 공급 전압 및 피드백 오차 전압이 바이어스 핀(47)에서 함께 존재하고, 바이어스 핀(47)과 1차측 접지(45)간의 직렬 저항을 포함하는 내부저항 회로망을 통해 내부적으로 분리된다.
도 1에 도시된 구성에서, 1차측 PWM 컨트롤러(10)는 종래의 쓰루-홀 또는 표면 실장 및 전자 접속용으로 구성된 4, 6, 또는 8-핀 DIP 또는 SOIC와 같이 멀티-핀 플라스틱 패키지(12)로 캡슐화된 집적 회로 구성을 포함한다. 4 또는 8-핀 패키지가 저 비용용으로 선호되는 반면, 3-핀, 또는 6-핀 패키지와 같은 다른 패키지 구성은 1차측 저 전압 PWM 컨트롤러(10)의 실시예에서 사용될 수 있다.
트랜지스터(124)의 전류는 칩(10)에 의해 제한되며, 과전류 사건으로부터 완전히 보호된다. 본 발명의 3-단자 패키지 구현은 바람직하게 저 전원 스위칭 전원 공급 장치 응용에 적응되고 이에 사용되며, 여기에서는 FET(124)의 소스 전극에 직렬로 접속된 IC(10)의 온-칩 출력 스위칭 FET(20)는 스위칭 사건동안 발생된 열을 외부 주위 환경으로 방산시킬 수 있다.
본 발명의 측면에 따라, IC 칩(10)의 외부 패드를 선택적으로 접속 핀에 접속시킴으로써, 1차측 컨트롤러 IC는 3-핀 장치(11)(도 2) 또는 4 또는 그 이상의 핀 장치(12)(도 1) 둘 중의 하나로서 구성되고 사용될 수 있다. 이 핀/패키지 구성은 IC(10)가 선택된 패키지내에서 포함될 때 및 그 리드가 전기적으로 IC 칩의 본딩 단자 패드에 접속될 때 공장에서 수행되고, 특정 칩은 그 특정 응용/희망 특성을 위해 적절하게 프로그램된다.
도 2의 점선 사각형 박스내에 도시된 바와 같이, 초기 시동 회로(42)는 게이트 풀-업 저항(142)을 지니는 P-채널 FET(140), 구동 핀(48)을 바이어스 핀(47)로부터 절연시키는 다이오드(144) 및 게이트 풀업 저항(147)을 갖는 N-채널FET(146), 과전압 비교기(150), 저전압 비교기(152), 및 트랜지스터(146) 게이트의 출력 제어를 하는 래치(148)를 포함한다.
도 2는 보편성을 잃지 않고, 저 전압 PWM 컨트롤러(10)가 부스트 구성 스위칭 변환기(101)에 적용되었을 때의 시동 회로(42)를 도시하고 있다. DC가 처음 변환기(10)의 Vin 입력에 공급되면, 인덕터(103), 다이오드(105)를 통해 전력이 흘러 , 캐퍼시터(107)에 저장된다. 이 초기 시점에서, 이제 전압이 구동 핀(48)에서 나타나기 때문에, P-채널 FET(140) 및 N-채널 FET(146)는 도통 상태로 바이어스된다. 두 개의 FET(140 및 146)이 도통하면서, 구동 핀(48)으로부터의 전압은 단방향 다이오드(144) 및 바이어스 핀(47)을 통해 흐르고, 그 결과 전압은 외부 캐퍼시터(143)에 저장된다. 이 프로세스동안, 비교기(150)에서 최대 전압 기준 및 비교기(152)에서 최소 전압 기준을 설정하는 내부 기준 전압이 확립된다. 바이어스 핀(47)에서의 전압이 고 기준 전압에 도달할 때, 비교기(150)는 래치(148)를 리셋하고, NMOS FET(146)를 턴오프한다. FET(146)가 도통을 중단하면, FET(140)에서의 게이트 전압은 저항(142)으로 인해 구동 핀(48)의 전압 레벨까지 상승하고, PMOS FET(140)는 턴 오프되어, 구동 핀(48)으로부터 바이어스 핀(47)으로의 초기 시동 전압 경로를 끊는다. 이 시점에서, PWM 컨트롤러 IC(10)는 기능하기 시작하고, 변환기(101)의 출력 전압이 IC(10) 전력을 공급하는 데 필요한 레벨로 상승할 때까지 캐퍼시터(143)에 저장된 에너지에 의해 계속해서 전력이 공급된다.
부스트 변환기(101)의 정상적인 동작동안, 컨트롤러 IC(10)는 인덕터(103)와 다이오드(105)간의 노드를 접지 전위로 떨어뜨림으로써, 에너지가 인덕터(103)에저장될 수 있도록 한다. 노드가 다시 높은 레벨로 복귀되면, 그 저장된 에너지는 종래의 방식으로 다이오드(105)를 통해 캐퍼시터(107)에 저장된다. 이러한 구성에 의해, 출력 전압을 입력 Vin에 존재하는 레벨 이상의 레벨로 상승시킬 수 있다.
IC(10)의 핀(47)에 존재하는 출력 바이어스 전압이 어떤 이유로 인해 저 전압 기준 레벨보다 더 낮은 레벨로 떨어질 경우, 저 전압 비교기(152)는 래치(148)를 셋트시키고, NMOS FET(146)는 다시 턴온되어 PMOS FET(140)를 턴온함으로써 초기 시동 경로 및 프로세스를 재활성화시킨다.
도 3은 도 1 스위칭 전원 공급 장치(100)에 접속된 3-핀 구성의 저 전압 PWM 컨트롤러 IC를 보여준다. 이 구성에서 피드백 단자(46)는 사용되지 않는다. 출력 전압/전류 피드백 제어 신호가 내부 저항을 포함하는 저항 분할 회로망을 통해 획득되며, 이 저항 분할 회로망은 내부적으로 칩(10)의 바이어스 핀(47)과 접지 핀(45)간에 접속한다. 직렬 접속된 저항의 공통 노드는 피드백 핀(46)에 내부적으로 접속되며, 피드백 신호를 제공한다. IC(10)의 내부 바이어스 전류 소비는 가능한 한 일정하게 되어, 따라서 증폭기(28)의 입력에서의 전압은 출력에서 감지되는 전압 변화에만 단지 반응한다. 저 전압 컨트롤러 IC(10)와 함께 3-단자 구성 패키지(11)는 표준 TO-92 패키지 등과 같은 저비용 트랜지스터형 패키지의 사용을 가능하게 한다.
지금까지 설명된 본 발명의 바람직한 실시예와 함께, 이제 본 발명의 목적이 완전히 달성되었음을 이해할 것이고, 당 업자라면 발명의 정신 및 범위를 벗어나지 않고 구성의 많은 변경 및 본 발명의 폭 넓은 다른 실시예 및 응용이 가능할 것이라는 것을 이해할 것이다. 그러므로, 본 명세서의 개시 및 설명은 단순히 도시적인 것이며 임의의 제한을 의도하지 않는다.
종래의 게이트 제어 기술 대신 외부 고 전압 FET(124)의 소스 제어를 제공하는 것은 여러 이점이 있다. 먼저, 일반적으로 스위칭 트랜지스터의 소스 전극에서 수행되는 과전류 감지 기능은 구동 핀과 결합될 수 있고, 따라서 핀 계수(pin count)를 3으로 감소시켜 2개의 피드백 제어를 제공하고 IC(10)의 저-핀-계수(low-pin-count), 저 비용 패키징을 용이하게 한다. 두번째로, 내부 FET 게이트(20)의 턴온 임계치 전압이 외부 FET(124)를 스위치하는 데 필요한 임계치보다 훨씬 낮게 될 수 있기 때문에, 바이어스 전압 요구사항은 종래의 게이트 제어 어프로치에서보다 소스 제어에서 훨씬 낮고, 이 결과는 저 전압 CMOS IC에 대한 저 비용 제조 프로세스 사용을 가능하게 하여, 실질적으로 컴포넌트 비용을 감소시킨다.
또한 저 전압 컨트롤러 IC(10)와 함께 3-단자 구성 패키지(11)는 표준 TO-92 패키지 등과 같은 저비용 트랜지스터형 패키지의 사용을 가능하게 한다.

Claims (10)

  1. (a) 동작 바이어스 전류 공급 및 PWM 컨트롤러에 의해 제어되는 전기 회로의 출력 매개변수와 관련된 피드백 제어 신호를 수신하는 입력 노드를 제공하는 제1 단자,
    (b) 상기 전기 회로의 듀티 사이클을 제어하기 위해 제어 펄스 비율로 디지털 폭-피변조 제어 펄스를 제공하는 디지털 출력 스위치에 접속된 출력 노드를 제공하는 제2 단자 -상기 디지털 폭-피변조 제어 펄스는 폭이 변조됨-,
    (c) 접지 접속을 제공하는 제3 단자,
    (d) 상기 제2 단자와 상기 제3 단자간의 전류 흐름 및 상기 디지털 출력 스위치에 의해 발생된 폭-피변조 펄스를 상기 제어 펄스 비율로 제어하는 피드백 제어 값에 응답하는 클럭킹 펄스 폭 변조 회로,
    (e) 상기 동작 바이어스 전류 공급으로부터 상기 피드백 제어 신호를 분리시키는 피드백 신호 분리 회로
    를 포함하는 단일 집적 회로로 구현된 3-단자 저 전압 펄스 폭 변조 컨트롤러.
  2. 제1항에 있어서, 상기 디지털 출력 스위치 및 상기 접지 단자와 직렬 접속되어, 상기 제2 단자와 상기 제3 단자간에서의 전류 흐름을 전압으로서 감지하는 전류 감지 저항을 포함하는 3-단자 저 전압 PWM 컨트롤러.
  3. 제1항에 있어서, 상기 동작 바이어스 전류 공급이 상기 제1 단자에 존재할 때까지, 초기에 상기 제2 단자를 상기 제1 단자에 접속시키는 시동 회로를 더 포함하는 3-단자 저 전압 PWM 컨트롤러.
  4. 제3항에 있어서, 상기 시동 회로는 상기 제2 단자에서 상기 제1 단자로의 전기 도통 경로에서 제1 트랜지스터 및 다이오드를 포함하고, 상기 동작 바이어스 전류 공급의 존재에 응답하여 상기 제1 트랜지스터를 턴오프시키는 제어 회로를 포함하는 3-단자 저 전압 PWM 컨트롤러.
  5. 제4항에 있어서, 상기 제어 회로는 제1 트랜지스터의 게이트 전극을 제어하는 제2 트랜지스터를 포함하고, 상기 제2 트랜지스터는 상기 제1 단자에서의 상기 동작 바이어스 전류 공급의 존재에 응답하는 논리 회로에 의해 제어되는 3-단자 저 전압 PWM 컨트롤러.
  6. 제5항에 있어서, 상기 논리 회로는 상기 제1 단자의 전압 레벨과 기준 고 전압 레벨을 비교하는 고 전압 비교기 및 상기 고 전압 비교기에 의해 리셋되는 래치를 포함하고, 상기 래치는 상기 제2 트랜지스터의 게이트 전극을 직접 제어하는 3-단자 저 전압 PWM 컨트롤러.
  7. 제6항에 있어서, 상기 논리 회로는 상기 제1 단자의 전압 레벨과 기준 저 전압 레벨을 비교하는 저 전압 비교기를 추가로 포함하고, 상기 래치는 상기 저 전압 비교기에 의해 셋트되어 상기 제1 트랜지스터가 턴온되고 상기 제2 단자로부터 상기 제1 단자로의 상기 도통 경로가 재확립되는 3-단자 저 전압 PWM 컨트롤러.
  8. 제1항에 있어서, 상기 전기 회로의 회로 기판으로의 쓰루-홀(through-hole) 설치를 위해 3개의 리드 TO-92 미니어처 플라스틱 패키지로 캡슐화되고, 제1 리드는 상기 제1 단자에 대응하고, 제2 리드는 상기 제2 단자에 대응하고, 제3 리드는 상기 제3 단자에 대응하는 3-단자 저 전압 PWM 컨트롤러.
  9. 제1항에 있어서, 상기 전기 회로는 공통-게이트 모드로 구성된 스위칭 FET를 지니는 스위칭 전원 공급 장치를 포함하고, 상기 제2 단자는 상기 스위칭 FET의 소스 전극에 접속하는 3-단자 저 전압 PWM 컨트롤러.
  10. 제1항에 있어서, 상기 전기 회로는 DC-대-DC 스위칭 부스트 변환기(DC-to-DC switching boost converter)를 포함하고, 상기 제2 단자는 에너지 저장 인덕터를 접지에 분로시키도록 접속되는 3-단자 저 전압 PWM 컨트롤러.
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