KR20040067193A - 반도체 소자의 콘택 형성방법 - Google Patents

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Abstract

본 발명은 콘택 저항의 열화가 방지되는 반도체 소자의 콘택 형성방법을 개시한다. 개시된 본 발명은 주변회로 영역을 포함하는 반도체 기판을 제공하는 단계; 상기 기판에 소자분리막을 형성하여 활성 영역을 정의하는 단계; 상기 활성 영역상에 텅스텐 실리사이드를 게이트 전극으로 하는 트랜지스터를 형성하는 단계; 상기 트랜지스터를 피복하도록 상기 기판 전면상에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 제거하여 상기 게이트 전극의 상면을 개방시키는 제1콘택홀과, 상기 활성 영역의 표면을 개방시키는 제2콘택홀을 형성하는 단계; 상기 개방된 게이트 전극의 상면에 확산방지막을 선택적으로 형성하는 단계; 상기 제1콘택홀과 제2콘택홀의 내면을 포함한 상기 절연막 상에 배리어막을 형성하는 단계; 상기 배리어막이 형성된 제1콘택홀과 제2콘택홀을 도전체로 매립하여 도전막을 형성하는 단계; 및 상기 배리어막과 도전막을 패터닝하여 배선을 형성하는 단계를 포함하는 것을 특징으로 한다. 이에 따르면, 주변회로 영역의 활성 영역과 셀 어레이 영역의 전도성 패드의 콘택 저항에는 영향을 미치지 아니하면서도 주변회로 영역의 게이트 전극의 콘택 저항의 열화가 방지되어 안정적인 전기적 특성을 지닌 반도체 소자를 제조할 수 있게 된다.

Description

반도체 소자의 콘택 형성방법{METHOD FOR FORMING CONTACT IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 콘택 형성방법에 관한 것으로, 보다 상세하게는 게이트 전극상의 콘택 저항 열화가 방지되는 반도체 소자의 콘택 형성방법에 관한 것이다.
최근 디램(DRAM)과 같은 반도체 소자의 고집적화 및 초고속화에 따라 안정적인 콘택 저항(Contact Resistance) 확보와, 비트 라인(Bit Line) 및 게이트 전극(Gate Electrode)의 면저항(Sheet Resistance)의 감소가 절실히 요구되고 있다. 면저항을 줄이기 위하여 게이트 전극을 기존의 폴리실리콘(Polysilicon)의 단층구조에서 텅스텐 실리사이드(WSix)막을 포함한 적층구조로 형성하거나, 또는 비트 라인(Bit Line)을 텅스텐(W)과 같은 금속으로 형성하는 방법이 활발히 연구 개발되어 오고 있다.
주지된 바와 같이, 비트 라인 콘택(Bit Line Contact)이 형성되는 하부막질(Sub Layer)로는 주변회로 영역의 활성 영역과 게이트 전극, 그리고 셀 어레이 영역의 폴리실리콘 패드와 같은 전도성 패드가 있다. 이러한 서로 다른 영역의 콘택 저항을 낮추고 누설 전류(Leakage Current)를 방지하기 위해서는 배리어(Barrier)막을 필요로 한다. 종래 기술에 따른 반도체 소자의 콘택 형성방법에 있어서는 티타늄(Ti)/티타늄 나이트라이드(TiN)를 순차로 증착하여 배리어막을 형성하였다.
그런데, 종래 기술에 있어서 다음과 같은 문제점이 있었다. 종래 기술에 있어서, 티타늄(Ti)/티타늄 나이트라이드(TiN) 배리어막을 형성하는 방법은 먼저 티타늄(Ti)을 증착시키고 열처리 공정을 통해 티타늄 실리사이드(TiSix)를 형성시킨 후, 티타늄 나이트라이드(TiN)를 연속하여 증착시켰다. 그러나, 이러한 방법은 콘택 저항의 변화가 심하고 게이트 전극상의 콘택 저항이 수십 킬로오옴(KΩ) 이상이었다.
이의 해결을 위해 종래에는 티타늄(Ti)을 먼저 증착시킨 후 열처리 공정으로 티타늄 실리사이드(TiSix)를 형성하고, 실리콘(Si)과 반응하지 않은 티타늄(Ti)과 계면에 형성된 이산화티타늄(TiO2)를 습식 식각과 고주파(RF) 식각으로 제거시킨 후 티타늄 나이트라이드(TiN)를 증착하여 배리어막 형성을 완성하였다.
그러나, 상기한 개선된 반도체 소자의 콘택 형성방법에 있어서도 콘택이 형성되는 영역별로 콘택 저항이 상이해지는 문제점이 노출되었다. 구체적으로, 주변회로 영역의 활성 영역과 셀 어레이 영역의 전도성 패드상의 콘택은 고주파 식각량이 적을수록 콘택 저항이 감소하는 반면에, 주변회로 영역의 게이트 전극상의 콘택 저항은 고주파 식각량이 많을수록 콘택 저항과 콘택 저항 변이가 감소하였다.
이는 후속하는 캐패시터 형성공정시 캐패시터의 누설전류를 감소시키기 위해서는 고온의 열처리 공정이 요구되는데, 열처리 공정시 티타늄 실리사이드(TiSiX)가 텅스텐 실리사이드(WSiX)로 침투하여 또 하나의 새로운 계면을 형성하고 상변위(Phase Transformation)를 일으켜 콘택 저항을 불안정하게 만들기 때문이라고 알려져 있다.
결론적으로, 게이트 전극상의 콘택의 경우는 티타늄 실리사이드(TiSiX) 생성이 적을수록, 활성 영역과 전도성 패드상의 콘택의 경우는 티타늄 실리사이드(TiSiX) 생성이 많을수록 콘택 저항 측면에서 유리한 것이다. 달리 말하면, 게이트 전극상의 콘택 저항 열화는 열처리 공정시 게이트 전극으로 사용되는 텅스텐 실리사이드(WSix)와 배리어막 사이에 실리콘(Si)을 포함하는 새로운 계면의 형성에 의한 것이며, 도 1에 도시된 바와 같이, 열처리에 따른 실리콘(Si)의 높은 확산특성 때문에 발생하는 문제인 것이다.
이에, 본 발명은 상기한 종래 기술상의 제반 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 게이트 전극으로부터 배리어막으로의 실리콘 확산을 억제하는 확산방지막을 선택적으로 형성하여 다른 영역의 콘택 저항에는 영향을 미치지 아니하면서도 게이트 전극과 비트 라인의 콘택 저항 열화를 방지하는 반도체 소자의 콘택 형성방법을 제공함에 있다.
도 1은 종래 기술에 따른 반도체 소자의 콘택 형성방법에 있어서 실리콘의 확산특성을 도시한 그래프이다.
도 2 내지 도 7은 본 발명에 따른 반도체 소자의 콘택 형성방법을 도시한 공정별 단면도이다.
도 8은 본 발명에 따른 반도체 소자의 콘택 형성방법에 있어서 평균적인 콘택 저항값을 표시한 그래프이다.
* 도면의 주요부분에 대한 부호의 설명 *
100; 반도체 기판 110; 소자분리막
120; 게이트 전극 130; 게이트 스페이서
140; 트랜지스터 150,150a; 절연막
160a; 제1콘택홀 160b; 제2콘택홀
170; 확산방지막 180,180a; 배리어막
190,190a; 도전막 200; 배선
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 콘택 형성방법은, 주변회로 영역을 포함하는 반도체 기판을 제공하는 단계; 상기 기판에 소자분리막을 형성하여 활성 영역을 정의하는 단계; 상기 활성 영역상에 텅스텐 실리사이드를 게이트 전극으로 하는 트랜지스터를 형성하는 단계; 상기 트랜지스터를 피복하도록 상기 기판 전면상에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 제거하여 상기 게이트 전극의 상면을 개방시키는 제1콘택홀과, 상기 활성 영역의 표면을 개방시키는 제2콘택홀을 형성하는 단계; 상기 개방된 게이트 전극의 상면에 확산방지막을 선택적으로 형성하는 단계; 상기 제1콘택홀과 제2콘택홀의 내면을 포함한 상기 절연막 상에 배리어막을 형성하는 단계; 상기 배리어막이 형성된 제1콘택홀과 제2콘택홀을 도전체로 매립하여 도전막을 형성하는 단계; 및 상기 배리어막과 도전막을 패터닝하여 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 확산방지막은 상기 게이트 전극으로부터 상기 배리어막으로의 실리콘 확산을 저지할 수 있는 물질로 최대 500Å 두께로 형성되는 것을 특징으로 하며, 상기 물질은 선택적 화학기상증착 텅스텐인 것을 특징으로 한다.
상기 화학기상증착법은, 텅스텐 헥사플루오르(WF6)와 실레인(SiH4) 가스를 반응가스로 하고, 상기 반응가스의 공급량은 10 ~ 500 sccm 으로 하여, 10 mTorr ~ 1 Torr 압력과 100℃ ~ 500℃ 온도에서 진행되는 것을 특징으로 한다.
상기 배리어막은 티타늄(Ti)과 티타늄 나이트라이드(TiN)를 순차로 증착하여 형성하는 것을 특징으로 하며, 상기 티타늄(Ti)과 티타늄 나이트라이드(TiN)는 화학기상증착법(CVD)과 원자층증착법(ALD) 중에서 적어도 어느 하나를 이용하여 형성되는 것을 특징으로 한다.
상기 티타늄(Ti)을 증착하기 이전에 코발트(Co)를 물리기상증착법(PVD)과 화학기상증착법(CVD) 및 원자층증착법(ALD)으로 이루어진 군에서 선택된 어느 하나를이용하여 증착하는 단계를 더 포함하는 것을 특징으로 하며, 바람직하게는 상기 코발트(Co)는 500℃ 조건의 물리기상증착법(PVD)으로 형성되는 것을 특징으로 한다.
본 발명의 일실시예에 따르면, 상기 배리어막은 5Å~200Å 두께의 코발트(Co)와, 5Å~150Å 두께의 티타늄(Ti)과, 50Å~3,000Å 두께의 티타늄 나이트라이드(TiN)가 적층된 구조로 형성되는 것을 특징으로 한다.
상기 도전체는 텅스텐(W)과 알루미늄(Al)과 티타늄 나이트라이드(TiN)와 탄탈륨 나이트라이드(TaN) 중에서 적어도 어느 하나인 것을 특징으로 하며, 상기 배리어막과 도전막은 티타늄 나이트라이드(TiN)를 화학기상증착법(CVD)과 원자층증착법(ALD) 중에서 어느 하나를 이용하여 동시에 증착하여 형성하는 것을 특징으로 한다.
본 발명에 의하면, 주변회로 영역의 활성 영역과 셀 어레이 영역의 전도성 패드의 콘택 저항에는 영향을 미치지 아니하면서도 주변회로 영역의 게이트 전극의 콘택 저항의 열화가 방지된다.
이하, 본 발명에 따른 반도체 소자의 콘택 형성방법을 첨부한 도면을 참조하여 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장되어 진 것이다. 또한, 막이 다른 막 또는 기판 "상"에 있다고 언급되어지는 경우는 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재 될 수도 있다. 명세서 전체에 걸쳐서 동일한 도면번호들은 동일한 구성요소들을 나타낸다.
(실시예)
도 2 내지 도 7은 본 발명에 따른 반도체 소자의 콘택 형성방법을 설명하기 위한 공정별 단면도이고, 도 8은 본 발명에 따른 반도체 소자의 콘택 형성방법에 있어서 평균적인 콘택 저항값을 표시한 그래프이다.
본 발명에 따른 반도체 소자의 콘택 형성방법은, 도 2에 도시된 바와 같이, 먼저 실리콘(Si)과 같은 반도체 원소로 구성되며 주변회로 영역을 포함하는 반도체 기판(100)을 준비한다. 도면에는 도시되지 않았지만, 기판(100)은 주변회로 영역 이외에 셀 영역을 포함하지만 본 발명의 실시예에서는 설명의 편의상 셀 영역에 대한 자세한 설명과 그 도시는 생략하기로 한다.
이어서, 주지된 공정으로 기판(100)에 소자분리막(110)을 형성하여 활성 영역을 정의한 다음, 활성 영역상에 텅스텐 실리사이드(WSix)를 게이트 전극(120)으로 하고 실리콘 질화막 등을 게이트 스페이서(130)로 하는 트랜지스터(140)를 형성한다. 게이트 전극(120)을 텅스텐 실리사이드(WSix)로 형성하게 되면 폴리실리콘만으로 게이트 전극을 구성하는 경우보다 전기 저항이 줄어들게 된다.
한편, 도면에는 자세히 도시하지 않았지만, 트랜지스터(120)에는 기판(100)과 트랜지스터(130)를 전기적으로 절연시키는 게이트 산화막을 포함하며, 또한 게이트 전극을 구성하는 텅스텐 실리사이드 하부에 실리콘으로 이루어진 별도의 막을게이트 전극의 구성요소로 포함할 수 있으며, 아울러 텅스텐 실리사이드 상부에 질화막 등으로 이루어진 하드 마스크를 게이트 전극의 구성요소로 더 포함할 수 있다.
그다음, 트랜지스터(140)를 완전히 피복하도록 기판(100) 전면상에 화학기상증착법(CVD) 등을 이용하여 SiO2와 같은 실리콘 산화막(Silicon Oxide)을 증착하여 상하층 사이를 전기적으로 절연시키는 절연막(150)을 형성한다.
다음으로, 도 3에 도시된 바와 같이, 포토리소그래피 공정과 식각 공정 등으로 절연막(150)을 선택적으로 제거한다. 그리하여, 패터닝된 절연막(150a)을 관통하여 텅스텐 실리사이드(WSix)로 이루어진 게이트 전극(120)의 상면을 개방시키는 제1콘택홀(160a)과, 활성 영역의 표면을 개방시키는 제2콘택홀(160b)을 형성한다. 이때, 절연막(150)의 일부분이 수직방향으로 제거되어야 제1콘택홀(160a)과 제2콘택홀(160b)이 형성될 수 있으므로 이방성 식각 공정을 이용하는 것이 바람직하다.
이어서, 도 4에 도시된 바와 같이, 개방된 게이트 전극(120)의 상면에 게이트 전극(120)으로부터 후술하는 배리어막(도 5의 180 참조)으로의 실리콘의 확산을 저지할 수 있는 물질을 선택적으로 증착하여 확산방지막(170)을 형성한다. 상기한 바와 같이 게이트 전극(120)은 텅스텐 실리사이드(WSix)로 구성되어 있다. 따라서, 실리콘의 확산을 저지할 수 있고 트랜지스터(140)의 동작 특성에 영향을 주지 않는 물질로는 텅스텐(W)이 바람직하다.
한편, 제2콘택홀(160b)의 바닥면인 기판(100)의 활성 영역 표면에 텅스텐이증착되면 액티브 콘택(Active Contact)의 저항층(Ohmic Layer) 형성에 영향을 주게 된다. 따라서, 화학기상층착법(CVD)을 이용하여 제1콘택홀(160a)의 바닥면인 게이트 전극(120) 상면에만 텅스텐이 선택적으로 증착되도록 한다.
선택적 텅스텐 화학기상증착법은 하부막질의 종류에 따른 반응 선택도를 이용하여 원하는 표면에만 텅스텐을 성장시키는 방법이다. 이러한 선택적 텅스텐 화학기상증착법은 텅스텐 헥사플루오라이드(Tungsten Hexafluoride;WF6)와 수소(H2)의 환원반응을 이용하거나 또는 텅스텐 헥사플루오라이드(Tungsten Hexafluoride;WF6)와 실레인(Silane;SiH4) 가스의 환원반응을 이용하는 것으로, 피증착물의 조성에 따라 텅스텐의 핵생성이 영향을 받는 것에서 기인한다고 알려져 있다. 구체적으로, 산화막의 산소 원자나 질화막의 질소 원자의 전기음성도가 반응가스로 공급되는 텅스텐 헥사플루오라이드(WF6)의 플루오르(F) 원자의 전기음성도와 비슷하여 텡스텐 플루오라이드(WF6)를 환원시키지 못하기 때문에 텅스텐이 산화막이나 질화막 표면에 형성되지 못하는 것이다.
따라서, 하부막질에 대한 선택적인 텅스텐의 증착 반응을 이용하면 제1콘택홀(160a)의 바닥면인 게이트 전극(120) 상면에만 텅스텐이 증착되어 확산방지막(170)이 형성된다. 환원가스로서 수소(H2) 대신 실레인(SiH4) 가스를 사용하면 낮은 온도에서도 높은 증착선택성이 얻을 수 있으며, 높은 온도에서 수소(H2) 가스를 사용하여 텅스텐 헥사플루오라이드(WF6)를 환원시키면 빠른 증착속도가 얻어진다.
예를 들어, 텅스텐 헥사플루오라이드(Tungsten Hexafluoride;WF6)와 실레인(Silane;SiH4) 가스를 반응가스로 하고, 반응가스의 공급량은 10 sccm ~ 500 sccm 으로 조절하여, 10 mTorr ~ 1 Torr 압력과 100℃~500℃ 온도 조건하에서 화학기상증착법으로 텅스텐을 선택적으로 증착한다. 상기와 같은 조건하에서 선택적 화학기상증착법을 진행하면 최대 500Å 두께의 텅스텐, 즉 확산방지막(170)이 형성된다. 화학기상증착법을 이용한 텅스텐의 증착에 있어서 텅스텐의 핵생성과 증착속도는 반응가스의 반응성에 의존하며 피증착면이 세정되어 있으면 증착되는 텅스텐의 두께 균일성과 증착선택성이 보장된다.
다음으로, 도 5에 도시된 바와 같이, 제1콘택홀(160a)과 제2콘택홀(160b)의 내면을 포함한 절연막(150a) 상에 배리어막(180)을 형성한다. 배리어막(180)은 콘택 저항과 누설전류를 낮추기 위하여 형성하는 것으로, 티타늄(Ti)과 티타늄 나이트라이드(TiN)를 순차로 증착하여 형성한다. 이때의 증착방법으로서 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용할 수 있다.
만일, 티타늄(Ti)만을 증착하여 배리어막(180)을 형성하는 경우, 텅스텐(W)을 증착하여 비트 라인과 같은 배선을 형성하는 경우에 발생하는 플루오르(F) 가스가 티타늄(Ti)과 반응하여 티타늄(Ti)을 소모시킨다. 따라서, 티타늄(Ti)을 증착한 후, 플루오르(F) 가스가 티타늄(Ti)과 반응하는 것을 저지하기 위하여 티타늄 나이트라이드(TiN)을 더 증착하여 배리어막(180)을 형성한다.
배리어막(180) 형성에 있어서, 티타늄(Ti)을 증착하기 이전에 콘택 저항을 더 낮추기 위하여 물리기상증착법(PVD)과 화학기상증착법(CVD) 및 원자층증착법(ALD) 중에서 어느 하나의 공정을 이용하여 코발트(Co)를 먼저 증착할 수 있다. 이때, 500℃ 조건의 물리기상증착법(PVD)과 같은 고온 증착법을 이용하여 코발트(Co)를 증착시키게 되면 증착된 코발트(Co)의 모폴로지(Morphology)가 개선되는 장점이 있다.
또한, 티타늄 나이트라이드(TiN)를 증착하는 대신 탄탄륨 나이트라이드(TaN) 또는 보론 나이트라이드(BN)를 증착하여 배리어막(180)을 형성할 수 있다. 예를 들어, 배리어막(180)은 5Å~200Å 두께의 코발트(Co)와, 5Å~150Å 두께의 티타늄(Ti)과, 50Å~3,000Å 두께의 티타늄 나이트라이드(TiN)가 적층된 구조로 형성할 수 있다. 티타늄 나이트라이드(TiN) 대신에 탄탄륨 나이트라이드(TaN) 또는 보론 나이트라이드(BN)가 적층되어 배리어막(180)을 형성할 수 있음은 물론이다.
이어서, 도 6에 도시된 바와 같이, 배리어막(180)이 형성된 제1콘택홀(160a)과 제2콘택홀(160b)을 도전체로 매립하여 도전막(190)을 형성한다. 이때의 도전체로는 텅스텐(W)과 알루미늄(Al)과 티타늄 나이트라이드(TiN)와 탄탈륨 나이트라이드(TaN) 중에서 어느 하나를 선택할 수 있다. 상기한 도전체의 예시 이외의 도전성 물질도 도전막 형성에 사용될 수 있다.
한편, 도전막(190)으로서 티타늄 나이트라이드(TiN)를 사용하는 경우 배리어막(180)을 구성하는 티타늄 나이트라이드(TiN) 증착시 도전막(190)도 동시에 형성할 수 있다. 이때의 형성 공정은 화학기상증착법(CVD)이나 원자층증착법(ALD)을 사용할 수 있다.
다음으로, 도 7에 도시된 바와 같이, 배리어막(180)과 도전막(190)을 패터닝하여 배선(200)을 형성한다.
상기와 같은 일련의 공정에 의하면, 도 8에 도시된 바와 같이, 텅스텐 실리사이드 게이트 전극상에 선택적 화학기상증착 텅스텐으로 이루어진 확산방지막을 포함한 반도체 소자(B)는 그렇지 않은 반도체 소자(A)와 비교하여 평균적인 콘택 저항이 낮아지게 된다. 여기서, 도 8은 콘택 저항을 측정하고자 하는 각각의 반도체 소자에 대한 평균적인 콘택 저항을 하나의 점으로 표시한 그래프이다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 콘택 형성방법에 의하면, 주변회로 영역의 활성 영역과 셀 어레이 영역의 전도성 패드의 콘택 저항에는 영향을 미치지 아니하면서도 주변회로 영역의 게이트 전극의 콘택 저항의 열화가 방지된다. 따라서, 안정적인 전기적 특성을 지닌 반도체 소자를 제조할 수 있는 효과가 있다.

Claims (15)

  1. 주변회로 영역을 포함하는 반도체 기판을 제공하는 단계;
    상기 기판에 소자분리막을 형성하여 활성 영역을 정의하는 단계;
    상기 활성 영역상에 텅스텐 실리사이드를 게이트 전극으로 하는 트랜지스터를 형성하는 단계;
    상기 트랜지스터를 피복하도록 상기 기판 전면상에 절연막을 형성하는 단계;
    상기 절연막을 선택적으로 제거하여 상기 게이트 전극의 상면을 개방시키는 제1콘택홀과, 상기 활성 영역의 표면을 개방시키는 제2콘택홀을 형성하는 단계;
    상기 개방된 게이트 전극의 상면에 확산방지막을 선택적으로 형성하는 단계;
    상기 제1콘택홀과 제2콘택홀의 내면을 포함한 상기 절연막 상에 배리어막을 형성하는 단계;
    상기 배리어막이 형성된 제1콘택홀과 제2콘택홀을 도전체로 매립하여 도전막을 형성하는 단계; 및
    상기 배리어막과 도전막을 패터닝하여 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  2. 제1항에 있어서,
    상기 확산방지막은 상기 게이트 전극으로부터 상기 배리어막으로의 실리콘 확산을 저지할 수 있는 물질로 형성되는 것을 특징으로 하는 반도체 소자의 콘택형성방법.
  3. 제2항에 있어서,
    상기 물질은 텅스텐인 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  4. 제3항에 있어서,
    상기 텅스텐은 화학기상층착법(CVD)으로 선택적으로 형성되는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  5. 제4항에 있어서,
    상기 화학기상증착법은,
    텅스텐 헥사플루오르(WF6)와 실레인(SiH4) 가스를 반응가스로 하고, 상기 반응가스의 공급량은 10 ~ 500 sccm 으로 하여, 10 mTorr ~ 1 Torr 압력과 100℃ ~ 500℃ 온도에서 진행되는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  6. 제2항에 있어서,
    상기 확산방지막은 최대 500Å 두께로 형성되는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  7. 제1항에 있어서,
    상기 배리어막은 티타늄(Ti)과 티타늄 나이트라이드(TiN)를 순차로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  8. 제7항에 있어서,
    상기 티타늄(Ti)과 티타늄 나이트라이드(TiN)는 화학기상증착법(CVD)과 원자층증착법(ALD) 중에서 적어도 어느 하나를 이용하여 형성되는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  9. 제7항에 있어서,
    상기 티타늄(Ti)을 증착하기 이전에 코발트(Co)를 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  10. 제9항에 있어서,
    상기 코발트(Co)는 물리기상증착법(PVD)과 화학기상증착법(CVD) 및 원자층증착법(ALD)으로 이루어진 군에서 선택된 어느 하나를 이용하여 형성되는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  11. 제9항에 있어서,
    상기 코발트(Co)는 500℃ 조건의 물리기상증착법(PVD)으로 형성되는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  12. 제1항에 있어서,
    상기 도전체는 텅스텐(W)과 알루미늄(Al)과 티타늄 나이트라이드(TiN)와 탄탈륨 나이트라이드(TaN) 중에서 적어도 어느 하나인 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  13. 제1항에 있어서,
    상기 배리어막과 도전막은 티타늄 나이트라이드(TiN)를 동시에 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  14. 제13항에 있어서,
    상기 티타늄 나이트라이드(TiN)는 화학기상증착법(CVD)과 원자층증착법(ALD) 중에서 어느 하나를 이용하여 증착되는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  15. 제1항에 있어서,
    상기 배리어막은 5Å~200Å 두께의 코발트(Co)와, 5Å~150Å 두께의 티타늄(Ti)과, 50Å~3,000Å 두께의 티타늄 나이트라이드(TiN)가 적층된 구조로 형성되는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
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