KR20040067193A - Method for forming contact in semiconductor device - Google Patents

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gate electrode
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김현수
최길현
박희숙
문광진
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삼성전자주식회사
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Abstract

PURPOSE: A method for forming a contact of a semiconductor device is provided to prevent deterioration of contact resistance of a gate electrode and a bit line by forming selectively an anti-diffusion layer. CONSTITUTION: A semiconductor substrate(100) including a peripheral region is provided. An isolation layer(110) is formed on the semiconductor substrate in order to define an active region. A transistor(140) is formed on the active region. At this time, a gate electrode of the transistor is formed with tungsten silicide. An insulating layer(150a) is formed on the entire surface of the semiconductor substrate in order to coat the transistor. The first and the second contact holes are formed by removing selectively the insulating layer. An anti-diffusion layer(170) is formed on the exposed surface of the gate electrode. A barrier layer(180a) is formed on the insulating layer. A conductive layer(190a) is formed by burying the first and the second contact holes. A line(200) is formed by patterning the barrier layer and the conductive layer.

Description

반도체 소자의 콘택 형성방법{METHOD FOR FORMING CONTACT IN SEMICONDUCTOR DEVICE}TECHNICAL FOR CONTACT CONTACT IN SEMICONDUCTOR DEVICE

본 발명은 반도체 소자의 콘택 형성방법에 관한 것으로, 보다 상세하게는 게이트 전극상의 콘택 저항 열화가 방지되는 반도체 소자의 콘택 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a contact of a semiconductor device, and more particularly, to a method of forming a contact of a semiconductor device in which contact resistance deterioration on a gate electrode is prevented.

최근 디램(DRAM)과 같은 반도체 소자의 고집적화 및 초고속화에 따라 안정적인 콘택 저항(Contact Resistance) 확보와, 비트 라인(Bit Line) 및 게이트 전극(Gate Electrode)의 면저항(Sheet Resistance)의 감소가 절실히 요구되고 있다. 면저항을 줄이기 위하여 게이트 전극을 기존의 폴리실리콘(Polysilicon)의 단층구조에서 텅스텐 실리사이드(WSix)막을 포함한 적층구조로 형성하거나, 또는 비트 라인(Bit Line)을 텅스텐(W)과 같은 금속으로 형성하는 방법이 활발히 연구 개발되어 오고 있다.Recently, with the high integration and ultra high speed of semiconductor devices such as DRAM, stable contact resistance and reduction of sheet resistance of bit line and gate electrode are urgently required. It is becoming. In order to reduce the sheet resistance, the gate electrode may be formed of a laminated structure including a tungsten silicide (WSi x ) film in a single layer structure of polysilicon, or a bit line may be formed of a metal such as tungsten (W). The method has been actively researched and developed.

주지된 바와 같이, 비트 라인 콘택(Bit Line Contact)이 형성되는 하부막질(Sub Layer)로는 주변회로 영역의 활성 영역과 게이트 전극, 그리고 셀 어레이 영역의 폴리실리콘 패드와 같은 전도성 패드가 있다. 이러한 서로 다른 영역의 콘택 저항을 낮추고 누설 전류(Leakage Current)를 방지하기 위해서는 배리어(Barrier)막을 필요로 한다. 종래 기술에 따른 반도체 소자의 콘택 형성방법에 있어서는 티타늄(Ti)/티타늄 나이트라이드(TiN)를 순차로 증착하여 배리어막을 형성하였다.As is well known, sub-layers in which bit line contacts are formed include conductive pads such as an active region and a gate electrode of a peripheral circuit region, and a polysilicon pad of a cell array region. In order to lower the contact resistance of these different regions and prevent leakage current, a barrier film is required. In the method for forming a contact of a semiconductor device according to the prior art, a barrier film was formed by sequentially depositing titanium (Ti) / titanium nitride (TiN).

그런데, 종래 기술에 있어서 다음과 같은 문제점이 있었다. 종래 기술에 있어서, 티타늄(Ti)/티타늄 나이트라이드(TiN) 배리어막을 형성하는 방법은 먼저 티타늄(Ti)을 증착시키고 열처리 공정을 통해 티타늄 실리사이드(TiSix)를 형성시킨 후, 티타늄 나이트라이드(TiN)를 연속하여 증착시켰다. 그러나, 이러한 방법은 콘택 저항의 변화가 심하고 게이트 전극상의 콘택 저항이 수십 킬로오옴(KΩ) 이상이었다.However, the following problems exist in the prior art. In the prior art, a method of forming a titanium (Ti) / titanium nitride (TiN) barrier film is first formed by depositing titanium (Ti) and forming titanium silicide (TiSi x ) through a heat treatment process, followed by titanium nitride (TiN). ) Was deposited successively. However, this method has a large change in contact resistance and a contact resistance on the gate electrode is tens of kiloohms (KΩ) or more.

이의 해결을 위해 종래에는 티타늄(Ti)을 먼저 증착시킨 후 열처리 공정으로 티타늄 실리사이드(TiSix)를 형성하고, 실리콘(Si)과 반응하지 않은 티타늄(Ti)과 계면에 형성된 이산화티타늄(TiO2)를 습식 식각과 고주파(RF) 식각으로 제거시킨 후 티타늄 나이트라이드(TiN)를 증착하여 배리어막 형성을 완성하였다.In order to solve this problem, conventionally, titanium (Ti) is deposited first, and then titanium silicide (TiSi x ) is formed by a heat treatment process, and titanium dioxide (TiO 2 ) formed at an interface with titanium (Ti) that does not react with silicon (Si). After the removal by wet etching and high frequency (RF) etching, titanium nitride (TiN) was deposited to complete barrier film formation.

그러나, 상기한 개선된 반도체 소자의 콘택 형성방법에 있어서도 콘택이 형성되는 영역별로 콘택 저항이 상이해지는 문제점이 노출되었다. 구체적으로, 주변회로 영역의 활성 영역과 셀 어레이 영역의 전도성 패드상의 콘택은 고주파 식각량이 적을수록 콘택 저항이 감소하는 반면에, 주변회로 영역의 게이트 전극상의 콘택 저항은 고주파 식각량이 많을수록 콘택 저항과 콘택 저항 변이가 감소하였다.However, even in the above-described improved method for forming a contact of a semiconductor device, there is a problem that the contact resistance is different for each region where a contact is formed. Specifically, the contact resistance on the active pad of the peripheral circuit region and the conductive pad of the cell array region decreases as the high frequency etching amount decreases, whereas the contact resistance on the gate electrode of the peripheral circuit area decreases the contact resistance and contact as the high frequency etching amount increases. Resistance variation was reduced.

이는 후속하는 캐패시터 형성공정시 캐패시터의 누설전류를 감소시키기 위해서는 고온의 열처리 공정이 요구되는데, 열처리 공정시 티타늄 실리사이드(TiSiX)가 텅스텐 실리사이드(WSiX)로 침투하여 또 하나의 새로운 계면을 형성하고 상변위(Phase Transformation)를 일으켜 콘택 저항을 불안정하게 만들기 때문이라고 알려져 있다.In order to reduce the leakage current of the capacitor during the subsequent capacitor formation process, a high temperature heat treatment process is required. In the heat treatment process, titanium silicide (TiSi X ) penetrates into tungsten silicide (WSi X ) to form another new interface. It is known to cause phase transformation to make contact resistance unstable.

결론적으로, 게이트 전극상의 콘택의 경우는 티타늄 실리사이드(TiSiX) 생성이 적을수록, 활성 영역과 전도성 패드상의 콘택의 경우는 티타늄 실리사이드(TiSiX) 생성이 많을수록 콘택 저항 측면에서 유리한 것이다. 달리 말하면, 게이트 전극상의 콘택 저항 열화는 열처리 공정시 게이트 전극으로 사용되는 텅스텐 실리사이드(WSix)와 배리어막 사이에 실리콘(Si)을 포함하는 새로운 계면의 형성에 의한 것이며, 도 1에 도시된 바와 같이, 열처리에 따른 실리콘(Si)의 높은 확산특성 때문에 발생하는 문제인 것이다.Consequently, when the contact on the gate electrode is the less the titanium silicide (TiSi X) generated, in the case of the active region and the contact on the conductive pad is advantageous in terms of contact resistance the more titanium silicide (TiSi X) produced. In other words, the contact resistance deterioration on the gate electrode is due to the formation of a new interface including silicon (Si) between the tungsten silicide (WSi x ) used as the gate electrode in the heat treatment process and the barrier film, as shown in FIG. 1. Likewise, it is a problem that occurs due to the high diffusion characteristics of silicon (Si) due to the heat treatment.

이에, 본 발명은 상기한 종래 기술상의 제반 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 게이트 전극으로부터 배리어막으로의 실리콘 확산을 억제하는 확산방지막을 선택적으로 형성하여 다른 영역의 콘택 저항에는 영향을 미치지 아니하면서도 게이트 전극과 비트 라인의 콘택 저항 열화를 방지하는 반도체 소자의 콘택 형성방법을 제공함에 있다.Accordingly, the present invention has been made to solve the above-mentioned problems in the prior art, and an object of the present invention is to selectively form a diffusion barrier that suppresses the diffusion of silicon from the gate electrode to the barrier film, so that contact resistances of other regions The present invention provides a method for forming a contact of a semiconductor device that prevents deterioration of contact resistance between a gate electrode and a bit line without affecting it.

도 1은 종래 기술에 따른 반도체 소자의 콘택 형성방법에 있어서 실리콘의 확산특성을 도시한 그래프이다.1 is a graph illustrating diffusion characteristics of silicon in a method for forming a contact of a semiconductor device according to the related art.

도 2 내지 도 7은 본 발명에 따른 반도체 소자의 콘택 형성방법을 도시한 공정별 단면도이다.2 to 7 are cross-sectional views illustrating processes for forming a contact of a semiconductor device according to the present invention.

도 8은 본 발명에 따른 반도체 소자의 콘택 형성방법에 있어서 평균적인 콘택 저항값을 표시한 그래프이다.8 is a graph showing an average contact resistance value in the method for forming a contact of a semiconductor device according to the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100; 반도체 기판 110; 소자분리막100; A semiconductor substrate 110; Device Separator

120; 게이트 전극 130; 게이트 스페이서120; Gate electrode 130; Gate spacer

140; 트랜지스터 150,150a; 절연막140; Transistor 150 150a; Insulating film

160a; 제1콘택홀 160b; 제2콘택홀160a; First contact hole 160b; 2nd contact hole

170; 확산방지막 180,180a; 배리어막170; Diffusion barrier 180, 180a; Barrier film

190,190a; 도전막 200; 배선190,190a; Conductive film 200; Wiring

상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 콘택 형성방법은, 주변회로 영역을 포함하는 반도체 기판을 제공하는 단계; 상기 기판에 소자분리막을 형성하여 활성 영역을 정의하는 단계; 상기 활성 영역상에 텅스텐 실리사이드를 게이트 전극으로 하는 트랜지스터를 형성하는 단계; 상기 트랜지스터를 피복하도록 상기 기판 전면상에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 제거하여 상기 게이트 전극의 상면을 개방시키는 제1콘택홀과, 상기 활성 영역의 표면을 개방시키는 제2콘택홀을 형성하는 단계; 상기 개방된 게이트 전극의 상면에 확산방지막을 선택적으로 형성하는 단계; 상기 제1콘택홀과 제2콘택홀의 내면을 포함한 상기 절연막 상에 배리어막을 형성하는 단계; 상기 배리어막이 형성된 제1콘택홀과 제2콘택홀을 도전체로 매립하여 도전막을 형성하는 단계; 및 상기 배리어막과 도전막을 패터닝하여 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming a contact for a semiconductor device, the method including: providing a semiconductor substrate including a peripheral circuit region; Forming an isolation layer on the substrate to define an active region; Forming a transistor having tungsten silicide as a gate electrode on the active region; Forming an insulating film on the entire surface of the substrate to cover the transistor; Selectively removing the insulating layer to form a first contact hole for opening an upper surface of the gate electrode and a second contact hole for opening a surface of the active region; Selectively forming a diffusion barrier on an upper surface of the open gate electrode; Forming a barrier layer on the insulating layer including inner surfaces of the first contact hole and the second contact hole; Filling the first contact hole and the second contact hole with the barrier film with a conductor to form a conductive film; And patterning the barrier film and the conductive film to form a wiring.

상기 확산방지막은 상기 게이트 전극으로부터 상기 배리어막으로의 실리콘 확산을 저지할 수 있는 물질로 최대 500Å 두께로 형성되는 것을 특징으로 하며, 상기 물질은 선택적 화학기상증착 텅스텐인 것을 특징으로 한다.The diffusion barrier layer is formed of a material capable of preventing the diffusion of silicon from the gate electrode to the barrier layer to a thickness of up to 500 kV, and the material is selective chemical vapor deposition tungsten.

상기 화학기상증착법은, 텅스텐 헥사플루오르(WF6)와 실레인(SiH4) 가스를 반응가스로 하고, 상기 반응가스의 공급량은 10 ~ 500 sccm 으로 하여, 10 mTorr ~ 1 Torr 압력과 100℃ ~ 500℃ 온도에서 진행되는 것을 특징으로 한다.In the chemical vapor deposition method, tungsten hexafluorine (WF 6 ) and silane (SiH 4 ) gas are used as the reaction gas, and the supply amount of the reaction gas is 10 to 500 sccm, and the pressure is 10 mTorr to 1 Torr and 100 ° C. to It is characterized by proceeding at a temperature of 500 ℃.

상기 배리어막은 티타늄(Ti)과 티타늄 나이트라이드(TiN)를 순차로 증착하여 형성하는 것을 특징으로 하며, 상기 티타늄(Ti)과 티타늄 나이트라이드(TiN)는 화학기상증착법(CVD)과 원자층증착법(ALD) 중에서 적어도 어느 하나를 이용하여 형성되는 것을 특징으로 한다.The barrier layer is formed by sequentially depositing titanium (Ti) and titanium nitride (TiN), and the titanium (Ti) and titanium nitride (TiN) may be formed by chemical vapor deposition (CVD) and atomic layer deposition ( ALD), characterized in that formed using at least one.

상기 티타늄(Ti)을 증착하기 이전에 코발트(Co)를 물리기상증착법(PVD)과 화학기상증착법(CVD) 및 원자층증착법(ALD)으로 이루어진 군에서 선택된 어느 하나를이용하여 증착하는 단계를 더 포함하는 것을 특징으로 하며, 바람직하게는 상기 코발트(Co)는 500℃ 조건의 물리기상증착법(PVD)으로 형성되는 것을 특징으로 한다.Prior to depositing the titanium (Ti), the step of depositing cobalt (Co) using any one selected from the group consisting of physical vapor deposition (PVD), chemical vapor deposition (CVD) and atomic layer deposition (ALD) Preferably, the cobalt (Co) is characterized in that it is formed by physical vapor deposition method (PVD) of 500 ℃ conditions.

본 발명의 일실시예에 따르면, 상기 배리어막은 5Å~200Å 두께의 코발트(Co)와, 5Å~150Å 두께의 티타늄(Ti)과, 50Å~3,000Å 두께의 티타늄 나이트라이드(TiN)가 적층된 구조로 형성되는 것을 특징으로 한다.According to an embodiment of the present invention, the barrier film has a structure in which cobalt (Co) having a thickness of 5 μs to 200 μs, titanium (Ti) having a thickness of 5 μs to 150 μs, and titanium nitride (TiN) having a thickness of 50 μs to 3,000 μs are stacked. Characterized in that formed.

상기 도전체는 텅스텐(W)과 알루미늄(Al)과 티타늄 나이트라이드(TiN)와 탄탈륨 나이트라이드(TaN) 중에서 적어도 어느 하나인 것을 특징으로 하며, 상기 배리어막과 도전막은 티타늄 나이트라이드(TiN)를 화학기상증착법(CVD)과 원자층증착법(ALD) 중에서 어느 하나를 이용하여 동시에 증착하여 형성하는 것을 특징으로 한다.The conductor may be at least one of tungsten (W), aluminum (Al), titanium nitride (TiN), and tantalum nitride (TaN), and the barrier layer and the conductive layer may include titanium nitride (TiN). It is characterized by forming by simultaneously depositing using any one of chemical vapor deposition (CVD) and atomic layer deposition (ALD).

본 발명에 의하면, 주변회로 영역의 활성 영역과 셀 어레이 영역의 전도성 패드의 콘택 저항에는 영향을 미치지 아니하면서도 주변회로 영역의 게이트 전극의 콘택 저항의 열화가 방지된다.According to the present invention, deterioration of the contact resistance of the gate electrode of the peripheral circuit region is prevented without affecting the contact resistance of the active pad of the peripheral circuit region and the conductive pad of the cell array region.

이하, 본 발명에 따른 반도체 소자의 콘택 형성방법을 첨부한 도면을 참조하여 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장되어 진 것이다. 또한, 막이 다른 막 또는 기판 "상"에 있다고 언급되어지는 경우는 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재 될 수도 있다. 명세서 전체에 걸쳐서 동일한 도면번호들은 동일한 구성요소들을 나타낸다.Hereinafter, a method for forming a contact of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the spirit of the present invention to those skilled in the art will fully convey. In the drawings, the thicknesses of films and regions are exaggerated for clarity. Also, where a film is said to be "on" another film or substrate, it may be formed directly on the other film or substrate, or a third film may be interposed therebetween. Like numbers refer to like elements throughout.

(실시예)(Example)

도 2 내지 도 7은 본 발명에 따른 반도체 소자의 콘택 형성방법을 설명하기 위한 공정별 단면도이고, 도 8은 본 발명에 따른 반도체 소자의 콘택 형성방법에 있어서 평균적인 콘택 저항값을 표시한 그래프이다.2 to 7 are cross-sectional views illustrating processes for forming a contact of a semiconductor device according to the present invention, and FIG. 8 is a graph showing an average contact resistance value in the method for forming a contact of a semiconductor device according to the present invention. .

본 발명에 따른 반도체 소자의 콘택 형성방법은, 도 2에 도시된 바와 같이, 먼저 실리콘(Si)과 같은 반도체 원소로 구성되며 주변회로 영역을 포함하는 반도체 기판(100)을 준비한다. 도면에는 도시되지 않았지만, 기판(100)은 주변회로 영역 이외에 셀 영역을 포함하지만 본 발명의 실시예에서는 설명의 편의상 셀 영역에 대한 자세한 설명과 그 도시는 생략하기로 한다.In the method of forming a contact of a semiconductor device according to the present invention, as shown in FIG. Although not shown in the drawings, the substrate 100 includes a cell region in addition to the peripheral circuit region. However, in the exemplary embodiment of the present invention, a detailed description of the cell region and the illustration thereof will be omitted.

이어서, 주지된 공정으로 기판(100)에 소자분리막(110)을 형성하여 활성 영역을 정의한 다음, 활성 영역상에 텅스텐 실리사이드(WSix)를 게이트 전극(120)으로 하고 실리콘 질화막 등을 게이트 스페이서(130)로 하는 트랜지스터(140)를 형성한다. 게이트 전극(120)을 텅스텐 실리사이드(WSix)로 형성하게 되면 폴리실리콘만으로 게이트 전극을 구성하는 경우보다 전기 저항이 줄어들게 된다.Subsequently, an active region is defined by forming the device isolation layer 110 on the substrate 100 by a well-known process, and then tungsten silicide (WSi x ) is used as the gate electrode 120, and a silicon nitride layer or the like is used as the gate spacer ( A transistor 140 is formed as 130. When the gate electrode 120 is formed of tungsten silicide (WSi x ), the electrical resistance is reduced as compared with the case in which the gate electrode is formed of only polysilicon.

한편, 도면에는 자세히 도시하지 않았지만, 트랜지스터(120)에는 기판(100)과 트랜지스터(130)를 전기적으로 절연시키는 게이트 산화막을 포함하며, 또한 게이트 전극을 구성하는 텅스텐 실리사이드 하부에 실리콘으로 이루어진 별도의 막을게이트 전극의 구성요소로 포함할 수 있으며, 아울러 텅스텐 실리사이드 상부에 질화막 등으로 이루어진 하드 마스크를 게이트 전극의 구성요소로 더 포함할 수 있다.Although not shown in detail in the drawing, the transistor 120 includes a gate oxide film electrically insulating the substrate 100 and the transistor 130, and a separate film made of silicon under the tungsten silicide constituting the gate electrode. The gate electrode may be included as a component of the gate electrode, and may further include a hard mask including a nitride film on the tungsten silicide.

그다음, 트랜지스터(140)를 완전히 피복하도록 기판(100) 전면상에 화학기상증착법(CVD) 등을 이용하여 SiO2와 같은 실리콘 산화막(Silicon Oxide)을 증착하여 상하층 사이를 전기적으로 절연시키는 절연막(150)을 형성한다.Next, an insulating film electrically insulating between the upper and lower layers by depositing a silicon oxide film, such as SiO 2 , on the entire surface of the substrate 100 by chemical vapor deposition (CVD) or the like so as to completely cover the transistor 140. 150).

다음으로, 도 3에 도시된 바와 같이, 포토리소그래피 공정과 식각 공정 등으로 절연막(150)을 선택적으로 제거한다. 그리하여, 패터닝된 절연막(150a)을 관통하여 텅스텐 실리사이드(WSix)로 이루어진 게이트 전극(120)의 상면을 개방시키는 제1콘택홀(160a)과, 활성 영역의 표면을 개방시키는 제2콘택홀(160b)을 형성한다. 이때, 절연막(150)의 일부분이 수직방향으로 제거되어야 제1콘택홀(160a)과 제2콘택홀(160b)이 형성될 수 있으므로 이방성 식각 공정을 이용하는 것이 바람직하다.Next, as shown in FIG. 3, the insulating layer 150 is selectively removed by a photolithography process, an etching process, or the like. Thus, the first contact hole 160a penetrating the patterned insulating layer 150a to open the top surface of the gate electrode 120 made of tungsten silicide WSi x , and the second contact hole opening the surface of the active region. 160b). In this case, since the first contact hole 160a and the second contact hole 160b may be formed only when a portion of the insulating layer 150 is removed in the vertical direction, it is preferable to use an anisotropic etching process.

이어서, 도 4에 도시된 바와 같이, 개방된 게이트 전극(120)의 상면에 게이트 전극(120)으로부터 후술하는 배리어막(도 5의 180 참조)으로의 실리콘의 확산을 저지할 수 있는 물질을 선택적으로 증착하여 확산방지막(170)을 형성한다. 상기한 바와 같이 게이트 전극(120)은 텅스텐 실리사이드(WSix)로 구성되어 있다. 따라서, 실리콘의 확산을 저지할 수 있고 트랜지스터(140)의 동작 특성에 영향을 주지 않는 물질로는 텅스텐(W)이 바람직하다.Subsequently, as illustrated in FIG. 4, a material capable of inhibiting diffusion of silicon from the gate electrode 120 to the barrier film (see 180 of FIG. 5) described later on the upper surface of the open gate electrode 120 is selectively selected. By depositing to form a diffusion barrier (170). As described above, the gate electrode 120 is made of tungsten silicide (WSi x ). Therefore, tungsten (W) is preferable as a material capable of preventing diffusion of silicon and not affecting the operation characteristics of the transistor 140.

한편, 제2콘택홀(160b)의 바닥면인 기판(100)의 활성 영역 표면에 텅스텐이증착되면 액티브 콘택(Active Contact)의 저항층(Ohmic Layer) 형성에 영향을 주게 된다. 따라서, 화학기상층착법(CVD)을 이용하여 제1콘택홀(160a)의 바닥면인 게이트 전극(120) 상면에만 텅스텐이 선택적으로 증착되도록 한다.Meanwhile, when tungsten is deposited on the surface of the active region of the substrate 100, which is the bottom surface of the second contact hole 160b, the formation of the ohmic layer of the active contact may be affected. Therefore, tungsten is selectively deposited only on the top surface of the gate electrode 120, which is the bottom surface of the first contact hole 160a, using chemical vapor deposition (CVD).

선택적 텅스텐 화학기상증착법은 하부막질의 종류에 따른 반응 선택도를 이용하여 원하는 표면에만 텅스텐을 성장시키는 방법이다. 이러한 선택적 텅스텐 화학기상증착법은 텅스텐 헥사플루오라이드(Tungsten Hexafluoride;WF6)와 수소(H2)의 환원반응을 이용하거나 또는 텅스텐 헥사플루오라이드(Tungsten Hexafluoride;WF6)와 실레인(Silane;SiH4) 가스의 환원반응을 이용하는 것으로, 피증착물의 조성에 따라 텅스텐의 핵생성이 영향을 받는 것에서 기인한다고 알려져 있다. 구체적으로, 산화막의 산소 원자나 질화막의 질소 원자의 전기음성도가 반응가스로 공급되는 텅스텐 헥사플루오라이드(WF6)의 플루오르(F) 원자의 전기음성도와 비슷하여 텡스텐 플루오라이드(WF6)를 환원시키지 못하기 때문에 텅스텐이 산화막이나 질화막 표면에 형성되지 못하는 것이다.Selective tungsten chemical vapor deposition is a method in which tungsten is grown only on a desired surface by using reaction selectivity according to the type of underlying film. This selective tungsten chemical vapor deposition method uses a reduction reaction of tungsten hexafluoride (WF 6 ) and hydrogen (H 2 ) or tungsten hexafluoride (WF 6 ) and silane (Silane; SiH 4). It is known that the reduction reaction of gas is caused by the nucleation of tungsten depending on the composition of the deposit. Specifically, the electronegativity of the oxygen atom of the oxide film or the nitrogen atom of the nitride film is similar to that of the fluorine (F) atom of tungsten hexafluoride (WF 6 ) supplied to the reaction gas so that the tungsten fluoride (WF 6 ) Since tungsten is not reduced, tungsten is not formed on the oxide or nitride film surface.

따라서, 하부막질에 대한 선택적인 텅스텐의 증착 반응을 이용하면 제1콘택홀(160a)의 바닥면인 게이트 전극(120) 상면에만 텅스텐이 증착되어 확산방지막(170)이 형성된다. 환원가스로서 수소(H2) 대신 실레인(SiH4) 가스를 사용하면 낮은 온도에서도 높은 증착선택성이 얻을 수 있으며, 높은 온도에서 수소(H2) 가스를 사용하여 텅스텐 헥사플루오라이드(WF6)를 환원시키면 빠른 증착속도가 얻어진다.Therefore, when the tungsten deposition reaction is selectively performed on the lower layer, tungsten is deposited only on the upper surface of the gate electrode 120, which is the bottom surface of the first contact hole 160a, thereby forming the diffusion barrier layer 170. When using silane (SiH 4 ) gas instead of hydrogen (H 2 ) as reducing gas, high deposition selectivity can be obtained even at low temperature, and tungsten hexafluoride (WF 6 ) using hydrogen (H 2 ) gas at high temperature. Reducing yields a faster deposition rate.

예를 들어, 텅스텐 헥사플루오라이드(Tungsten Hexafluoride;WF6)와 실레인(Silane;SiH4) 가스를 반응가스로 하고, 반응가스의 공급량은 10 sccm ~ 500 sccm 으로 조절하여, 10 mTorr ~ 1 Torr 압력과 100℃~500℃ 온도 조건하에서 화학기상증착법으로 텅스텐을 선택적으로 증착한다. 상기와 같은 조건하에서 선택적 화학기상증착법을 진행하면 최대 500Å 두께의 텅스텐, 즉 확산방지막(170)이 형성된다. 화학기상증착법을 이용한 텅스텐의 증착에 있어서 텅스텐의 핵생성과 증착속도는 반응가스의 반응성에 의존하며 피증착면이 세정되어 있으면 증착되는 텅스텐의 두께 균일성과 증착선택성이 보장된다.For example, tungsten hexafluoride (WF 6 ) and silane (Silane; SiH 4 ) gas are used as the reaction gas, and the supply amount of the reaction gas is adjusted to 10 sccm to 500 sccm, and 10 mTorr to 1 Torr. Tungsten is selectively deposited by chemical vapor deposition under pressure and 100 ° C to 500 ° C. When the selective chemical vapor deposition is performed under the above conditions, tungsten, that is, the diffusion barrier 170, has a thickness of up to 500 kW. In the deposition of tungsten by chemical vapor deposition, the nucleation and deposition rate of tungsten depend on the reactivity of the reaction gas, and the thickness uniformity and deposition selectivity of the deposited tungsten are ensured if the surface to be deposited is cleaned.

다음으로, 도 5에 도시된 바와 같이, 제1콘택홀(160a)과 제2콘택홀(160b)의 내면을 포함한 절연막(150a) 상에 배리어막(180)을 형성한다. 배리어막(180)은 콘택 저항과 누설전류를 낮추기 위하여 형성하는 것으로, 티타늄(Ti)과 티타늄 나이트라이드(TiN)를 순차로 증착하여 형성한다. 이때의 증착방법으로서 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용할 수 있다.Next, as shown in FIG. 5, the barrier layer 180 is formed on the insulating layer 150a including the inner surfaces of the first contact hole 160a and the second contact hole 160b. The barrier layer 180 is formed to reduce contact resistance and leakage current, and is formed by sequentially depositing titanium (Ti) and titanium nitride (TiN). At this time, chemical vapor deposition (CVD) or atomic layer deposition (ALD) can be used.

만일, 티타늄(Ti)만을 증착하여 배리어막(180)을 형성하는 경우, 텅스텐(W)을 증착하여 비트 라인과 같은 배선을 형성하는 경우에 발생하는 플루오르(F) 가스가 티타늄(Ti)과 반응하여 티타늄(Ti)을 소모시킨다. 따라서, 티타늄(Ti)을 증착한 후, 플루오르(F) 가스가 티타늄(Ti)과 반응하는 것을 저지하기 위하여 티타늄 나이트라이드(TiN)을 더 증착하여 배리어막(180)을 형성한다.If the barrier layer 180 is formed by depositing only titanium (Ti), fluorine (F) gas generated when depositing tungsten (W) to form a wiring such as a bit line reacts with titanium (Ti). To consume titanium (Ti). Therefore, after depositing titanium (Ti), in order to prevent the fluorine (F) gas from reacting with titanium (Ti), titanium nitride (TiN) is further deposited to form a barrier layer 180.

배리어막(180) 형성에 있어서, 티타늄(Ti)을 증착하기 이전에 콘택 저항을 더 낮추기 위하여 물리기상증착법(PVD)과 화학기상증착법(CVD) 및 원자층증착법(ALD) 중에서 어느 하나의 공정을 이용하여 코발트(Co)를 먼저 증착할 수 있다. 이때, 500℃ 조건의 물리기상증착법(PVD)과 같은 고온 증착법을 이용하여 코발트(Co)를 증착시키게 되면 증착된 코발트(Co)의 모폴로지(Morphology)가 개선되는 장점이 있다.In forming the barrier layer 180, one of physical vapor deposition (PVD), chemical vapor deposition (CVD), and atomic layer deposition (ALD) may be used to further reduce contact resistance before depositing titanium (Ti). Cobalt (Co) can be deposited first. In this case, when the cobalt (Co) is deposited by using a high temperature deposition method such as physical vapor deposition (PVD) at 500 ° C, the morphology of the deposited cobalt (Co) is improved.

또한, 티타늄 나이트라이드(TiN)를 증착하는 대신 탄탄륨 나이트라이드(TaN) 또는 보론 나이트라이드(BN)를 증착하여 배리어막(180)을 형성할 수 있다. 예를 들어, 배리어막(180)은 5Å~200Å 두께의 코발트(Co)와, 5Å~150Å 두께의 티타늄(Ti)과, 50Å~3,000Å 두께의 티타늄 나이트라이드(TiN)가 적층된 구조로 형성할 수 있다. 티타늄 나이트라이드(TiN) 대신에 탄탄륨 나이트라이드(TaN) 또는 보론 나이트라이드(BN)가 적층되어 배리어막(180)을 형성할 수 있음은 물론이다.Also, instead of depositing titanium nitride (TiN), tantalum nitride (TaN) or boron nitride (BN) may be deposited to form a barrier layer 180. For example, the barrier layer 180 has a structure in which cobalt (Co) having a thickness of 5 μs to 200 μs, titanium (Ti) having a thickness of 5 μs to 150 μs, and titanium nitride (TiN) having a thickness of 50 μs to 3,000 μm are stacked. can do. Tantalum nitride (TaN) or boron nitride (BN) may be stacked instead of titanium nitride (TiN) to form the barrier layer 180.

이어서, 도 6에 도시된 바와 같이, 배리어막(180)이 형성된 제1콘택홀(160a)과 제2콘택홀(160b)을 도전체로 매립하여 도전막(190)을 형성한다. 이때의 도전체로는 텅스텐(W)과 알루미늄(Al)과 티타늄 나이트라이드(TiN)와 탄탈륨 나이트라이드(TaN) 중에서 어느 하나를 선택할 수 있다. 상기한 도전체의 예시 이외의 도전성 물질도 도전막 형성에 사용될 수 있다.Subsequently, as shown in FIG. 6, the first contact hole 160a and the second contact hole 160b on which the barrier layer 180 is formed are filled with a conductor to form a conductive film 190. In this case, one of tungsten (W), aluminum (Al), titanium nitride (TiN), and tantalum nitride (TaN) may be selected. Conductive materials other than the examples of the above-described conductors may also be used to form the conductive film.

한편, 도전막(190)으로서 티타늄 나이트라이드(TiN)를 사용하는 경우 배리어막(180)을 구성하는 티타늄 나이트라이드(TiN) 증착시 도전막(190)도 동시에 형성할 수 있다. 이때의 형성 공정은 화학기상증착법(CVD)이나 원자층증착법(ALD)을 사용할 수 있다.Meanwhile, when titanium nitride (TiN) is used as the conductive film 190, the conductive film 190 may be simultaneously formed when the titanium nitride (TiN) constituting the barrier film 180 is deposited. The formation process at this time can use chemical vapor deposition (CVD) or atomic layer deposition (ALD).

다음으로, 도 7에 도시된 바와 같이, 배리어막(180)과 도전막(190)을 패터닝하여 배선(200)을 형성한다.Next, as shown in FIG. 7, the barrier layer 180 and the conductive layer 190 are patterned to form the wiring 200.

상기와 같은 일련의 공정에 의하면, 도 8에 도시된 바와 같이, 텅스텐 실리사이드 게이트 전극상에 선택적 화학기상증착 텅스텐으로 이루어진 확산방지막을 포함한 반도체 소자(B)는 그렇지 않은 반도체 소자(A)와 비교하여 평균적인 콘택 저항이 낮아지게 된다. 여기서, 도 8은 콘택 저항을 측정하고자 하는 각각의 반도체 소자에 대한 평균적인 콘택 저항을 하나의 점으로 표시한 그래프이다.According to the above-described series of processes, as shown in FIG. 8, the semiconductor device B including the diffusion barrier film made of selective chemical vapor deposition tungsten on the tungsten silicide gate electrode is compared with the semiconductor device A which is not. The average contact resistance is lowered. 8 is a graph showing an average contact resistance of each semiconductor device for which the contact resistance is to be measured by one dot.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 콘택 형성방법에 의하면, 주변회로 영역의 활성 영역과 셀 어레이 영역의 전도성 패드의 콘택 저항에는 영향을 미치지 아니하면서도 주변회로 영역의 게이트 전극의 콘택 저항의 열화가 방지된다. 따라서, 안정적인 전기적 특성을 지닌 반도체 소자를 제조할 수 있는 효과가 있다.As described above, according to the method for forming a contact of a semiconductor device according to the present invention, the contact resistance of the gate electrode of the peripheral circuit region without affecting the contact resistance of the active pad of the peripheral circuit region and the conductive pad of the cell array region Deterioration is prevented. Therefore, there is an effect that can manufacture a semiconductor device having a stable electrical characteristics.

Claims (15)

주변회로 영역을 포함하는 반도체 기판을 제공하는 단계;Providing a semiconductor substrate comprising a peripheral circuit area; 상기 기판에 소자분리막을 형성하여 활성 영역을 정의하는 단계;Forming an isolation layer on the substrate to define an active region; 상기 활성 영역상에 텅스텐 실리사이드를 게이트 전극으로 하는 트랜지스터를 형성하는 단계;Forming a transistor having tungsten silicide as a gate electrode on the active region; 상기 트랜지스터를 피복하도록 상기 기판 전면상에 절연막을 형성하는 단계;Forming an insulating film on the entire surface of the substrate to cover the transistor; 상기 절연막을 선택적으로 제거하여 상기 게이트 전극의 상면을 개방시키는 제1콘택홀과, 상기 활성 영역의 표면을 개방시키는 제2콘택홀을 형성하는 단계;Selectively removing the insulating layer to form a first contact hole for opening an upper surface of the gate electrode and a second contact hole for opening a surface of the active region; 상기 개방된 게이트 전극의 상면에 확산방지막을 선택적으로 형성하는 단계;Selectively forming a diffusion barrier on an upper surface of the open gate electrode; 상기 제1콘택홀과 제2콘택홀의 내면을 포함한 상기 절연막 상에 배리어막을 형성하는 단계;Forming a barrier layer on the insulating layer including inner surfaces of the first contact hole and the second contact hole; 상기 배리어막이 형성된 제1콘택홀과 제2콘택홀을 도전체로 매립하여 도전막을 형성하는 단계; 및Filling the first contact hole and the second contact hole with the barrier film with a conductor to form a conductive film; And 상기 배리어막과 도전막을 패터닝하여 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.And forming a wiring by patterning the barrier film and the conductive film. 제1항에 있어서,The method of claim 1, 상기 확산방지막은 상기 게이트 전극으로부터 상기 배리어막으로의 실리콘 확산을 저지할 수 있는 물질로 형성되는 것을 특징으로 하는 반도체 소자의 콘택형성방법.And the diffusion barrier layer is formed of a material capable of preventing diffusion of silicon from the gate electrode into the barrier layer. 제2항에 있어서,The method of claim 2, 상기 물질은 텅스텐인 것을 특징으로 하는 반도체 소자의 콘택 형성방법.And the material is tungsten. 제3항에 있어서,The method of claim 3, 상기 텅스텐은 화학기상층착법(CVD)으로 선택적으로 형성되는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.And the tungsten is selectively formed by chemical vapor deposition (CVD). 제4항에 있어서,The method of claim 4, wherein 상기 화학기상증착법은,The chemical vapor deposition method, 텅스텐 헥사플루오르(WF6)와 실레인(SiH4) 가스를 반응가스로 하고, 상기 반응가스의 공급량은 10 ~ 500 sccm 으로 하여, 10 mTorr ~ 1 Torr 압력과 100℃ ~ 500℃ 온도에서 진행되는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.Tungsten hexafluorine (WF 6 ) and silane (SiH 4 ) gas are used as reaction gas, and the supply amount of the reaction gas is 10 to 500 sccm, which is performed at a pressure of 10 mTorr to 1 Torr and a temperature of 100 to 500 ° C. A contact forming method of a semiconductor device, characterized in that. 제2항에 있어서,The method of claim 2, 상기 확산방지막은 최대 500Å 두께로 형성되는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.The diffusion barrier is a contact forming method of a semiconductor device, characterized in that formed to a thickness of up to 500Å. 제1항에 있어서,The method of claim 1, 상기 배리어막은 티타늄(Ti)과 티타늄 나이트라이드(TiN)를 순차로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.The barrier layer is formed by sequentially depositing titanium (Ti) and titanium nitride (TiN). 제7항에 있어서,The method of claim 7, wherein 상기 티타늄(Ti)과 티타늄 나이트라이드(TiN)는 화학기상증착법(CVD)과 원자층증착법(ALD) 중에서 적어도 어느 하나를 이용하여 형성되는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.The method of claim 1, wherein the titanium (Ti) and titanium nitride (TiN) are formed using at least one of chemical vapor deposition (CVD) and atomic layer deposition (ALD). 제7항에 있어서,The method of claim 7, wherein 상기 티타늄(Ti)을 증착하기 이전에 코발트(Co)를 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.And depositing cobalt (Co) prior to depositing the titanium (Ti). 제9항에 있어서,The method of claim 9, 상기 코발트(Co)는 물리기상증착법(PVD)과 화학기상증착법(CVD) 및 원자층증착법(ALD)으로 이루어진 군에서 선택된 어느 하나를 이용하여 형성되는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.The cobalt (Co) is a contact forming method of a semiconductor device, characterized in that formed using any one selected from the group consisting of physical vapor deposition (PVD), chemical vapor deposition (CVD) and atomic layer deposition (ALD). 제9항에 있어서,The method of claim 9, 상기 코발트(Co)는 500℃ 조건의 물리기상증착법(PVD)으로 형성되는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.The cobalt (Co) is a contact formation method of a semiconductor device, characterized in that formed by physical vapor deposition (PVD) at 500 ℃ conditions. 제1항에 있어서,The method of claim 1, 상기 도전체는 텅스텐(W)과 알루미늄(Al)과 티타늄 나이트라이드(TiN)와 탄탈륨 나이트라이드(TaN) 중에서 적어도 어느 하나인 것을 특징으로 하는 반도체 소자의 콘택 형성방법.And the conductor is at least one of tungsten (W), aluminum (Al), titanium nitride (TiN), and tantalum nitride (TaN). 제1항에 있어서,The method of claim 1, 상기 배리어막과 도전막은 티타늄 나이트라이드(TiN)를 동시에 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.The barrier layer and the conductive layer are formed by depositing titanium nitride (TiN) at the same time contact method of a semiconductor device. 제13항에 있어서,The method of claim 13, 상기 티타늄 나이트라이드(TiN)는 화학기상증착법(CVD)과 원자층증착법(ALD) 중에서 어느 하나를 이용하여 증착되는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.The titanium nitride (TiN) is deposited using any one of chemical vapor deposition (CVD) and atomic layer deposition (ALD) method of contact formation of a semiconductor device. 제1항에 있어서,The method of claim 1, 상기 배리어막은 5Å~200Å 두께의 코발트(Co)와, 5Å~150Å 두께의 티타늄(Ti)과, 50Å~3,000Å 두께의 티타늄 나이트라이드(TiN)가 적층된 구조로 형성되는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.The barrier film is a semiconductor device characterized in that the structure is formed of a stack of 5 ~ 200 Å cobalt (Co), 5 Å ~ 150 Å thick titanium (Ti), 50 Å ~ 3,000 Å thick titanium nitride (TiN) laminated structure Contact formation method.
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