KR20040051189A - Semiconductor device having ruthenium bitline and method for fabrication of the same - Google Patents

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Abstract

PURPOSE: A semiconductor device having an Ru bit line and a manufacturing method thereof are provided to be capable of reducing the sheet resistance of the bit line for improving the operation speed of a memory cell. CONSTITUTION: A semiconductor device is provided with a conductive semiconductor layer(21) and an interlayer dielectric(22) on the conductive semiconductor layer. The interlayer dielectric has a contact hole(23) for partially exposing the conductive semiconductor layer. The semiconductor device further includes a tungsten plug(27-1) filled in the contact hole and an Ru bit line(28a) on the tungsten plug. The tungsten plug is made of a lower and upper tungsten layer(27a,27b). The Ru bit line has a thickness of 50-120 nm.

Description

루테늄 비트라인을 구비하는 반도체 소자 및 그의 제조 방법{Semiconductor device having ruthenium bitline and method for fabrication of the same}Semiconductor device having ruthenium bitline and method for manufacturing thereof {Semiconductor device having ruthenium bitline and method for fabrication of the same}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 비트라인 형성 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a bit line forming method.

반도체소자의 집적화가 급격하게 이루어지면서 데이터라인과 비트라인 등의 금속배선공정의 중요성은 더욱 부각되고 있으며, 이러한 금속배선 공정을 적용하면서 원하는 소자 특성을 얻기 위해 여러가지 공정들이 적용되고 있다. 특히, 데이터라인과 비트라인 공정의 경우 구현하고자 하는 소자의 특성을 고려할 때 필요한 전기적인 특성값을 확보하기는 더욱 어려운 실정이다.With the rapid integration of semiconductor devices, the importance of metallization processes such as data lines and bitlines has become more important, and various processes have been applied to obtain desired device characteristics while applying these metallization processes. In particular, in the case of the data line and the bit line process, it is more difficult to secure the electrical characteristic values necessary when considering the characteristics of the device to be implemented.

64M 이하의 소자에서의 비트라인의 경우에는 소자의 속도 측면과 다량의 칩 확보측면에서 그다지 어려운 공정은 아니지만, 128M 이상의 고집적 소자에서는 한정된 웨이퍼에서 보다 많은 칩수를 확보하기 위함과 동시에 고성능의 소자를 구현하기 위해 텅스텐실리사이드 공정보다는 낮은 비저항값을 갖는 텅스텐 공정을 적용하고 있다.In the case of the bit line in the device of 64M or less, it is not a difficult process in terms of the speed of the device and the securing of a large amount of chips. To this end, a tungsten process having a lower resistivity value is used rather than a tungsten silicide process.

최근에, 기가급(Giga bit) DRAM 소자에 적용하기 위한 비트라인을 형성함에 있어 텅스텐을 사용하고, 이때 공정 단순화를 위해 비트라인콘택과 비트라인을 동시에 형성하고 있다.Recently, tungsten is used in forming bit lines for application to giga bit DRAM devices, and at the same time, bit line contacts and bit lines are simultaneously formed to simplify the process.

도 1은 종래기술에 따른 반도체소자의 비트라인 형성 방법을 간략히 도시한 단면도이다.1 is a cross-sectional view briefly illustrating a method for forming a bit line of a semiconductor device according to the prior art.

도 1에 도시된 바와 같이, 소스/드레인 또는 폴리실리콘플러그와 같은 도전성을 갖는 반도체층(11)상에 층간절연막(12)을 형성한 후, 비트라인 콘택을 정의하는 마스크(도시 생략)를 식각마스크로 층간절연막(12)을 식각하여 반도체층(11)을 노출시키는 콘택홀(13) 또는 비아홀(via hole)을 형성한다. 다음에, 콘택홀(13)을 포함한 전면에 배리어막(14)을 증착한 후, 배리어막(14)상에 콘택홀(13)을 채울때까지 화학기상증착법(Chemical Vapor Deposition; CVD)을 이용하여 텅스텐막(15)을 증착한다. 이때, 배리어막(14)으로는 티타늄막(Ti)과 티타늄나이트라이드막(TiN)의 적층구조를 이용하고, 텅스텐막(15)의 화학기상증착시 소스가스로는 육불화텅스텐(WF6) 가스를 이용하고, 반응가스로는 SiH4또는 H2를 이용한다.As shown in FIG. 1, after forming the interlayer insulating film 12 on a conductive semiconductor layer 11 such as a source / drain or a polysilicon plug, a mask (not shown) defining a bit line contact is etched. The interlayer insulating layer 12 is etched using a mask to form a contact hole 13 or a via hole exposing the semiconductor layer 11. Next, after the barrier film 14 is deposited on the entire surface including the contact hole 13, chemical vapor deposition (CVD) is used until the contact hole 13 is filled on the barrier film 14. The tungsten film 15 is deposited. At this time, the barrier film 14 is a laminated structure of titanium film (Ti) and titanium nitride film (TiN), the tungsten hexafluoride (WF 6 ) gas as the source gas during chemical vapor deposition of the tungsten film 15 SiH 4 or H 2 is used as the reaction gas.

후속 공정으로, 텅스텐막(15)과 배리어막(14)을 순차적으로 식각하여 텅스텐막으로 된 비트라인과 비트라인콘택을 동시에 형성한다.In a subsequent process, the tungsten film 15 and the barrier film 14 are sequentially etched to simultaneously form bit lines and bit line contacts made of tungsten films.

한편, 콘택홀(13)의 충분한 채움(filling)을 위해 텅스텐막(15)은 두 단계로 이루어진다. 첫 번째, 단차피복성(step coverage)은 나쁘지만 핵생성층(nucleation layer)을 형성해 주기 위해 SiH4를 반응가스로 하여 고저항(High electric resistivity) 텅스텐막(15a)을 증착하고, 두 번째, H2를 반응가스로 하여 단차피복성이 우수하고 저항이 낮은 저저항(low electric resistivity) 텅스텐막(15a)을 증착한다.On the other hand, the tungsten film 15 has two steps in order to fill the contact hole 13 sufficiently. First, a high resistance resistive tungsten film 15a was deposited using SiH 4 as a reaction gas to form a nucleation layer, although the step coverage was poor. Using 2 as the reaction gas, a low electric resistivity tungsten film 15a having excellent step coverage and low resistance is deposited.

다음으로, 텅스텐막(16)상에 금속배선을 정의하는 마스크를 형성한 후, 마스크를 식각마스크로 텅스텐막(16)과 배리어막(15)을 순차적으로 식각하여 금속배선공정을 완료한다.Next, after forming a mask defining metal wiring on the tungsten film 16, the metal wiring process is completed by sequentially etching the tungsten film 16 and the barrier film 15 using the mask as an etching mask.

그러나, 전술한 바와 같이, 종래기술에서는 비트라인과 비트라인콘택을 동시에 형성하는 공정 단순화 및 고저항 텅스텐막을 증착함에 따른 콘택홀 채움 향상의 장점이 있으나, 비트라인을 이루는 텅스텐막이 저항이 다른 두 개의 막으로 구성됨에 따라 다른 금속막에 비해 면저항이 높아 전체 라인 시트저항(line sheet resistivity)이 높고, 그로 인해 비트라인의 높이를 줄일 수 없어 비트라인 캐패시턴스값도 높아지게 되는 문제가 있다.However, as described above, although the conventional technology has advantages of simplifying the process of simultaneously forming the bit line and the bit line contact and improving the contact hole filling by depositing a high resistance tungsten film, the two tungsten films forming the bit line have different resistances. Since the film is composed of a film, the sheet resistance is higher than that of other metal films, and thus the overall line sheet resistance is high. As a result, the bit line height cannot be reduced, thereby increasing the bit line capacitance value.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 비트라인의 전체 라인 시트저항을 낮추는데 적합한 비트라인을 구비하는 반도체 소자 및 비트라인의 형성 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems of the prior art, and an object thereof is to provide a method for forming a semiconductor device and a bit line having a bit line suitable for lowering the overall line sheet resistance of the bit line.

도 1은 종래 기술에 따른 반도체 소자의 비트라인 형성 방법을 간략히 도시한 단면도,1 is a cross-sectional view briefly illustrating a method for forming a bit line of a semiconductor device according to the prior art;

도 2a 내지 도 2e는 본 발명의 제1 실시예에 따른 반도체 소자의 비트라인 형성 방법을 도시한 공정 단면도,2A through 2E are cross-sectional views illustrating a method of forming a bit line of a semiconductor device in accordance with a first embodiment of the present invention;

도 3은 본 발명의 제2 실시예에 따른 비트라인의 구조 단면도,3 is a structural cross-sectional view of a bit line according to a second embodiment of the present invention;

도 4는 본 발명의 제3 실시예에 따른 비트라인의 구조 단면도.4 is a structural sectional view of a bit line according to a third embodiment of the present invention;

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 반도체층 22 : 층간절연막21 semiconductor layer 22 interlayer insulating film

23 : 콘택홀 24 : 티타늄막23 contact hole 24 titanium film

25 : 티타늄실리사이드막 26 : 티타늄나이트라이드막25: titanium silicide film 26: titanium nitride film

27a : 하부 제1 텅스텐막 27b : 상부 텅스텐막27a: lower first tungsten film 27b: upper tungsten film

27-1 : 텅스텐플러그 28a : 루테늄 비트라인27-1: tungsten plug 28a: ruthenium bit line

29a : 실리콘질화막29a: silicon nitride film

상기 목적을 달성하기 위한 본 발명의 반도체 소자는, 도전성 반도체층, 상기 도전성 반도체층의 일부를 노출시키는 홀을 갖고 상기 반도체층 상에 형성된 층간절연막, 상기 홀에 매립된 텅스텐플러그, 및 상기 텅스텐플러그 상의 루테늄 비트라인을 포함함을 특징으로 하고, 또한 본 발명의 반도체 소자는, 도전성 반도체층, 상기 도전성 반도체층의 일부를 노출시키는 홀과 상기 홀을 노출시키는 라인으로 구성된 듀얼 다마신 패턴, 상기 홀에 매립된 텅스텐플러그, 및 상기 라인에 매립되어 상기 텅스텐플러그에 수직 연결되는 루테늄 비트라인을 포함함을 특징으로 하며, 또한 본 발명의 반도체 소자는 도전성 반도체층, 상기 도전성 반도체층의 일부를 노출시키는 홀과 상기 홀을 노출시키는 라인으로 구성된 듀얼 다마신 패턴, 및 상기 홀과 라인에 모두 매립되어 비트라인콘택과 비트라인을 동시에 형성하는 루테늄막을 포함함을 특징으로 한다.A semiconductor device of the present invention for achieving the above object is a conductive semiconductor layer, an interlayer insulating film formed on the semiconductor layer having a hole for exposing a portion of the conductive semiconductor layer, tungsten plug embedded in the hole, and the tungsten plug And a ruthenium bit line on the semiconductor device of the present invention, wherein the semiconductor device includes a dual damascene pattern comprising a conductive semiconductor layer, a hole exposing a portion of the conductive semiconductor layer and a line exposing the hole, and the hole And a tungsten plug embedded in the tungsten plug, and a ruthenium bit line embedded in the line and vertically connected to the tungsten plug. The semiconductor device according to the present invention includes a conductive semiconductor layer and a portion of the conductive semiconductor layer. A dual damascene pattern composed of a hole and a line exposing the hole, and the hole and the line Are both embedded is characterized in that it comprises ruthenium film to form the bit line contacts and the bit line at the same time.

그리고, 본 발명의 비트라인의 형성 방법은 도전성 반도체층 상에 비트라인 콘택홀을 형성하는 단계, 상기 비트라인 콘택홀 내에 배리어막을 형성하는 단계, 상기 배리어막 상에 상기 비트라인 콘택홀을 채울때까지 저항이 서로 다른 이중 텅스텐막을 형성하는 단계, 상기 비트라인 콘택홀내에 상기 이중 텅스텐막이 매립되도록 평탄화시켜 텅스텐플러그를 형성하는 단계, 상기 텅스텐플러그 상에 루테늄막을 형성하는 단계, 상기 루테늄막 상에 하드마스크를 형성하는 단계, 및 상기 하드마스크를 식각마스크로 상기 루테늄막을 식각하여 루테늄비트라인을 형성하는 단계를 포함함을 특징으로 한다.The method of forming a bit line of the present invention may include forming a bit line contact hole on a conductive semiconductor layer, forming a barrier layer in the bit line contact hole, and filling the bit line contact hole on the barrier layer. Forming a double tungsten film having different resistances up to and including planarizing the double tungsten film in the bit line contact hole to form a tungsten plug; forming a ruthenium film on the tungsten plug; Forming a mask and forming a ruthenium bit line by etching the ruthenium layer using the hard mask as an etching mask.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

후술할 실시예에서는 비트라인 콘택과 비트라인을 분리하여 형성하는 방법을 설명하고 있다.In the following embodiment, a method of forming a bit line contact and a bit line separately is described.

도 2a 내지 도 2e는 본 발명의 제1 실시예에 따른 반도체 소자의 비트라인 형성 방법을 도시한 공정 단면도이다.2A to 2E are cross-sectional views illustrating a method of forming a bit line of a semiconductor device in accordance with a first embodiment of the present invention.

도 2a에 도시된 바와 같이, 소스/드레인 또는 폴리실리콘플러그와 같은 도전성을 갖는 반도체층(21)상에 층간절연막(22)을 250nm∼400nm 두께로 형성한 후, 비트라인 콘택을 정의하는 마스크(도시 생략)를 식각마스크로 층간절연막(22)을 식각하여 반도체층(21)의 일부를 노출시키는 콘택홀(23) 또는 비아홀을 형성한다. 여기서, 층간절연막(22)은 고밀도플라즈마산화막(High Density Plasma Oxide)As shown in FIG. 2A, an interlayer insulating film 22 is formed on the conductive semiconductor layer 21 such as a source / drain or polysilicon plug to have a thickness of 250 nm to 400 nm, and thereafter, a mask defining a bit line contact ( The interlayer insulating layer 22 is etched using an etching mask to form a contact hole 23 or a via hole exposing a part of the semiconductor layer 21. Here, the interlayer insulating film 22 is a high density plasma oxide (High Density Plasma Oxide)

다음으로, 콘택홀(23) 형성시 반도체층(21) 표면에 생성된 자연산화막(native oxide)이나 불순물을 전세정(pre-cleaning) 과정을 통해 제거한다. 이때, 전세정 과정은 300:1로 희석된 BOE(Buffered Oxide Etchant)를 20초∼50초동안 진행한다.Next, during the formation of the contact hole 23, the native oxide or impurities generated on the surface of the semiconductor layer 21 are removed through a pre-cleaning process. At this time, the pre-cleaning process is performed for 20 seconds to 50 seconds BOE (Buffered Oxide Etchant) diluted to 300: 1.

다음으로, 콘택홀(23)을 포함한 전면에 공지된 기술을 이용하여 배리어막을 형성한다. 잘 알려진 바와 같이, 배리어막의 형성 방법은, 먼저 티타늄막(Ti, 24)을 물리기상증착법(PVD)을 이용하여 5nm∼20nm 두께로 증착한 후, 티타늄막(24) 상에 티타늄나이트라이막(TiN, 26)을 물리기상증착법(PVD)을 이용하여 10nm∼30nm 두께로 증착한다. 다음에, 700℃∼850℃의 급속열처리(RTA) 과정을 진행하여 반도체층(21)과의 계면에 티타늄실리사이드막(Ti-silicide, 25)을 형성한다. 다음에, 추가로 티타늄나이트라이드막을 화학기상증착법을 이용하여 10nm∼30nm 두께로 증착한다.Next, a barrier film is formed on the front surface including the contact hole 23 using a known technique. As is well known, a method of forming a barrier film includes first depositing a titanium film (Ti, 24) to a thickness of 5 nm to 20 nm using physical vapor deposition (PVD), and then forming a titanium nitride film on the titanium film 24. TiN, 26) is deposited to a thickness of 10 nm to 30 nm using physical vapor deposition (PVD). Next, a rapid thermal treatment (RTA) process of 700 ° C. to 850 ° C. is performed to form a titanium silicide film (Ti-silicide) 25 at an interface with the semiconductor layer 21. Next, a titanium nitride film is further deposited to a thickness of 10 nm to 30 nm by chemical vapor deposition.

위와 같은 배리어막은 후속 텅스텐막 증착시 불순물(F)이 반도체층(11)으로 확산하는 것을 방지하기 위한 것이고, 티타늄실리사이드막(25)은 오믹콘택(Ohmic contact)을 형성해주기 위한 것이다.The barrier film as described above is intended to prevent diffusion of impurities (F) into the semiconductor layer 11 during subsequent tungsten film deposition, and the titanium silicide film 25 is for forming ohmic contact.

다음에, 티타늄나이트라이드막(26) 상에 콘택홀(23)을 충분히 채울때까지 2단계 화학기상증착법(CVD)을 이용하여 제1 텅스텐막(27)을 증착한다.Next, the first tungsten film 27 is deposited using two-step chemical vapor deposition (CVD) until the contact holes 23 are sufficiently filled on the titanium nitride film 26.

제1 텅스텐막(27)의 2단계 화학기상증착법에 대해 살펴보면, 먼저, 단차피복성은 나쁘지만 핵생성층을 형성해 주기 위해 SiH4환원법, 즉 소스가스인 WF6과 반응가스인 SiH4를 반응시켜 저항이 높은 하부 텅스텐막(27a)을 증착하고, 다음에, H2환원법, 즉 소스가스인 WF6와 반응가스인 H2를 반응시켜 단차피복성이 우수하고 저항이 낮은 저저항 상부 텅스텐막(27b)을 증착한다.Referring to the two-step chemical vapor deposition method of the first tungsten film 27, first, the step coverage is poor, but in order to form a nucleation layer, a SiH 4 reduction method, that is, a reaction gas of WF 6 and a reaction gas of SiH 4 is made to react. This high lower tungsten film 27a is deposited, and then a low-resistance upper tungsten film 27b having excellent step coverage and low resistance by reacting the H 2 reduction method, i.e., WF 6 as the source gas and H 2 as the reaction gas. E).

전술한 바와 같이, 제1 텅스텐막(27)을 2단계 화학기상증착법을 이용하여 10nm∼20nm 두께로 증착하면 콘택홀(23)의 채움 특성이 우수하다.As described above, when the first tungsten film 27 is deposited to a thickness of 10 nm to 20 nm by using a two-step chemical vapor deposition method, the filling property of the contact hole 23 is excellent.

도 2b에 도시된 바와 같이, 층간절연막(22)의 표면이 드러날때까지 제1 텅스텐막(27)을 화학적기계적연마(CMP)하여 콘택홀에 매립되어 평탄해지는 비트라인콘택, 즉 텅스텐플러그(27-1)를 형성한다.As shown in FIG. 2B, the first tungsten film 27 is chemically mechanically polished (CMP) until the surface of the interlayer insulating film 22 is exposed, and the bit line contact, that is, the tungsten plug 27 is buried and flattened in the contact hole. -1) to form.

위와 같은 제1 텅스텐막(27)의 화학적기계적연마시 배리어막인 티타늄나이트라이드막(26)과 티타늄막(24)도 동시에 연마되어 층간절연막(22) 상에는 잔류하지 않는다.In the chemical mechanical polishing of the first tungsten film 27 as described above, the titanium nitride film 26 and the titanium film 24 are also polished at the same time so that they do not remain on the interlayer insulating film 22.

결국, 콘택홀(23) 내에는 배리어막과 텅스텐플러그(27-1)가 매립되어 비트라인콘택 구조를 형성한다. 여기서, 텅스텐플러그(27-1)도 고저항을 갖는 하부 텅스텐막(27a)과 하부 텅스텐막(27a)에 비해 상대적으로 저항이 낮은 상부 텅스텐막(27b)의 이중막으로 구성되는데, 이하, 간략히 '텅스텐플러그(27-1)'로 도시하기로 한다.As a result, the barrier layer and the tungsten plug 27-1 are embedded in the contact hole 23 to form a bit line contact structure. Here, the tungsten plug 27-1 is also composed of a double film of a lower tungsten film 27a having a high resistance and an upper tungsten film 27b having a lower resistance than the lower tungsten film 27a. It will be shown as 'tungsten plug (27-1)'.

도 2c에 도시된 바와 같이, 텅스텐플러그(27-1) 및 층간절연막(22) 상에 비트라인용 도전막으로 루테늄막(28)을 형성한다.As shown in FIG. 2C, a ruthenium film 28 is formed on the tungsten plug 27-1 and the interlayer insulating film 22 as a conductive film for bit lines.

이때, 루테늄막(28)은 화학기상증착법(CVD)을 이용하여 5nm∼120nm 두께로 증착한 것으로, 루테늄 전구체(Ruthenium precursor)와 반응가스(O2)를 반응시켜 형성한다. 이때, 챔버 온도를 250℃∼500℃로 유지하고, 챔버의 압력을 0.1torr∼10torr로 유지한 상태에서 진행하고, 전체 가스의 플로우는 400sccm∼1000sccm이되, 산소의 플로우비율은 10%∼40%로 유지한다.At this time, the ruthenium film 28 is deposited to a thickness of 5nm to 120nm by chemical vapor deposition (CVD), it is formed by reacting a ruthenium precursor (Ruthenium precursor) and the reaction gas (O 2 ). At this time, the chamber temperature was maintained at 250 ° C to 500 ° C and the chamber pressure was maintained at 0.1torr to 10torr, and the flow of the entire gas was 400sccm to 1000sccm, but the flow rate of oxygen was 10% to 40%. To keep.

예컨대, 루테늄전구체로는 Ru(MeCp)2, Ru(tmhd)3, Ru(mhd)3및 Ru(od)3로 이루어진 그룹중에서 선택된 하나를 이용하며, 반응가스는 루테늄전구체를 분해시키기 위한 것으로 산소(O2)를 이용하는 것이다. 루테늄막내 잔류하는 산소를 환원 및 제거시키기 위해 암모니아 플라즈마 처리를 할 수도 있다.For example, the ruthenium precursor is selected from the group consisting of Ru (MeCp) 2 , Ru (tmhd) 3 , Ru (mhd) 3, and Ru (od) 3 , and the reaction gas is used to decompose the ruthenium precursor. (O 2 ) is used. Ammonia plasma treatment may be performed to reduce and remove oxygen remaining in the ruthenium film.

한편, 루테늄막(28) 내에 잔류하는 탄소 또는 수소 등의 불순물을 제거하기 위해 질소(N2)와 산소(O2)의 혼합분위기에서 플라즈마 처리 또는 급속열처리할 수 있다.Meanwhile, in order to remove impurities such as carbon or hydrogen remaining in the ruthenium film 28, plasma treatment or rapid thermal treatment may be performed in a mixed atmosphere of nitrogen (N 2 ) and oxygen (O 2 ).

위와 같은 루테늄막(28)은 녹는점(melting point)이 2310℃로 고온 열 안정성이 우수하고 두께 100nm에서의 전기적 저항이 8μΩcm∼9μΩcm로 CVD 텅스텐막의 19μΩcm∼20μΩcm에 비해 매우 낮으므로, 비트라인의 라인저항과 캐패시턴스를 낮출 수 있다. 뿐만 아니라 루테늄의 산화물인 RuO2는 전도성 물질로 후속 열공정에 의해 일부 산화되더라도 아무런 문제가 없다는 장점이 있다.The ruthenium film 28 has a melting point of 2310 ° C., which is excellent in high temperature thermal stability and has an electrical resistance of 8 μΩcm to 9 μΩcm at a thickness of 100 nm, which is very low compared to 19 μΩcm to 20 μΩcm of the CVD tungsten film. Line resistance and capacitance can be lowered. In addition, RuO 2 , an oxide of ruthenium, is a conductive material, and there is no problem even if it is partially oxidized by a subsequent thermal process.

다음에, 루테늄막(28) 상에 하드마스크로 실리콘질화막(29a)과 제2 텅스텐막(29b)를 형성한 후 제2 텅스텐막(29b) 상에 비트라인을 정의하는 감광막패턴(30)을 형성한다. 이때, 실리콘질화막(29a)은 230nm∼330nm 두께로 형성되고, 제2 텅스텐막(29b)은 물리기상증착법(PVD)을 이용하여 50nm∼100nm 두께로 증착한 텅스텐막이다.Next, after the silicon nitride film 29a and the second tungsten film 29b are formed on the ruthenium film 28 with a hard mask, a photosensitive film pattern 30 defining bit lines on the second tungsten film 29b is formed. Form. At this time, the silicon nitride film 29a is formed to have a thickness of 230nm to 330nm, and the second tungsten film 29b is a tungsten film deposited to have a thickness of 50nm to 100nm using physical vapor deposition (PVD).

다음에, 감광막패턴(30)을 식각마스크로 제2 텅스텐막(29b)을 식각한다.Next, the second tungsten film 29b is etched using the photosensitive film pattern 30 as an etching mask.

도 2d에 도시된 바와 같이, 감광막패턴(30)을 제거한 후, 식각된 제2 텅스텐막(29b)을 식각마스크로 실리콘질화막(29a)을 식각한다.As shown in FIG. 2D, after the photoresist layer pattern 30 is removed, the silicon nitride layer 29a is etched using the etched second tungsten layer 29b as an etch mask.

도 2e에 도시된 바와 같이, 제3 텅스텐막(29b)을 제거한 후, 식각된 실리콘질화막(29a)을 식각마스크로 루테늄막(28)을 식각하여 루테늄막으로 된 루테늄 비트라인(28a)을 형성한다.As shown in FIG. 2E, after the third tungsten film 29b is removed, the ruthenium film 28 is etched using the etched silicon nitride film 29a as an etch mask to form a ruthenium bit line 28a made of a ruthenium film. do.

다음에, 루테늄 비트라인(28a) 및 실리콘질화막(29a)을 포함한 전면에 캡핑막(Capping layer, 32)으로 5nm∼30nm 두께의 실리콘질화막을 증착한다.Next, a silicon nitride film having a thickness of 5 nm to 30 nm is deposited on the entire surface including the ruthenium bit line 28a and the silicon nitride film 29a with a capping layer 32.

도 2e에 도시된 것처럼, 제1 실시예에 따른 비트라인은 비트라인콘택과 비트라인이 분리되되, 비트라인콘택이 저항이 서로 다른 이중의 텅스텐막이고, 비트라인이 루테늄막으로 구성되고 있다.As shown in FIG. 2E, the bit line according to the first embodiment includes a bit line contact and a bit line, wherein the bit line contact is a double tungsten film having different resistances, and the bit line is formed of a ruthenium film.

전술한 바와 같이, 비트라인 형성시에 텅스텐막보다 저항이 낮은 루테늄막으로 형성하므로써, 비트라인의 라인 시트저항(Rs)을 낮출 수 있다.As described above, by forming a ruthenium film having a lower resistance than a tungsten film when forming the bit line, the line sheet resistance Rs of the bit line can be lowered.

한편, 루테늄막은 화학기상증착법외에 원자층증착법(ALD) 또는 물리기상증착법(PVD)을 적용하여 증착하여도 텅스텐막보다 저항이 낮기 때문에, 이 증착법들도 적용가능하다.On the other hand, since ruthenium films are deposited by applying atomic layer deposition (ALD) or physical vapor deposition (PVD) in addition to chemical vapor deposition, these deposition methods are also applicable.

도 3은 본 발명의 제2 실시예에 따른 비트라인의 구조 단면도이다.3 is a structural cross-sectional view of a bit line according to a second exemplary embodiment of the present invention.

도 3에 도시된 바와 같이, 소스/드레인 또는 폴리실리콘플러그와 같은 도전성을 갖는 반도체층(41)상에 듀얼 다마신(dual damascene) 패턴, 즉 홀(42a)과 라인(43a)을 제공하는 적층 절연막(42. 43)이 형성되고, 홀(42a)에는 화학기상증착법에 의한 텅스텐막(CVD 텅스텐막)으로 된 텅스텐플러그(44)가 형성되고, 라인(43a)에는 루테늄막으로 된 루테늄비트라인(45)이 형성되어 텅스텐플러그(44)와 수직 연결되고 있다. 도 3에서, 먼저 홀(42a)과 라인(43a)을 형성한 후, 홀(42a)과 라인(43a)에 차례로 텅스텐막과 루테늄막을 매립하여 텅스텐플러그(44)와 루테늄비트라인(45)이 분리된 구조를 형성한다.As shown in FIG. 3, a stack providing a dual damascene pattern, that is, a hole 42a and a line 43a, on a conductive semiconductor layer 41 such as a source / drain or a polysilicon plug. An insulating film 42.43 is formed, a tungsten plug 44 made of a tungsten film (CVD tungsten film) by chemical vapor deposition is formed in the hole 42a, and a ruthenium bit line of a ruthenium film is formed in the line 43a. 45 is formed and is vertically connected with the tungsten plug 44. In FIG. 3, first, the hole 42a and the line 43a are formed, and then the tungsten film and the ruthenium film are buried in the hole 42a and the line 43a, and the tungsten plug 44 and the ruthenium bit line 45 are formed. To form a separate structure.

도 4는 본 발명의 제2 실시예에 따른 비트라인의 구조 단면도이다.4 is a structural cross-sectional view of a bit line according to a second exemplary embodiment of the present invention.

도 4에 도시된 바와 같이, 소스/드레인 또는 폴리실리콘플러그와 같은 도전성을 갖는 반도체층(41)상에 듀얼 다마신 패턴, 즉 홀(42a)과 라인(43a)을 제공하는 적층 절연막(42. 43)이 형성되고, 홀(42a)과 라인(43a)에는 루테늄막(45a)이 모두 매립되고 있다.As shown in FIG. 4, a laminated insulating film 42 providing a dual damascene pattern, that is, a hole 42a and a line 43a, on a semiconductor layer 41 having a conductivity such as a source / drain or a polysilicon plug. 43 is formed, and both the ruthenium film 45a is embedded in the hole 42a and the line 43a.

도 4에서, 먼저 홀(42a)과 라인(43a)을 형성한 후, 홀(42a)과 라인(43a)에 루테늄막을 매립하여 비트라인콘택과 비트라인이 일체화된 구조를 형성한다.In FIG. 4, first, the holes 42a and the lines 43a are formed, and then a ruthenium film is embedded in the holes 42a and the lines 43a to form a structure in which the bit line contacts and the bit lines are integrated.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같은 본 발명은 비트라인의 시트저항을 낮춰 메모리셀의 동작 속도를 높일 수 있으며, 과 비트라인의 높이를 낮추므로써 비트라인 캐패시턴스를 낮추어 결국 센싱 마진(sensing margin)을 높일 수 있는 효과가 있다.As described above, the present invention can increase the operating speed of the memory cell by lowering the sheet resistance of the bit line, and lowering the bit line capacitance by lowering the height of the bit line and thus increasing the sensing margin. have.

Claims (11)

도전성 반도체층;Conductive semiconductor layer; 상기 도전성 반도체층의 일부를 노출시키는 홀을 갖고 상기 반도체층 상에 형성된 층간절연막;An interlayer insulating film formed on the semiconductor layer and having a hole exposing a portion of the conductive semiconductor layer; 상기 홀에 매립된 텅스텐플러그; 및A tungsten plug embedded in the hole; And 상기 텅스텐플러그 상의 루테늄 비트라인Ruthenium bit line on the tungsten plug 을 포함함을 특징으로 하는 반도체 소자.A semiconductor device comprising a. 제1 항에 있어서,According to claim 1, 상기 텅스텐플러그는 저항이 서로 다른 이중 텅스텐막인 것을 특징으로 하는 반도체 소자.The tungsten plug is a semiconductor device, characterized in that the double tungsten film having a different resistance. 제2 항에 있어서,The method of claim 2, 상기 이중 텅스텐막은, SiH4환원법에 의한 고저항 텅스텐막이 상기 도전성 반도체층에 접하고, 상기 고저항 텅스텐막상에 H2환원법에 의한 저저항 텅스텐막이 형성된 것을 특징으로 하는 반도체 소자.The double tungsten film is characterized in that a high resistance tungsten film by SiH 4 reduction is in contact with the conductive semiconductor layer, and a low resistance tungsten film by H 2 reduction is formed on the high resistance tungsten film. 제1 항에 있어서,According to claim 1, 상기 루테늄 비트라인은 50nm∼120nm 두께인 것을 특징으로 하는 반도체 소자.The ruthenium bit line is a semiconductor device, characterized in that 50nm ~ 120nm thickness. 도전성 반도체층;Conductive semiconductor layer; 상기 도전성 반도체층의 일부를 노출시키는 홀과 상기 홀을 노출시키는 라인으로 구성된 듀얼 다마신 패턴;A dual damascene pattern comprising a hole exposing a portion of the conductive semiconductor layer and a line exposing the hole; 상기 홀에 매립된 텅스텐플러그; 및A tungsten plug embedded in the hole; And 상기 라인에 매립되어 상기 텅스텐플러그에 수직 연결되는 루테늄 비트라인A ruthenium bitline embedded in the line and vertically connected to the tungsten plug 을 포함함을 특징으로 하는 반도체 소자.A semiconductor device comprising a. 도전성 반도체층;Conductive semiconductor layer; 상기 도전성 반도체층의 일부를 노출시키는 홀과 상기 홀을 노출시키는 라인으로 구성된 듀얼 다마신 패턴; 및A dual damascene pattern comprising a hole exposing a portion of the conductive semiconductor layer and a line exposing the hole; And 상기 홀과 라인에 모두 매립되어 비트라인콘택과 비트라인을 동시에 형성하는 루테늄막A ruthenium film embedded in both the hole and the line to simultaneously form a bit line contact and a bit line 을 포함함을 특징으로 하는 반도체 소자.A semiconductor device comprising a. 도전성 반도체층 상에 비트라인 콘택홀을 형성하는 단계;Forming a bit line contact hole on the conductive semiconductor layer; 상기 비트라인 콘택홀 내에 배리어막을 형성하는 단계;Forming a barrier layer in the bit line contact hole; 상기 배리어막 상에 상기 비트라인 콘택홀을 채울때까지 저항이 서로 다른 이중 텅스텐막을 형성하는 단계;Forming a double tungsten film having different resistances until the bit line contact hole is filled on the barrier film; 상기 비트라인 콘택홀내에 상기 이중 텅스텐막이 매립되도록 평탄화시켜 텅스텐플러그를 형성하는 단계;Forming a tungsten plug by planarizing the double tungsten film in the bit line contact hole; 상기 텅스텐플러그 상에 루테늄막을 형성하는 단계;Forming a ruthenium film on the tungsten plug; 상기 루테늄막 상에 하드마스크를 형성하는 단계; 및Forming a hard mask on the ruthenium film; And 상기 하드마스크를 식각마스크로 상기 루테늄막을 식각하여 루테늄비트라인을 형성하는 단계Forming a ruthenium bit line by etching the ruthenium layer using the hard mask as an etching mask; 를 포함함을 특징으로 하는 비트라인의 형성 방법.Bitline forming method comprising a. 제7 항에 있어서,The method of claim 7, wherein 상기 이중 텅스텐막을 형성하는 단계는, 화학기상증착법을 이용하되,Forming the double tungsten film, using a chemical vapor deposition method, SiH4환원법을 이용하여 핵생성층을 형성해 주기 위한 하부 텅스텐막을 증착하는 단계; 및Depositing a lower tungsten film for forming a nucleation layer using a SiH 4 reduction method; And 상기 하부 텅스텐막 상에 H2환원법을 이용하여 상기 하부 텅스텐막보다 상대적으로 저항이 낮은 상부 텅스텐막을 증착하는 단계Depositing an upper tungsten film having a lower resistance than the lower tungsten film by using an H 2 reduction method on the lower tungsten film; 를 포함하여 이루어지는 것을 특징으로 하는 비트라인의 형성 방법.Bit line forming method comprising a. 제7 항에 있어서,The method of claim 7, wherein 상기 루테늄막은, 화학기상증착법, 원자층증착법 또는 물리기상증착법을 이용하여 50nm∼120nm 두께로 형성하는 것을 특징으로 하는 비트라인의 형성 방법.The ruthenium film is formed by using a chemical vapor deposition method, atomic layer deposition method or physical vapor deposition method 50nm to 120nm thickness method of forming a bit line. 제7 항에 있어서,The method of claim 7, wherein 상기 하드마스크를 형성하는 단계는,Forming the hard mask, 상기 루테늄막 상에 실리콘질화막을 형성하는 단계;Forming a silicon nitride film on the ruthenium film; 상기 실리콘질화막 상에 제2 텅스텐막을 형성하는 단계;Forming a second tungsten film on the silicon nitride film; 상기 제2 텅스텐막 상에 비트라인을 정의하는 감광막패턴을 형성하는 단계;Forming a photoresist pattern defining a bit line on the second tungsten film; 상기 감광막패턴을 식각마스크로 상기 제2 텅스텐막을 식각하는 단계; 및Etching the second tungsten film using the photoresist pattern as an etching mask; And 상기 식각된 제2 텅스텐막을 식각마스크로 상기 실리콘질화막을 식각하는 단계Etching the silicon nitride layer using the etched second tungsten layer as an etching mask 를 포함함을 특징으로 하는 비트라인의 형성 방법.Forming a bit line, characterized in that it comprises a. 제10 항에 있어서,The method of claim 10, 상기 제2 텅스텐막은, 물리기상증착법을 이용하여 50nm∼100nm의 두께로 증착하는 것을 특징으로 하는 비트라인의 형성 방법.The second tungsten film is deposited using a physical vapor deposition method in a thickness of 50 nm to 100 nm.
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