JP3716406B2 - 絶縁ゲート型半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 89
- 238000004519 manufacturing process Methods 0.000 title claims description 28
- 239000000758 substrate Substances 0.000 claims description 60
- 238000002955 isolation Methods 0.000 claims description 55
- 239000004020 conductor Substances 0.000 claims description 33
- 238000000034 method Methods 0.000 claims description 32
- 229910021332 silicide Inorganic materials 0.000 claims description 27
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 27
- 239000012535 impurity Substances 0.000 claims description 19
- 238000000151 deposition Methods 0.000 claims description 13
- 238000010438 heat treatment Methods 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 9
- 238000000926 separation method Methods 0.000 claims description 6
- 239000012212 insulator Substances 0.000 claims description 4
- 229910019001 CoSi Inorganic materials 0.000 description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 27
- 229910052710 silicon Inorganic materials 0.000 description 27
- 239000010703 silicon Substances 0.000 description 27
- 230000015572 biosynthetic process Effects 0.000 description 22
- 238000010586 diagram Methods 0.000 description 21
- 229910018999 CoSi2 Inorganic materials 0.000 description 16
- 238000009792 diffusion process Methods 0.000 description 14
- 238000005468 ion implantation Methods 0.000 description 14
- 230000003071 parasitic effect Effects 0.000 description 13
- 150000002500 ions Chemical class 0.000 description 10
- 229910052681 coesite Inorganic materials 0.000 description 9
- 229910052906 cristobalite Inorganic materials 0.000 description 9
- 238000005530 etching Methods 0.000 description 9
- 239000000377 silicon dioxide Substances 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052682 stishovite Inorganic materials 0.000 description 9
- 229910052905 tridymite Inorganic materials 0.000 description 9
- 229910052760 oxygen Inorganic materials 0.000 description 8
- 239000001301 oxygen Substances 0.000 description 8
- 238000009413 insulation Methods 0.000 description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 6
- -1 oxygen ions Chemical class 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 238000004151 rapid thermal annealing Methods 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910008484 TiSi Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
- H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact
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- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Description
【０００１】
【発明の属する技術分野】
本発明は絶縁ゲート型半導体装置及びその製造方法に関するものであり、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いたＭＯＳＦＥＴ等の絶縁ゲート型半導体装置（ＩＧＦＥＴ）におけるボディコンタクト領域の形成に伴う短絡、寄生容量の増加、或いは、チップサイズの増加を防止するための構成に特徴のある絶縁ゲート型半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、ＭＯＳ型半導体装置においては、ゲート電極直下のチャネル領域の形成される半導体領域にキャリアが蓄積することによってしきい値電圧Ｖthやドレイン電流Ｉdsが変動することがあり、半導体領域がフローティング状態となるＳＯＩ−ＭＯＳ型半導体装置、特に、半導体領域が完全に空乏化しないＰＤ（Ｐａｒｔｉａｌｌｙ Ｄｅｐｌｅｔｅｄ）ＳＯＩ−ＭＯＳ型半導体装置において問題となる。
【０００３】
この様なしきい値電圧Ｖth等の変動を防止するために、チャネル領域の形成される半導体領域に対してボディコンタクトを取ることによって蓄積したキャリアを引く抜くことが行われているので、ここで、図１４及び図１５を参照して従来のボディコンタクト領域を設けたＭＯＳ型半導体装置を説明する。
【０００４】
図１４参照
図１４は、従来のＭＯＳＦＥＴの一例を示す説明図であり、図１４（ａ）は平面図、図１４（ｂ）は図１４（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った断面図であり、また、図１４（ｃ）は図１４（ａ）におけるＢ−Ｂ′を結ぶ一点鎖線に沿った断面図である。 但し、この場合には、ｎチャネル型ＭＯＳＦＥＴのみを示すが、ｐチャネル型ＭＯＳＦＥＴにおいても導電型、したがって、用いる不純物が異なるだけで実質的には同じである。
【０００５】
まず、ｐ型シリコン基板７１の表面側にｐ型ウエル領域７２を設けるとともに、ＬＯＣＯＳ（選択酸化）法或いはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ：シャロートレンチ分離）法を用いて素子形成領域を囲む素子分離酸化膜７３を形成すると同時に、ボディコンタクト領域を分離するための素子内分離酸化膜７４を形成する。
【０００６】
次いで、ｐ型ウエル領域７２の露出表面にゲート酸化膜７５を形成したのち、全面にアモルファスシリコン膜等の電極用被膜を堆積させ、イオン注入等によって導電性を付与したのち、エッチングすることによってゲート電極７６を形成し、次いで、ゲート電極７６をマスクとしてＰ等のｎ型不純物をイオン注入することによって追い込み拡散領域７７を形成する。
【０００７】
次いで、ＳｉＯ2 膜を全面に堆積させたのち異方性エッチングを施すことによってゲート電極７６の側面等にサイドウォール７８を形成し、次いで、ボディコンタクト形成領域をレジストでマスクした状態で、ゲート電極７６及びサイドウォール７８をマスクとしてＰイオンを注入することによってｎ型ソース領域７９及びｎ型ドレイン領域８０を形成する。
【０００８】
次いで、ｎ型ソース領域７９及びｎ型ドレイン領域８０をレジストでマスクした状態で、ボディコンタクト形成領域にＢをイオン注入することによってボディコンタクト領域８１を形成し、次いで、全面にＣｏ膜を堆積させたのち、熱処理を施すことによってシリサイド化させてシリコンが露出している領域にＣｏＳｉ及びＣｏＳｉ2 からなるシリサイド層を形成する。
【０００９】
次いで、未反応のＣｏ膜を選択的に除去したのち、再び、熱処理を施すことによってシリサイド層の内のＣｏＳｉをＣｏＳｉ2 に変換することによってＣｏＳｉ2 層８２〜８５を形成し、ボディコンタクト電極を有するＭＯＳ型半導体装置の基本構成が完成する。
なお、ＣｏＳｉ2 層８３はソース電極、ＣｏＳｉ2 層８４はドレイン電極、及び、ＣｏＳｉ2 層８５はボディコンタクト電極となる。
【００１０】
しかし、近年における半導体装置の高集積化或いは高速化の進展に伴い、素子を微細化するとともに基板との間の寄生容量を低減するために、能動素子領域を基板から絶縁分離したＳＯＩ基板を用いたＭＯＳ型半導体装置が注目を集めているが、この様なＳＯＩ−ＭＯＳ型半導体装置においては能動素子領域が完全に絶縁分離されてフローティング状態になっているので、図１４の場合のように、ウエル領域を介してボディコンタクト領域によってゲート電極直下の電位を制御することが不可能となる。
【００１１】
したがって、従来のＳＯＩ−ＭＯＳ型半導体装置においては、ゲート電極のゲート幅方向（即ち、チャネル長方向と垂直方向）にチャネルが形成される半導体領域と同導電型の突出した島状領域を設け、この島状領域にボディコンタクト電極を設けることが提案されている（必要ならば、例えば、特開平８−１２５１８７号公報）。
【００１２】
しかし、この様なボディコンタクトのための突出した島状領域は素子の微細化の障害となるので、素子の微細化が進に連れて、セパレータを用いることによってソース・ドレイン領域の近傍にボディコンタクト領域を設けるとともに、自己整合的にコタクト電極を形成するためにシリサイド電極の使用が試みられているので、この様なセパレータを設けた従来のＳＯＩ−ＭＯＳＦＥＴを図１５を参照して説明する。
【００１３】
図１５参照
図１５は、従来のＳＯＩ−ＭＯＳＦＥＴの一例を示す説明図であり、図１５（ａ）は平面図、図１５（ｂ）は図１５（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った断面図であり、また、図１５（ｃ）は図１５（ａ）におけるＢ−Ｂ′を結ぶ一点鎖線に沿った断面図である。
但し、この場合も、ｎチャネル型ＭＯＳＦＥＴのみを示すが、ｐチャネル型ＭＯＳＦＥＴにおいても導電型、したがって、用いる不純物が異なるだけで実質的には同じである。
【００１４】
まず、シリコン基板９１の所定深さに酸素イオンを注入したのち熱処理を行って酸素イオン注入領域をＳｉＯ2 に変換してＢＯＸ（Ｂｕｒｉｅｄ Ｏｘｉｄｅ）、即ち、基板分離酸化膜９２を形成し、次いで、表面にＢをイオン注入することによってｐ型シリコン層９３を形成する。
【００１５】
次いで、ＳＴＩ（シャロートレンチ分離）法を用いて素子形成領域を囲む素子分離酸化膜９４を形成したのち、ｐ型シリコン層９３の表面にゲート絶縁膜９５を形成し、次いで、全面にアモルファスシリコン膜等の電極用被膜を堆積させ、イオン注入等によって導電性を付与したのち、エッチングすることによってＴ字状の電極パターンを形成する
このＴ字状の電極パターンの支柱の部分がゲート電極９６となり、梁状の部分がゲート動作とは関係のないセパレータ９７となる。
【００１６】
次いで、ゲート電極９６をマスクとしてＰ等のｎ型不純物をイオン注入することによって追い込み拡散領域９８を形成したのち、ＳｉＯ2 膜を全面に堆積させて異方性エッチングを施すことによってゲート電極９６の側面等にサイドウォール９９を形成し、次いで、ボディコンタクト形成領域をレジストでマスクした状態で、ゲート電極９６、セパレータ９７、及び、サイドウォール９９をマスクとしてＰイオンを注入することによってｎ型ソース領域１００及びｎ型ドレイン領域１０１を形成する。
【００１７】
次いで、ｎ型ソース領域１００及びｎ型ドレイン領域１０１をレジストでマスクした状態で、ボディコンタクト形成領域にＢＦ2 をイオン注入することによってボディコンタクト領域１０２を形成したのち、全面にＣｏ膜を堆積させ、次いで、熱処理を施すことによってシリサイド化させてシリコンが露出している領域にＣｏＳｉ及びＣｏＳｉ2 からなるシリサイド層を形成する。
【００１８】
次いで、未反応のＣｏ膜を選択的に除去したのち、再び、熱処理を施すことによってシリサイド層の内のＣｏＳｉをＣｏＳｉ2 に変換することによってＣｏＳｉ2 層１０３〜１０６を形成し、ボディコンタクト電極を有するＳＯＩ−ＭＯＳ型半導体装置の基本構成が完成する。
なお、ＣｏＳｉ2 層１０４はソース電極、ＣｏＳｉ2 層１０５はドレイン電極、及び、ＣｏＳｉ2 層１０６はボディコンタクト電極となる。
【００１９】
この様なＳＯＩ−ＭＯＳＦＥＴにおいては、セパレータ９７がイオン注入マスクの一部となるとともに、ソース・ドレイン電極となるＣｏＳｉ2 層１０４，１０５電極、ボディコンタクト電極となるＣｏＳｉ2 層１０６とをサイドウォール９９を介して分離しているので、ボディコンタクト電極とソース・ドレイン電極とが短絡することがない。
【００２０】
この場合、チャネル領域が形成されるｐ型シリコン層９３は、ボディコンタクト領域１０２を介して所定の電位に設定されるので、Ｖthの変動が防止され、また、ｎ型ソース領域１００或いはｎ型ドレイン領域１０１とボディコンタクト領域１０２とはｐ型シリコン層９３を介して接しているので、ｐ+ ／ｎ+ 接合が形成されることがなく、したがって、ドレイン耐圧が低下することがない。
【００２１】
【発明が解決しようとする課題】
しかし、この様なセパレータを用いたＳＯＩ−ＭＯＳＦＥＴにおいては、セパレータの側壁に設けたサイドウォールによってボディコンタクト電極とソース・ドレイン電極との短絡を防止しているが、サイドウォールの高さが低いとシリサイド化工程においては、サイドウォールの表面に堆積した金属膜にもＳｉが拡散してゆき合金化し、この部分のシリサイドを除去することができないので、このシリサイド層が介してボディコンタクト電極とソース・ドレイン電極とが短絡するという問題がある。
【００２２】
また、通常の使用状態のように、トランジスタをアレイ状に配列した場合、隣接するセパレータ同士が異電位である場合、短絡を防止するために両者の間を一定の距離だけ離間させる必要があり、それによって、チップ面積が増加するという問題がある。
【００２３】
さらに、セパレータの幅は、セパレータを形成する際のフォトリソグラフィー工程の重合わせ精度、セパレータのエッチング工程における仕上がり寸法のバラツキ、及び、ボディコンタクト領域形成工程におけるイオン注入マスクの重ね合わせ精度等に依存するため、一つのトランジスタに占める面積はチャネル形成に機能するゲート電極と同じオーダーとなり寄生容量が増大するため、ゲート遅延が大きくなってデバイス性能を劣化させるという問題がある。
【００２４】
したがって、本発明は、電極間の短絡を防止するとともに、セパレータ同士の短絡を防止し、また、寄生容量の増大を防止することを目的とする。
【００２５】
【課題を解決するための手段】
ここで、図１を参照して本発明における課題を解決するための手段を説明する。
なお、図１は、本発明の原理的構成の説明図であり、図１（ａ）は平面図、図１（ｂ）は図１（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った断面図であり、また、図１（ｃ）は図１（ａ）におけるＢ−Ｂ′を結ぶ一点鎖線に沿った断面図である。
図１（ａ）乃至（ｂ）参照
（１）本発明は、能動領域となる半導体層３を基板分離用絶縁膜２によって半導体基板１から分離した絶縁ゲート型半導体装置において、支柱状の主ゲート電極６と梁状導電体パターン７からなるＴ字状のゲート電極を設け、梁状導電体パターン７によって第１の導電型とは反対導電型の第２の導電型のソース領域のチャネル長方向の外側端部と第２の導電型のドレイン領域のチャネル長方向の外側端部に跨がる長さを有する第１の導電型のボディコンタクト領域９を第２の導電型のソース領域及び第２の導電型のドレイン領域から分離するとともに、梁状導電体パターン７の直下のゲート絶縁膜の膜厚を梁状導電体パターン７の全長にわたって主ゲート電極６の直下のゲート絶縁膜４の膜厚より厚くしたことを特徴とする。
【００２６】
この様に、梁状導電体パターン７、即ち、セパレータを有するＴ字状のゲート電極を設けた場合、梁状導電体パターン７の直下のゲート絶縁膜の膜厚を主ゲート電極６の直下のゲート絶縁膜４の膜厚より厚くすることによって、即ち、厚膜部５を設けることによってセパレータに起因する寄生容量が低減される。
【００２７】
また、上記（１）において、ゲート電極の側壁にサイドウォール８を設けるとともに、少なくとも半導体層３の露出表面にシリサイド電極１０を設けることが望ましい。
即ち、セパレータの直下はゲート絶縁膜４の厚膜部５となっているので、それに伴って主ゲート電極６の膜厚も厚くなるので、サイドウォール８の高さも高くなり、それによって、シリサイド電極１０が互いに接続することがなくなるので、各シリサイド電極１０間の短絡を防止することができる。
また、高いサイドウォール８を設けることによって隣接する素子のセパレータ間の分離はより確実になるので、短絡防止のための余分なスペースが不要になり、それによってトランジスタピッチを縮小することができる。
【００２８】
（２）また、本発明は、能動領域となる半導体層３を基板分離用絶縁膜２によって半導体基板１から分離した絶縁ゲート型半導体装置において、第１の導電型とは反対導電型の第２の導電型のソース領域のチャネル長方向の外側端部と第２の導電型のドレイン領域のチャネル長方向の外側端部に跨がる長さを有する第１の導電型のボディコンタクト領域９を設けるとともに、第１の導電型のボディコンタクト領域９と第２の導電型のソース領域及び第２の導電型のドレイン領域との境界に位置する第１の導電型の半導体領域の表面に設けた絶縁膜の膜厚を、境界の全長にわたってゲート電極の直下のゲート絶縁膜４の膜厚より厚くしたことを特徴とする。
【００２９】
この様に、一導電型のボディコンタクト領域９と逆導電型のソース・ドレイン領域との境界に位置する一導電型半導体領域の表面に設けた絶縁膜の膜厚を、ゲート電極の直下のゲート絶縁膜４の膜厚より厚くすることによって、最終的にセパレータが不要になるので、セパレータに起因する寄生容量が発生することはなく、且つ、セパレータ同士を分離するためのスペースも不要になるのでトランジスタピッチの縮小が可能になる。
【００３０】
また、上記（２）において、ゲート電極の側壁にサイドウォール８を設けるとともに、少なくとも半導体層３の露出表面にシリサイド電極１０を設けることが望ましい。
即ち、高いサイドウォール８を設けることによって隣接する素子のセパレータ間を確実に絶縁分離されるので余分な分離のためのスペースが不要になり、且つ、セパレータと主ゲート電極６との接続部におけるトランジスタ性能の変化を考慮する必要がなくなる。
また、一導電型のボディコンタクト領域９と逆導電型のソース・ドレイン領域との境界に位置する一導電型半導体領域の表面には厚い絶縁膜、即ち、厚膜部５が設けられているので、シリサイド電極１０を形成する際に、一導電型のボディコンタクト領域９と逆導電型のソース・ドレイン領域との境界に位置する一導電型半導体領域の表面がシリサイド化される危険性が全くなくなる。
【００３１】
（３）また、本発明は、能動領域となる半導体層３を基板分離用絶縁膜２によって半導体基板１から分離した絶縁ゲート型半導体装置において、第１の導電型とは反対導電型の第２の導電型のソース領域のチャネル長方向の外側端部と第２の導電型のドレイン領域のチャネル長方向の外側端部に跨がる長さを有する第１の導電型のボディコンタクト領域９を設けるとともに、第１の導電型のボディコンタクト領域９と第２の導電型のソース領域及び第２の導電型のドレイン領域との境界に位置する第１の導電型の半導体領域の表面に、境界の全長にわたってゲート電極の直下のゲート絶縁膜４の膜厚より厚い埋込絶縁膜を設けたことを特徴とする。
【００３２】
この様に、一導電型のボディコンタクト領域９と逆導電型のソース・ドレイン領域との境界に位置する一導電型半導体領域の表面にゲート電極の直下のゲート絶縁膜４の膜厚より厚い埋込絶縁膜、即ち、素子内分離絶縁膜を設けることによって、セパレータが不要になるので、セパレータに起因する寄生容量が発生することはなく、且つ、セパレータと主ゲート電極６との接続部におけるトランジスタ性能の変化を考慮する必要がなくなる。
また、セパレータ同士を分離するためのスペースも不要になるのでトランジスタピッチの縮小が可能になる。
【００３５】
（４）また、本発明は、能動領域となる半導体層３を基板分離用絶縁膜２によって半導体基板１から分離した絶縁ゲート型半導体装置において、支柱状の主ゲート電極６と梁状導電体パターン７からなる非対称なＴ字状のゲート電極を設けるとともに、梁状導電体パターン７の少なくとも一部が実効的なゲート電極として機能し、且つ、第１の導電型のボディコンタクト領域９と、第１の導電型とは反対導電型の第２の導電型のソース領域及び第２の導電型のドレイン領域の一方とがｐｎ接合を形成していることを特徴とする。
【００３６】
この様に、Ｌ字状或いは非対称なＴ字状のゲート電極を構成する梁状導電体パターン７の少なくとも一部も実効的なゲート電極とすることによって、実効的なチャネル幅が増加するのでトランジスタ性能が向上する。
また、梁状導電体パターン７はボディコンタクト領域９を形成する際のマスクとして用いていないので、梁状導電体パターン７の幅を主ゲート電極６の幅と同じにすることができる。
【００３７】
また、本発明は、上記（４）または（５）において、ゲート電極の側壁にサイドウォール８を設けるとともに、少なくとも半導体層３の露出表面にシリサイド電極１０を設けることが望ましい。
即ち、このようにシリサイド電極１０を設けることによって、ボディコンタクト領域９と同電位で使用する領域に対する電極を一体に形成することができ、一方、ボディコンタクト領域９と異電位に設定する領域はサイドウォール８によって電気的に絶縁することができる。
【００３８】
また、本発明は、上記（１）乃至（５）のいずれかにおいて、ゲート電極の側端部の半導体層３に、追い込み拡散領域を有することを特徴とする。
即ち、追い込み拡散領域を設けることによってゲート電極の側端部にオフセット領域が形成されることが防止され、特に、サイドウォール８を設ける場合に有効になる。
【００３９】
（５）また、本発明は、能動領域となる半導体層３を基板分離用絶縁膜２によって半導体基板１から分離した絶縁ゲート型半導体装置の製造方法において、第１の導電型の半導体層３の表面に部分的に膜厚の異なるゲート絶縁膜４を設ける工程、ゲート絶縁膜４の厚膜部５に梁状導電体パターン７を設けるとともに、ゲート絶縁膜４上に支柱状の主ゲート電極６を設けてＴ字状のゲート電極を形成する工程、ゲート電極の側面にサイドウォール８を形成する工程、主ゲート電極６及び梁状導電体パターン７をマスクとして不純物を導入して第１の導電型とは反対導電型の第２の導電型のソース領域及び第２の導電型のドレイン領域を形成する工程、梁状導電体パターン７をマスクとして不純物を導入して第２の導電型のソース領域のチャネル長方向の外側端部と第２の導電型のドレイン領域のチャネル長方向の外側端部に跨がる長さを有する第１の導電型のボディコンタクト領域９を形成する工程、及び、全面に金属膜を堆積させたのち熱処理を行うことによってシリサイド電極１０を形成する工程を有することを特徴とする。
【００４０】
この様に、梁状導電体パターン７、即ち、セパレータをゲート絶縁膜４の厚膜部５に設けることによって、サイドウォール８の高さを高くすることができ、それによって、シリサイド電極１０がサイドウォール８上に形成されるのを防止することができ、シリサイド電極１０間の短絡を防止することができる。
【００４１】
（６）また、本発明は、能動領域となる半導体層３を基板分離用絶縁膜２によって半導体基板１から分離した絶縁ゲート型半導体装置の製造方法において、第１の導電型の半導体層３の表面に部分的に膜厚の異なるゲート絶縁膜４を設ける工程、ゲート絶縁膜４の厚膜部５に梁状導電体パターン７を設けるとともに、ゲート絶縁膜４上に支柱状の主ゲート電極６を設けてＴ字状のゲート電極を形成する工程、ゲート電極の側面にサイドウォール８を形成する工程、主ゲート電極６及び梁状導電体パターン７をマスクとして不純物を導入して第１の導電型とは反対導電型の第２の導電型のソース領域及び第２の導電型のドレイン領域を形成する工程、梁状導電体パターン７をマスクとして不純物を導入して導電型のソース領域のチャネル長方向の外側端部と第２の導電型のドレイン領域のチャネル長方向の外側端部に跨がる長さを有する第１の導電型のボディコンタクト領域９を形成する工程、及び、梁状導電体パターン７を除去したのち全面に金属膜を堆積させ、熱処理を行うことによってシリサイド電極１０を形成する工程を有することを特徴とする。
【００４２】
この様に、全面にシリサイド電極１０を形成するための金属膜を堆積させる前に、不純物導入マスクとなる梁状導電体パターン７、即ち、セパレータを除去することによって、セパレータによる寄生容量をなくすことができる。
また、シリサイド化工程においては、セパレータの除去部には、厚膜部５が存在するので、金属膜の堆積工程の前の洗浄工程等において半導体層３が露出することがなく、したがって、除去部にシリサイド電極１０が形成されることがなくなる。
【００４３】
（７）また、本発明は、能動領域となる半導体層３を基板分離用絶縁膜２によって半導体基板１から分離した絶縁ゲート型半導体装置の製造方法において、第１の導電型の半導体層３の表面に深さの異なる溝を形成し、溝を絶縁物によって埋め込むことによって素子分離絶縁膜と素子内分離絶縁膜を形成する工程、ゲート絶縁膜４上にゲート電極を設ける工程、ゲート電極の側面にサイドウォール８を形成する工程、ゲート電極及び素子内分離絶縁膜をマスクとして不純物を導入して第１の導電型とは反対導電型の第２の導電型のソース領域及び第２の導電型のドレイン領域を形成する工程、素子内分離絶縁膜をマスクとして不純物を導入して第２の導電型のソース領域のチャネル長方向の外側端部と第２の導電型のドレイン領域のチャネル長方向の外側端部に跨がる長さを有する第１の導電型のボディコンタクト領域９を形成する工程、及び、全面に金属膜を堆積させ、熱処理を行うことによってシリサイド電極１０を形成する工程を有することを特徴とする。
【００４４】
この様に、ボディコンタクト領域９とソース・ドレイン領域との間を埋込絶縁物からなる素子内分離絶縁膜によって分離することによって、セパレータが不要になり、トランジスタピッチの縮小が可能になり、且つ、セパレータと主ゲート電極６との接続部におけるトランジスタ特性の変化を考慮する必要がなくなる。
【００４５】
また、本発明は、上記（６）乃至（８）のいずれかにおいて、サイドウォール８を形成する前に、不純物を導入してゲート電極の側端部に追い込み拡散領域を形成する工程を有することが望ましい。
即ち、サイドウォール８を形成する前に、追い込み拡散領域を形成することによって、サイドウォール８の直下がオフセット領域になることを防止することができる。
【００４６】
【発明の実施の形態】
ここで、図２乃至図６を参照して本発明の第１の実施の形態のＳＯＩ−ＭＯＳＦＥＴの製造工程を説明するが、説明を簡単にするために、ｎチャネル型ＭＯＳＦＥＴの製造工程として説明する。
図２（ａ）参照
図２（ａ）の上側の図は平面図であり、下側の図は平面図のＡ−Ａ′を結ぶ一点鎖線に沿った断面図である。
まず、シリコン基板１１の所定深さに酸素イオンを注入したのち熱処理を行って酸素イオン注入領域をＳｉＯ2 に変換して基板分離酸化膜１２を形成し、次いで、表面にＢをイオン注入することによってｐ型シリコン層１３を形成する。
次いで、ＳＴＩ法を用いて素子形成領域の周囲に素子分離酸化膜１４を形成したのち、ｐ型シリコン層９３の表面に熱酸化によってゲート絶縁膜１５を形成する。
【００４７】
図２（ｂ）参照
次いで、ボディコンタクト形成領域を覆うレジストパターン１６をマスクとしてウェット・エッチングを施すことによって、ゲート絶縁膜１５の露出部を除去する。
【００４８】
図３（ｃ）参照
次いで、レジストパターン１６を除去したのち、熱酸化によって厚さが、例えば、４ｎｍのゲート絶縁膜１７を形成する。
この際、ゲート絶縁膜１５の残部は、厚さが、例えば、３．５ｎｍ余分に厚い７．５ｎｍの厚膜部１８となり、ゲート絶縁膜１７に膜厚差が形成される。
【００４９】
図３（ｄ）参照
なお、図３（ｄ）の上側の図は平面図であり、下側の図は平面図のＡ−Ａ′を結ぶ一点鎖線に沿った断面図である。
次いで、全面に、厚さが、例えば、１８０ｎｍのアモルファスシリコン膜を堆積させたのち、Ｐをイオン注入し、次いで、アニールすることによってｎ型多結晶シリコン膜に変換したのち、Ｔ字状のレジストパターン１９をマスクとしてドライ・エッチングすることによって幅が、例えば、０．１８μｍの支柱状のゲート電極２０と、幅が、例えば、０．５０μｍの梁状のセパレータ２１を形成する。
【００５０】
次いで、ウェット・エッチングを施すことによって、ゲート絶縁膜１７及び厚膜部１８の露出部を除去してｐ型シリコン層１３の表面を露出させる。
なお、図においては、セパレータ２１とゲート電極２０とを異なった砂地で表現しているが、同じｎ型多結晶シリコン膜によって構成されるものである。
【００５１】
図４（ｅ）参照
なお、図４（ｅ）の上側の図は平面図であり、真中の図は平面図のＡ−Ａ′を結ぶ一点鎖線に沿った断面図であり、また、下側の図は平面図のＢ−Ｂ′を結ぶ一点鎖線に沿った断面図である。
次いで、ボディコンタクト形成領域をレジストパターン（図示せず）で被覆したのち、Ｐをイオン注入することによってゲート電極２０の側端部直下にｎ型の追い込み拡散領域２７を形成する。
【００５２】
次いで、ＳｉＯ2 膜を全面に堆積させたのち、異方性エッチングを施すことによってゲート電極２０とセパレータ２１の側面等にサイドウォール２２を形成し、次いで、ボディコンタクト形成領域をレジストパターン２３でマスクした状態で、ゲート電極２０、セパレータ２１、及び、サイドウォール２２をマスクとしてＰイオン２４を注入することによってｎ型ソース領域２５及びｎ型ドレイン領域２６を形成する。
【００５３】
図５（ｆ）参照
次いで、レジストパターン２３を除去したのち、ｎ型ソース領域２５及びｎ型ドレイン領域２６をレジストパターン２８でマスクした状態で、Ｂイオン２９を注入することによってボディコンタクト領域３０を形成する。
【００５４】
図５（ｇ）参照
なお、上側の図はＡ−Ａ′に沿った断面図であり、下側の図はＢ−Ｂ′に沿った断面図である。
次いで、レジストパターン２８を除去したのち、洗浄を行い、次いで、スパッタリング法を用いて全面にＣｏ膜３１を堆積させる。
【００５５】
図６（ｈ）参照
なお、図６（ｈ）の上側の図は平面図であり、真中の図は平面図のＡ−Ａ′を結ぶ一点鎖線に沿った断面図であり、また、下側の図は平面図のＢ−Ｂ′を結ぶ一点鎖線に沿った断面図である。
次いで、Ｎ2 雰囲気中で、急速熱処理（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ：ＲＴＡ）を施すことによって、Ｃｏ膜３１とＳｉとを反応させてＣｏＳｉ層を形成したのち、Ｈ2 ＳＯ4 ：Ｈ2 Ｏ2 ＝３：１の混合液でエッチングを行うことによって素子分離酸化膜１４及びサイドウォール２２等の絶縁膜の上の未反応Ｃｏ膜を除去する。
【００５６】
次いで、再び、Ｎ2 雰囲気中でＲＴＡ処理を施すことによってＣｏＳｉ層とＳｉとを再び反応させて、ゲート電極２０、セパレータ２１、ｎ型ソース領域２５、ｎ型ドレイン領域２６、及び、ボディコンタクト領域３０の表面に低抵抗相のＣｏＳｉ2 層３２を形成することによって、ＳＯＩ−ＭＯＳＦＥＴの基本構造が完成する。
【００５７】
この場合、セパレータ２１の側面に形成されたサイドウォール２２の高さは、厚膜部１８の存在によって高くなっているので、シリサイド化反応の際に、サイドウォール２２の表面上のＣｏ膜３１がシリサイド化することがなく、したがって、隣接する素子のセパレータ２１同士がサイドウォール２２上に形成されたシリサイド層を介して電気的に接続されることがないので、素子ピッチを縮小することができる。
また、セパレータ２１をイオン注入マスクとして作用する程度の膜厚にするために、結果的にゲート電極２０の膜厚も厚くなるのでゲート電極２０の側壁のサイドウォール２２も高くなるので、ＣｏＳｉ2 層３２間の短絡も防止することができる。
【００５８】
また、セパレータ２１の直下には厚い厚膜部１８が存在するので、セパレータ２１に起因する寄生容量を大幅に低減することが可能になり、それによって、ゲート遅延を低減することができる。
なお、厚膜部１８を形成するための２段階の工程は、周辺回路を構成する高耐圧トランジスタの形成工程と同じ工程とすることによって、工程数が増加することがない。
【００５９】
次に、図７及び図８を参照して、本発明の第２の実施の形態のＳＯＩ−ＭＯＳＦＥＴの製造工程を説明する。
図７（ａ）参照
まず、上記の第１の実施の形態と全く同様に、図５（ｆ）までの工程を行ってボディコンタクト領域３０を形成したのち、レジストパターン２８を除去することによって、図７（ａ）の構造が得られる。
【００６０】
図７（ｂ）参照
次いで、セパレータ２１に対応する形状の開口部を有するレジストパターン３３をマスクとしてドライ・エッチングを行うことによって、セパレータ２１のみを選択的に除去する。
【００６１】
図７（ｃ）参照
次いで、レジストパターン３３を除去したのち、洗浄を行い、次いで、スパッタリング法を用いて全面にＣｏ膜３１を堆積させる。
この洗浄工程において、セパレータ２１の除去部には厚膜部１８が存在するので、エッチングによって、除去部においてＳｉＯ2 膜が除去されてｐ型シリコン層が露出することがなく、この部分においてｐ型シリコン層１３とＣｏ膜３１とが接触することがない。
【００６２】
図８（ｄ）参照
なお、図８（ｄ）の上側の図は平面図であり、真中の図は平面図のＡ−Ａ′を結ぶ一点鎖線に沿った断面図であり、また、下側の図は平面図のＢ−Ｂ′を結ぶ一点鎖線に沿った断面図である。
次いで、Ｎ2 雰囲気中で、ＲＴＡ処理を施すことによって、Ｃｏ膜３１とＳｉとを反応させてＣｏＳｉ層を形成したのち、Ｈ2 ＳＯ4 ：Ｈ2 Ｏ2 ＝３：１の混合液でエッチングを行うことによって素子分離酸化膜１４、厚膜部１８、及び、サイドウォール２２等の絶縁膜の上の未反応Ｃｏ膜を除去する。
【００６３】
次いで、再び、Ｎ2 雰囲気中でＲＴＡ処理を施すことによってＣｏＳｉ層とＳｉとを再び反応させて、ゲート電極２０、ｎ型ソース領域２５、ｎ型ドレイン領域２６、及び、ボディコンタクト領域３０の表面に低抵抗相のＣｏＳｉ2 層３２を形成することによって、ＳＯＩ−ＭＯＳＦＥＴの基本構造が完成する。
【００６４】
この第２の実施の形態においては、イオン注入のためのマスクとなるセパレータ２１をイオン注入後に除去しているので、セパレータ２１に起因する寄生容量をなくすことができ、セパレータ２１に起因するゲート遅延が発生することがない。
【００６５】
また、シリサイド化工程において、ゲート電極２０のゲート幅方向の端部に形成されたＣｏＳｉ2 層３２が多少突出したとしても、厚い厚膜部１８上であるので、寄生容量が問題となることがない。
【００６６】
また、セパレータ２１を除去しているので、ゲート電極２０とセパレータ２１との接続部がなくなるので、接続部によるトランジスタ特性の変化を考慮する必要がなくなる。
【００６７】
次いで、図９乃至図１２を参照して、本発明の第３の実施の形態のＳＯＩ−ＭＯＳＦＥＴの製造工程を説明する。
図９（ａ）参照
まず、シリコン基板１１の所定深さに酸素イオンを注入したのち熱処理を行って酸素イオン注入領域をＳｉＯ2 に変換して基板分離酸化膜１２を形成し、次いで、表面にＢをイオン注入することによってｐ型シリコン層４１を形成したのち、下地となるＳｉＯ2 膜４２及び、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程におけるストッパーとなるＳｉＮ膜４３を順次形成する。
【００６８】
図９（ｂ）参照
次いで、レジストパターン４４をマスクとしてドライ・エッチングを施すことによって、ボディコンタクト形成領域と他の領域とを分離するためのシャロートレンチ４５を形成する。
【００６９】
図９（ｃ）参照
次いで、レジストパターン４４を除去したのち、新たに設けたレジストパターン４６をマスクとしてドライ・エッチングを施すことによって、素子形成領域を囲む基板分離酸化膜１２に達する深さの素子分離用トレンチ４７を形成する。
【００７０】
図１０（ｄ）参照
次いで、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）−ＣＶＤ法を用いて全面にＳｉＯ2 膜４８を堆積することによって、シャロートレンチ４５及び素子分離用トレンチ４７をＳｉＯ2 膜４８によって完全に埋め込む。
【００７１】
図１０（ｅ）参照
次いで、ＣＭＰ法によってＳｉＯ2 膜４８を研磨することによって、ＳｉＮ膜４３が露出するまでＳｉＯ2 膜４８を除去することによって、素子分離用トレンチ４７を埋め込む素子分離酸化膜４９とシャロートレンチ４５を埋め込む素子内分離酸化膜５０を形成する。
【００７２】
図１０（ｆ）参照
次いで、ＳｉＮ膜４３及びＳｉＯ2 膜４２を除去したのち、全面にＢイオン５１を注入することによってシリコン層４１をｐ型シリコン層５２に変換する。
【００７３】
図１１（ｇ）参照
次いで、素子形成領域の表面にＳｉＯＮ膜からなるゲート絶縁膜５３を形成する。
【００７４】
図１１（ｈ）参照
なお、上側の図は平面図であり、下側の図は平面図のＡ−Ａ′を結ぶ一点鎖線に沿った断面図である。
次いで、全面に、厚さが、例えば、１８０ｎｍのアモルファスシリコン膜を堆積させたのち、Ｐをイオン注入し、次いで、アニールすることによってｎ型多結晶シリコン膜に変換したのち、ドライ・エッチングすることによって幅が、例えば、０．１８μｍのゲート電極５４を形成する。
次いで、ウェット・エッチングを施すことによって、ゲート絶縁膜５３の露出部を除去してｐ型シリコン層５２の表面を露出させる。
【００７５】
図１２（ｉ）参照
なお、図１２（ｉ）の上側の図は平面図であり、真中の図は平面図のＡ−Ａ′を結ぶ一点鎖線に沿った断面図であり、また、下側の図は平面図のＢ−Ｂ′を結ぶ一点鎖線に沿った断面図である。
次いで、ボディコンタクト形成領域をレジストパターンで被覆したのち、Ｐをイオン注入することによってｎ型の追い込み拡散領域５６を形成する。
【００７６】
次いで、ＳｉＯ2 膜を全面に堆積させたのち、異方性エッチングを施すことによってゲート電極５４の側面等にサイドウォール５５を形成し、次いで、ボディコンタクト形成領域をレジストパターンでマスクした状態で、ゲート電極５４、及びサイドウォール５５をマスクとしてＰイオンを注入することによってｎ型ソース領域５７及びｎ型ドレイン領域５８を形成する。
【００７７】
次いで、レジストパターンを除去したのち、ｎ型ソース領域５７及びｎ型ドレイン領域５８をレジストパターンでマスクした状態で、Ｂイオンを注入することによってボディコンタクト領域３０を形成する。
【００７８】
以降は上記の第１の実施の形態と全く同様な工程によって、ゲート電極５４、ｎ型ソース領域５７、ｎ型ドレイン領域５８、及び、ボディコンタクト領域３０の表面に低抵抗相のＣｏＳｉ2 層３２を形成することによって、ＳＯＩ−ＭＯＳＦＥＴの基本構造が完成する。
【００７９】
この第３の実施の形態においては、予めボディコンタクト形成領域を分離する素子内分離酸化膜５０を形成しており、且つ、この素子内分離酸化膜５０の厚さは不純物の導入を実質的に阻止する０．０８μｍ以上の厚さであるので、セパレータが不要になり、したがって、上記の第２の実施の形態と同様にセパレータに起因する寄生容量をなくすことができ、また、素子ピッチを縮小することができる。
【００８３】
次に、図１３を参照して本発明の第４の実施の形態のＳＯＩ−ＭＯＳＦＥＴを説明するが、製造工程自体は、第１の実施の形態と共通する点が多いので、相違点を中心に説明する。
なお、図１３（ａ）は平面図であり、図１３（ｂ）は図１３（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った断面図であり、また、図１３（ｃ）は図１３（ａ）におけるＣ−Ｃ′を結ぶ一点鎖線に沿った断面図である。
図１３（ａ）乃至（ｃ）参照
この第４の実施の形態のＳＯＩ−ＭＯＳＦＥＴは、ｎ型多結晶シリコン層をパターニングする際に、ゲート電極２０をボディコンタクト形成領域側に若干突出させるとともに、セパレータ６５をドレイン領域形成側にのみ設けたものである。
【００８４】
そして、ソース・ドレイン領域を形成する際には、セパレータ６５のボディコンタクト形成領域側の近傍が露出するようにレジストパターンを設け、このレジストパターンをマスクとしてＰをイオン注入することによってｎ型ドレイン領域２６を形成するとともに、セパレータ６５のボディコンタクト形成領域側及びセパレータ６５を設けない領域にｎ型ソース領域２５を形成する。
【００８５】
次いで、ｎ型ソース領域２５及びｎ型ドレイン領域２６を覆うレジストパターンを設け、このレジストパターンをマスクとしてＢをイオン注入することによってボディコンタクト領域３０を形成する。
以降は、上記の第１の実施の形態と同様なシリサイド形成工程によって、ＣｏＳｉ2 層６２〜６４を形成することによって、本発明の第４の実施の形態のＳＯＩ−ＭＯＳＦＥＴの基本構成が完成する。
なお、この場合も、ｐ型のボディコンタクト領域３０とｎ型ソース領域２５とは一体のＣｏＳｉ2 層６４によって短絡した構造となっている。
【００８６】
この第４の実施の形態においては、セパレータ６５も実効的にゲート電極として機能するので、実効的なゲート幅をセパレータ６５の長さ分だけ長くすることができ、それによって、トランジスタ特性を向上することができる。
【００８７】
また、この場合のセパレータ６５の幅は、トランジスタの動作特性を均一にするためには、ゲート電極２０の幅と同じにする必要があるが、それに伴って、セパレータ６５に起因するゲート容量を低減することが可能になる。
【００８８】
以上、本発明の実施の形態を説明してきたが、本発明は各実施の形態に記載した構成及び条件に限られるものではなく、各種の変更が可能である。
例えば、本発明の実施の形態においては、ＳＯＩ構造を酸素のイオン注入によるＳＩＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法によって形成しているが、基板貼り合わせ法を用いても良いものである。
【００８９】
例えば、単結晶シリコン基板の表面にＳｉＯ2 膜を形成したのち、単結晶シリコン基板からなる貼り合わせ基板をＳｉＯ2 膜の表面に接着させて貼り合わせ、次いで、研削及び通常の研磨によって、単結晶シリコン基板の大部分を除去してその表面を鏡面化することによって、ＳｉＯ2 膜によって貼り合わせ基板から絶縁分離された素子形成層を設けても良いのである。
【００９０】
また、上記の各実施の形態においては、素子分離絶縁膜をＳＴＩ法によって形成しているが、ＳＴＩ法に限られるものではなく、ＬＯＣＯＳ（選択酸化）法等を用いても良いものであり、さらには、ＢＯＸ（基板分離酸化膜）を形成する前に素子分離絶縁膜を形成しても良いものである。
【００９１】
特に、基板貼り合わせ法を用いる場合には、単結晶シリコン基板に素子分離用溝形成したのち、ＣＶＤ法によって全面にＣＶＤ−ＳｉＯ2 膜を堆積させることによって、素子分離溝を埋め込むとともに表面を平坦化し、次いで、単結晶シリコン基板からなる貼り合わせ基板をＣＶＤ−ＳｉＯ2 膜の表面に接着させて貼り合わせたのち、研削及び通常の研磨によって、単結晶シリコン基板の大部分を除去して、その表面を鏡面化することによって素子分離絶縁膜を設けたＳＯＩ基板を形成しても良いものである。
【００９２】
また、上記の第１、第２、及び、第４の実施の形態においては、ゲート絶縁膜として熱酸化によるＳｉＯ2 膜を用いているが、ＣＶＤ膜でも良いものであり、さらには、ＳｉＯ2 膜に限られるものではなく、上記の第３の実施の形態と同様にＳｉＯＮ膜を用いても良いものであり、逆に、第３の実施の形態においてゲート絶縁膜としてＳｉＯ2 膜を用いても良いものである。
【００９３】
また、上記の各実施の形態においては、追い込み拡散領域を設けているが、必ずしも必須のものではなく、さらに、追い込み拡散領域の代わりにｎ- 型のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を形成しても良いものである。
【００９４】
また、上記の各実施の形態においては、シリサイド電極を形成する際に、Ｃｏ膜を用いてＣｏＳｉ2 層を形成しているが、ＣｏＳｉ2 層に限られるものではなく、Ｔｉ膜を用いてＴｉＳｉ2 層をシリサイド電極として用いても良いものである。
【００９５】
また、上記の各実施の形態においては、説明を簡単にするためにｎチャネル型ＭＯＳＦＥＴとして説明しているが、ｐチャネル型ＭＯＳＦＥＴにも同様に適当されるものであり、特に、互いに素子分離絶縁膜によって分離されたｐチャネル型ＭＯＳＦＥＴとｎチャネル型ＭＯＳＦＥＴとを隣接して設け、互いのゲート電極を共通接続することによって周知のインバータを構成しても良いものである。
【００９６】
【発明の効果】
本発明によれば、セパレータに起因する寄生容量を低減或いは消滅することができるとともに、シリサイド電極間の短絡を防止することができ、それによって、ボディコンタクト電極とドレイン電極との短絡或いは隣接するセパレータ同士の短絡を防止することができ、トランジスタピッチの縮小が可能になるので、絶縁ゲート型集積回路装置の高集積化、高速化に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の途中までの製造工程の説明図である。
【図３】本発明の第１の実施の形態の図２以降の途中までの製造工程の説明図である。
【図４】本発明の第１の実施の形態の図３以降の途中までの製造工程の説明図である。
【図５】本発明の第１の実施の形態の図４以降の途中までの製造工程の説明図である。
【図６】本発明の第１の実施の形態の図５以降の製造工程の説明図である。
【図７】本発明の第２の実施の形態の途中までの製造工程の説明図である。
【図８】本発明の第２の実施の形態の図７以降の製造工程の説明図である。
【図９】本発明の第３の実施の形態の途中までの製造工程の説明図である。
【図１０】本発明の第３の実施の形態の図９以降の途中までの製造工程の説明図である。
【図１１】本発明の第３の実施の形態の図１０以降の途中までの製造工程の説明図である。
【図１２】本発明の第３の実施の形態の図１１以降の製造工程の説明図である。
【図１３】本発明の第４の実施の形態のＳＯＩ−ＭＯＳＦＥＴの説明図である。
【図１４】 従来のＭＯＳＦＥＴの説明図である。
【図１５】 従来のＳＯＩ−ＭＯＳＦＥＴの説明図である。
【符号の説明】
１ 半導体基板
２ 基板分離用絶縁膜
３ 半導体層
４ ゲート絶縁膜
５ 厚膜部
６ 主ゲート電極
７ 梁状導電体パターン
８ サイドウォール
９ ボディコンタクト領域
１０ 電極
１１ シリコン基板
１２ 基板分離酸化膜
１３ ｐ型シリコン層
１４ 素子分離酸化膜
１５ ゲート絶縁膜
１６ レジストパターン
１７ ゲート絶縁膜
１８ 厚膜部
１９ レジストパターン
２０ ゲート電極
２１ セパレータ
２２ サイドウォール
２３ レジストパターン
２４ Ｐイオン
２５ ｎ型ソース領域
２６ ｎ型ドレイン領域
２７ 追い込み拡散領域
２８ レジストパターン
２９ Ｂイオン
３０ ボディコンタクト領域
３１ Ｃｏ膜
３２ ＣｏＳｉ2 膜
３３ レジストパターン
４１ シリコン層
４２ ＳｉＯ2 膜
４３ ＳｉＮ膜
４４ レジストパターン
４５ シャロートレンチ
４６ レジストパターン
４７ 素子分離用トレンチ
４８ ＳｉＯ2 膜
４９ 素子分離酸化膜
５０ 素子内分離酸化膜
５１ Ｂイオン
５２ ｐ型シリコン層
５３ ゲート絶縁膜
５４ ゲート電極
５５ サイドウォール
５６ 追い込み拡散領域
５７ ｎ型ソース領域
５８ ｎ型ドレイン領域
６２ ＣｏＳｉ 2 膜
６３ ＣｏＳｉ2 膜
６４ ＣｏＳｉ2 膜
６５ セパレータ
７１ ｐ型シリコン基板
７２ ｐ型ウエル領域
７３ 素子分離酸化膜
７４ 素子内分離酸化膜
７５ ゲート酸化膜
７６ ゲート電極
７７ 追い込み拡散領域
７８ サイドウォール
７９ ｎ型ソース領域
８０ ｎ型ドレイン領域
８１ ボディコンタクト領域
８２ ＣｏＳｉ2 膜
８３ ＣｏＳｉ2 膜
８４ ＣｏＳｉ2 膜
８５ ＣｏＳｉ2 膜
９１ シリコン基板
９２ 基板分離酸化膜
９３ ｐ型シリコン層
９４ 素子分離酸化膜
９５ ゲート絶縁膜
９６ ゲート電極
９７ セパレータ
９８ 追い込み拡散領域
９９ サイドウォール
１００ ｎ型ソース領域
１０１ ｎ型ドレイン領域
１０２ ボディコンタクト領域
１０３ ＣｏＳｉ2 膜
１０４ ＣｏＳｉ2 膜
１０５ ＣｏＳｉ2 膜
１０６ ＣｏＳｉ2 膜
【発明の属する技術分野】
本発明は絶縁ゲート型半導体装置及びその製造方法に関するものであり、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いたＭＯＳＦＥＴ等の絶縁ゲート型半導体装置（ＩＧＦＥＴ）におけるボディコンタクト領域の形成に伴う短絡、寄生容量の増加、或いは、チップサイズの増加を防止するための構成に特徴のある絶縁ゲート型半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、ＭＯＳ型半導体装置においては、ゲート電極直下のチャネル領域の形成される半導体領域にキャリアが蓄積することによってしきい値電圧Ｖthやドレイン電流Ｉdsが変動することがあり、半導体領域がフローティング状態となるＳＯＩ−ＭＯＳ型半導体装置、特に、半導体領域が完全に空乏化しないＰＤ（Ｐａｒｔｉａｌｌｙ Ｄｅｐｌｅｔｅｄ）ＳＯＩ−ＭＯＳ型半導体装置において問題となる。
【０００３】
この様なしきい値電圧Ｖth等の変動を防止するために、チャネル領域の形成される半導体領域に対してボディコンタクトを取ることによって蓄積したキャリアを引く抜くことが行われているので、ここで、図１４及び図１５を参照して従来のボディコンタクト領域を設けたＭＯＳ型半導体装置を説明する。
【０００４】
図１４参照
図１４は、従来のＭＯＳＦＥＴの一例を示す説明図であり、図１４（ａ）は平面図、図１４（ｂ）は図１４（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った断面図であり、また、図１４（ｃ）は図１４（ａ）におけるＢ−Ｂ′を結ぶ一点鎖線に沿った断面図である。 但し、この場合には、ｎチャネル型ＭＯＳＦＥＴのみを示すが、ｐチャネル型ＭＯＳＦＥＴにおいても導電型、したがって、用いる不純物が異なるだけで実質的には同じである。
【０００５】
まず、ｐ型シリコン基板７１の表面側にｐ型ウエル領域７２を設けるとともに、ＬＯＣＯＳ（選択酸化）法或いはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ：シャロートレンチ分離）法を用いて素子形成領域を囲む素子分離酸化膜７３を形成すると同時に、ボディコンタクト領域を分離するための素子内分離酸化膜７４を形成する。
【０００６】
次いで、ｐ型ウエル領域７２の露出表面にゲート酸化膜７５を形成したのち、全面にアモルファスシリコン膜等の電極用被膜を堆積させ、イオン注入等によって導電性を付与したのち、エッチングすることによってゲート電極７６を形成し、次いで、ゲート電極７６をマスクとしてＰ等のｎ型不純物をイオン注入することによって追い込み拡散領域７７を形成する。
【０００７】
次いで、ＳｉＯ2 膜を全面に堆積させたのち異方性エッチングを施すことによってゲート電極７６の側面等にサイドウォール７８を形成し、次いで、ボディコンタクト形成領域をレジストでマスクした状態で、ゲート電極７６及びサイドウォール７８をマスクとしてＰイオンを注入することによってｎ型ソース領域７９及びｎ型ドレイン領域８０を形成する。
【０００８】
次いで、ｎ型ソース領域７９及びｎ型ドレイン領域８０をレジストでマスクした状態で、ボディコンタクト形成領域にＢをイオン注入することによってボディコンタクト領域８１を形成し、次いで、全面にＣｏ膜を堆積させたのち、熱処理を施すことによってシリサイド化させてシリコンが露出している領域にＣｏＳｉ及びＣｏＳｉ2 からなるシリサイド層を形成する。
【０００９】
次いで、未反応のＣｏ膜を選択的に除去したのち、再び、熱処理を施すことによってシリサイド層の内のＣｏＳｉをＣｏＳｉ2 に変換することによってＣｏＳｉ2 層８２〜８５を形成し、ボディコンタクト電極を有するＭＯＳ型半導体装置の基本構成が完成する。
なお、ＣｏＳｉ2 層８３はソース電極、ＣｏＳｉ2 層８４はドレイン電極、及び、ＣｏＳｉ2 層８５はボディコンタクト電極となる。
【００１０】
しかし、近年における半導体装置の高集積化或いは高速化の進展に伴い、素子を微細化するとともに基板との間の寄生容量を低減するために、能動素子領域を基板から絶縁分離したＳＯＩ基板を用いたＭＯＳ型半導体装置が注目を集めているが、この様なＳＯＩ−ＭＯＳ型半導体装置においては能動素子領域が完全に絶縁分離されてフローティング状態になっているので、図１４の場合のように、ウエル領域を介してボディコンタクト領域によってゲート電極直下の電位を制御することが不可能となる。
【００１１】
したがって、従来のＳＯＩ−ＭＯＳ型半導体装置においては、ゲート電極のゲート幅方向（即ち、チャネル長方向と垂直方向）にチャネルが形成される半導体領域と同導電型の突出した島状領域を設け、この島状領域にボディコンタクト電極を設けることが提案されている（必要ならば、例えば、特開平８−１２５１８７号公報）。
【００１２】
しかし、この様なボディコンタクトのための突出した島状領域は素子の微細化の障害となるので、素子の微細化が進に連れて、セパレータを用いることによってソース・ドレイン領域の近傍にボディコンタクト領域を設けるとともに、自己整合的にコタクト電極を形成するためにシリサイド電極の使用が試みられているので、この様なセパレータを設けた従来のＳＯＩ−ＭＯＳＦＥＴを図１５を参照して説明する。
【００１３】
図１５参照
図１５は、従来のＳＯＩ−ＭＯＳＦＥＴの一例を示す説明図であり、図１５（ａ）は平面図、図１５（ｂ）は図１５（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った断面図であり、また、図１５（ｃ）は図１５（ａ）におけるＢ−Ｂ′を結ぶ一点鎖線に沿った断面図である。
但し、この場合も、ｎチャネル型ＭＯＳＦＥＴのみを示すが、ｐチャネル型ＭＯＳＦＥＴにおいても導電型、したがって、用いる不純物が異なるだけで実質的には同じである。
【００１４】
まず、シリコン基板９１の所定深さに酸素イオンを注入したのち熱処理を行って酸素イオン注入領域をＳｉＯ2 に変換してＢＯＸ（Ｂｕｒｉｅｄ Ｏｘｉｄｅ）、即ち、基板分離酸化膜９２を形成し、次いで、表面にＢをイオン注入することによってｐ型シリコン層９３を形成する。
【００１５】
次いで、ＳＴＩ（シャロートレンチ分離）法を用いて素子形成領域を囲む素子分離酸化膜９４を形成したのち、ｐ型シリコン層９３の表面にゲート絶縁膜９５を形成し、次いで、全面にアモルファスシリコン膜等の電極用被膜を堆積させ、イオン注入等によって導電性を付与したのち、エッチングすることによってＴ字状の電極パターンを形成する
このＴ字状の電極パターンの支柱の部分がゲート電極９６となり、梁状の部分がゲート動作とは関係のないセパレータ９７となる。
【００１６】
次いで、ゲート電極９６をマスクとしてＰ等のｎ型不純物をイオン注入することによって追い込み拡散領域９８を形成したのち、ＳｉＯ2 膜を全面に堆積させて異方性エッチングを施すことによってゲート電極９６の側面等にサイドウォール９９を形成し、次いで、ボディコンタクト形成領域をレジストでマスクした状態で、ゲート電極９６、セパレータ９７、及び、サイドウォール９９をマスクとしてＰイオンを注入することによってｎ型ソース領域１００及びｎ型ドレイン領域１０１を形成する。
【００１７】
次いで、ｎ型ソース領域１００及びｎ型ドレイン領域１０１をレジストでマスクした状態で、ボディコンタクト形成領域にＢＦ2 をイオン注入することによってボディコンタクト領域１０２を形成したのち、全面にＣｏ膜を堆積させ、次いで、熱処理を施すことによってシリサイド化させてシリコンが露出している領域にＣｏＳｉ及びＣｏＳｉ2 からなるシリサイド層を形成する。
【００１８】
次いで、未反応のＣｏ膜を選択的に除去したのち、再び、熱処理を施すことによってシリサイド層の内のＣｏＳｉをＣｏＳｉ2 に変換することによってＣｏＳｉ2 層１０３〜１０６を形成し、ボディコンタクト電極を有するＳＯＩ−ＭＯＳ型半導体装置の基本構成が完成する。
なお、ＣｏＳｉ2 層１０４はソース電極、ＣｏＳｉ2 層１０５はドレイン電極、及び、ＣｏＳｉ2 層１０６はボディコンタクト電極となる。
【００１９】
この様なＳＯＩ−ＭＯＳＦＥＴにおいては、セパレータ９７がイオン注入マスクの一部となるとともに、ソース・ドレイン電極となるＣｏＳｉ2 層１０４，１０５電極、ボディコンタクト電極となるＣｏＳｉ2 層１０６とをサイドウォール９９を介して分離しているので、ボディコンタクト電極とソース・ドレイン電極とが短絡することがない。
【００２０】
この場合、チャネル領域が形成されるｐ型シリコン層９３は、ボディコンタクト領域１０２を介して所定の電位に設定されるので、Ｖthの変動が防止され、また、ｎ型ソース領域１００或いはｎ型ドレイン領域１０１とボディコンタクト領域１０２とはｐ型シリコン層９３を介して接しているので、ｐ+ ／ｎ+ 接合が形成されることがなく、したがって、ドレイン耐圧が低下することがない。
【００２１】
【発明が解決しようとする課題】
しかし、この様なセパレータを用いたＳＯＩ−ＭＯＳＦＥＴにおいては、セパレータの側壁に設けたサイドウォールによってボディコンタクト電極とソース・ドレイン電極との短絡を防止しているが、サイドウォールの高さが低いとシリサイド化工程においては、サイドウォールの表面に堆積した金属膜にもＳｉが拡散してゆき合金化し、この部分のシリサイドを除去することができないので、このシリサイド層が介してボディコンタクト電極とソース・ドレイン電極とが短絡するという問題がある。
【００２２】
また、通常の使用状態のように、トランジスタをアレイ状に配列した場合、隣接するセパレータ同士が異電位である場合、短絡を防止するために両者の間を一定の距離だけ離間させる必要があり、それによって、チップ面積が増加するという問題がある。
【００２３】
さらに、セパレータの幅は、セパレータを形成する際のフォトリソグラフィー工程の重合わせ精度、セパレータのエッチング工程における仕上がり寸法のバラツキ、及び、ボディコンタクト領域形成工程におけるイオン注入マスクの重ね合わせ精度等に依存するため、一つのトランジスタに占める面積はチャネル形成に機能するゲート電極と同じオーダーとなり寄生容量が増大するため、ゲート遅延が大きくなってデバイス性能を劣化させるという問題がある。
【００２４】
したがって、本発明は、電極間の短絡を防止するとともに、セパレータ同士の短絡を防止し、また、寄生容量の増大を防止することを目的とする。
【００２５】
【課題を解決するための手段】
ここで、図１を参照して本発明における課題を解決するための手段を説明する。
なお、図１は、本発明の原理的構成の説明図であり、図１（ａ）は平面図、図１（ｂ）は図１（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った断面図であり、また、図１（ｃ）は図１（ａ）におけるＢ−Ｂ′を結ぶ一点鎖線に沿った断面図である。
図１（ａ）乃至（ｂ）参照
（１）本発明は、能動領域となる半導体層３を基板分離用絶縁膜２によって半導体基板１から分離した絶縁ゲート型半導体装置において、支柱状の主ゲート電極６と梁状導電体パターン７からなるＴ字状のゲート電極を設け、梁状導電体パターン７によって第１の導電型とは反対導電型の第２の導電型のソース領域のチャネル長方向の外側端部と第２の導電型のドレイン領域のチャネル長方向の外側端部に跨がる長さを有する第１の導電型のボディコンタクト領域９を第２の導電型のソース領域及び第２の導電型のドレイン領域から分離するとともに、梁状導電体パターン７の直下のゲート絶縁膜の膜厚を梁状導電体パターン７の全長にわたって主ゲート電極６の直下のゲート絶縁膜４の膜厚より厚くしたことを特徴とする。
【００２６】
この様に、梁状導電体パターン７、即ち、セパレータを有するＴ字状のゲート電極を設けた場合、梁状導電体パターン７の直下のゲート絶縁膜の膜厚を主ゲート電極６の直下のゲート絶縁膜４の膜厚より厚くすることによって、即ち、厚膜部５を設けることによってセパレータに起因する寄生容量が低減される。
【００２７】
また、上記（１）において、ゲート電極の側壁にサイドウォール８を設けるとともに、少なくとも半導体層３の露出表面にシリサイド電極１０を設けることが望ましい。
即ち、セパレータの直下はゲート絶縁膜４の厚膜部５となっているので、それに伴って主ゲート電極６の膜厚も厚くなるので、サイドウォール８の高さも高くなり、それによって、シリサイド電極１０が互いに接続することがなくなるので、各シリサイド電極１０間の短絡を防止することができる。
また、高いサイドウォール８を設けることによって隣接する素子のセパレータ間の分離はより確実になるので、短絡防止のための余分なスペースが不要になり、それによってトランジスタピッチを縮小することができる。
【００２８】
（２）また、本発明は、能動領域となる半導体層３を基板分離用絶縁膜２によって半導体基板１から分離した絶縁ゲート型半導体装置において、第１の導電型とは反対導電型の第２の導電型のソース領域のチャネル長方向の外側端部と第２の導電型のドレイン領域のチャネル長方向の外側端部に跨がる長さを有する第１の導電型のボディコンタクト領域９を設けるとともに、第１の導電型のボディコンタクト領域９と第２の導電型のソース領域及び第２の導電型のドレイン領域との境界に位置する第１の導電型の半導体領域の表面に設けた絶縁膜の膜厚を、境界の全長にわたってゲート電極の直下のゲート絶縁膜４の膜厚より厚くしたことを特徴とする。
【００２９】
この様に、一導電型のボディコンタクト領域９と逆導電型のソース・ドレイン領域との境界に位置する一導電型半導体領域の表面に設けた絶縁膜の膜厚を、ゲート電極の直下のゲート絶縁膜４の膜厚より厚くすることによって、最終的にセパレータが不要になるので、セパレータに起因する寄生容量が発生することはなく、且つ、セパレータ同士を分離するためのスペースも不要になるのでトランジスタピッチの縮小が可能になる。
【００３０】
また、上記（２）において、ゲート電極の側壁にサイドウォール８を設けるとともに、少なくとも半導体層３の露出表面にシリサイド電極１０を設けることが望ましい。
即ち、高いサイドウォール８を設けることによって隣接する素子のセパレータ間を確実に絶縁分離されるので余分な分離のためのスペースが不要になり、且つ、セパレータと主ゲート電極６との接続部におけるトランジスタ性能の変化を考慮する必要がなくなる。
また、一導電型のボディコンタクト領域９と逆導電型のソース・ドレイン領域との境界に位置する一導電型半導体領域の表面には厚い絶縁膜、即ち、厚膜部５が設けられているので、シリサイド電極１０を形成する際に、一導電型のボディコンタクト領域９と逆導電型のソース・ドレイン領域との境界に位置する一導電型半導体領域の表面がシリサイド化される危険性が全くなくなる。
【００３１】
（３）また、本発明は、能動領域となる半導体層３を基板分離用絶縁膜２によって半導体基板１から分離した絶縁ゲート型半導体装置において、第１の導電型とは反対導電型の第２の導電型のソース領域のチャネル長方向の外側端部と第２の導電型のドレイン領域のチャネル長方向の外側端部に跨がる長さを有する第１の導電型のボディコンタクト領域９を設けるとともに、第１の導電型のボディコンタクト領域９と第２の導電型のソース領域及び第２の導電型のドレイン領域との境界に位置する第１の導電型の半導体領域の表面に、境界の全長にわたってゲート電極の直下のゲート絶縁膜４の膜厚より厚い埋込絶縁膜を設けたことを特徴とする。
【００３２】
この様に、一導電型のボディコンタクト領域９と逆導電型のソース・ドレイン領域との境界に位置する一導電型半導体領域の表面にゲート電極の直下のゲート絶縁膜４の膜厚より厚い埋込絶縁膜、即ち、素子内分離絶縁膜を設けることによって、セパレータが不要になるので、セパレータに起因する寄生容量が発生することはなく、且つ、セパレータと主ゲート電極６との接続部におけるトランジスタ性能の変化を考慮する必要がなくなる。
また、セパレータ同士を分離するためのスペースも不要になるのでトランジスタピッチの縮小が可能になる。
【００３５】
（４）また、本発明は、能動領域となる半導体層３を基板分離用絶縁膜２によって半導体基板１から分離した絶縁ゲート型半導体装置において、支柱状の主ゲート電極６と梁状導電体パターン７からなる非対称なＴ字状のゲート電極を設けるとともに、梁状導電体パターン７の少なくとも一部が実効的なゲート電極として機能し、且つ、第１の導電型のボディコンタクト領域９と、第１の導電型とは反対導電型の第２の導電型のソース領域及び第２の導電型のドレイン領域の一方とがｐｎ接合を形成していることを特徴とする。
【００３６】
この様に、Ｌ字状或いは非対称なＴ字状のゲート電極を構成する梁状導電体パターン７の少なくとも一部も実効的なゲート電極とすることによって、実効的なチャネル幅が増加するのでトランジスタ性能が向上する。
また、梁状導電体パターン７はボディコンタクト領域９を形成する際のマスクとして用いていないので、梁状導電体パターン７の幅を主ゲート電極６の幅と同じにすることができる。
【００３７】
また、本発明は、上記（４）または（５）において、ゲート電極の側壁にサイドウォール８を設けるとともに、少なくとも半導体層３の露出表面にシリサイド電極１０を設けることが望ましい。
即ち、このようにシリサイド電極１０を設けることによって、ボディコンタクト領域９と同電位で使用する領域に対する電極を一体に形成することができ、一方、ボディコンタクト領域９と異電位に設定する領域はサイドウォール８によって電気的に絶縁することができる。
【００３８】
また、本発明は、上記（１）乃至（５）のいずれかにおいて、ゲート電極の側端部の半導体層３に、追い込み拡散領域を有することを特徴とする。
即ち、追い込み拡散領域を設けることによってゲート電極の側端部にオフセット領域が形成されることが防止され、特に、サイドウォール８を設ける場合に有効になる。
【００３９】
（５）また、本発明は、能動領域となる半導体層３を基板分離用絶縁膜２によって半導体基板１から分離した絶縁ゲート型半導体装置の製造方法において、第１の導電型の半導体層３の表面に部分的に膜厚の異なるゲート絶縁膜４を設ける工程、ゲート絶縁膜４の厚膜部５に梁状導電体パターン７を設けるとともに、ゲート絶縁膜４上に支柱状の主ゲート電極６を設けてＴ字状のゲート電極を形成する工程、ゲート電極の側面にサイドウォール８を形成する工程、主ゲート電極６及び梁状導電体パターン７をマスクとして不純物を導入して第１の導電型とは反対導電型の第２の導電型のソース領域及び第２の導電型のドレイン領域を形成する工程、梁状導電体パターン７をマスクとして不純物を導入して第２の導電型のソース領域のチャネル長方向の外側端部と第２の導電型のドレイン領域のチャネル長方向の外側端部に跨がる長さを有する第１の導電型のボディコンタクト領域９を形成する工程、及び、全面に金属膜を堆積させたのち熱処理を行うことによってシリサイド電極１０を形成する工程を有することを特徴とする。
【００４０】
この様に、梁状導電体パターン７、即ち、セパレータをゲート絶縁膜４の厚膜部５に設けることによって、サイドウォール８の高さを高くすることができ、それによって、シリサイド電極１０がサイドウォール８上に形成されるのを防止することができ、シリサイド電極１０間の短絡を防止することができる。
【００４１】
（６）また、本発明は、能動領域となる半導体層３を基板分離用絶縁膜２によって半導体基板１から分離した絶縁ゲート型半導体装置の製造方法において、第１の導電型の半導体層３の表面に部分的に膜厚の異なるゲート絶縁膜４を設ける工程、ゲート絶縁膜４の厚膜部５に梁状導電体パターン７を設けるとともに、ゲート絶縁膜４上に支柱状の主ゲート電極６を設けてＴ字状のゲート電極を形成する工程、ゲート電極の側面にサイドウォール８を形成する工程、主ゲート電極６及び梁状導電体パターン７をマスクとして不純物を導入して第１の導電型とは反対導電型の第２の導電型のソース領域及び第２の導電型のドレイン領域を形成する工程、梁状導電体パターン７をマスクとして不純物を導入して導電型のソース領域のチャネル長方向の外側端部と第２の導電型のドレイン領域のチャネル長方向の外側端部に跨がる長さを有する第１の導電型のボディコンタクト領域９を形成する工程、及び、梁状導電体パターン７を除去したのち全面に金属膜を堆積させ、熱処理を行うことによってシリサイド電極１０を形成する工程を有することを特徴とする。
【００４２】
この様に、全面にシリサイド電極１０を形成するための金属膜を堆積させる前に、不純物導入マスクとなる梁状導電体パターン７、即ち、セパレータを除去することによって、セパレータによる寄生容量をなくすことができる。
また、シリサイド化工程においては、セパレータの除去部には、厚膜部５が存在するので、金属膜の堆積工程の前の洗浄工程等において半導体層３が露出することがなく、したがって、除去部にシリサイド電極１０が形成されることがなくなる。
【００４３】
（７）また、本発明は、能動領域となる半導体層３を基板分離用絶縁膜２によって半導体基板１から分離した絶縁ゲート型半導体装置の製造方法において、第１の導電型の半導体層３の表面に深さの異なる溝を形成し、溝を絶縁物によって埋め込むことによって素子分離絶縁膜と素子内分離絶縁膜を形成する工程、ゲート絶縁膜４上にゲート電極を設ける工程、ゲート電極の側面にサイドウォール８を形成する工程、ゲート電極及び素子内分離絶縁膜をマスクとして不純物を導入して第１の導電型とは反対導電型の第２の導電型のソース領域及び第２の導電型のドレイン領域を形成する工程、素子内分離絶縁膜をマスクとして不純物を導入して第２の導電型のソース領域のチャネル長方向の外側端部と第２の導電型のドレイン領域のチャネル長方向の外側端部に跨がる長さを有する第１の導電型のボディコンタクト領域９を形成する工程、及び、全面に金属膜を堆積させ、熱処理を行うことによってシリサイド電極１０を形成する工程を有することを特徴とする。
【００４４】
この様に、ボディコンタクト領域９とソース・ドレイン領域との間を埋込絶縁物からなる素子内分離絶縁膜によって分離することによって、セパレータが不要になり、トランジスタピッチの縮小が可能になり、且つ、セパレータと主ゲート電極６との接続部におけるトランジスタ特性の変化を考慮する必要がなくなる。
【００４５】
また、本発明は、上記（６）乃至（８）のいずれかにおいて、サイドウォール８を形成する前に、不純物を導入してゲート電極の側端部に追い込み拡散領域を形成する工程を有することが望ましい。
即ち、サイドウォール８を形成する前に、追い込み拡散領域を形成することによって、サイドウォール８の直下がオフセット領域になることを防止することができる。
【００４６】
【発明の実施の形態】
ここで、図２乃至図６を参照して本発明の第１の実施の形態のＳＯＩ−ＭＯＳＦＥＴの製造工程を説明するが、説明を簡単にするために、ｎチャネル型ＭＯＳＦＥＴの製造工程として説明する。
図２（ａ）参照
図２（ａ）の上側の図は平面図であり、下側の図は平面図のＡ−Ａ′を結ぶ一点鎖線に沿った断面図である。
まず、シリコン基板１１の所定深さに酸素イオンを注入したのち熱処理を行って酸素イオン注入領域をＳｉＯ2 に変換して基板分離酸化膜１２を形成し、次いで、表面にＢをイオン注入することによってｐ型シリコン層１３を形成する。
次いで、ＳＴＩ法を用いて素子形成領域の周囲に素子分離酸化膜１４を形成したのち、ｐ型シリコン層９３の表面に熱酸化によってゲート絶縁膜１５を形成する。
【００４７】
図２（ｂ）参照
次いで、ボディコンタクト形成領域を覆うレジストパターン１６をマスクとしてウェット・エッチングを施すことによって、ゲート絶縁膜１５の露出部を除去する。
【００４８】
図３（ｃ）参照
次いで、レジストパターン１６を除去したのち、熱酸化によって厚さが、例えば、４ｎｍのゲート絶縁膜１７を形成する。
この際、ゲート絶縁膜１５の残部は、厚さが、例えば、３．５ｎｍ余分に厚い７．５ｎｍの厚膜部１８となり、ゲート絶縁膜１７に膜厚差が形成される。
【００４９】
図３（ｄ）参照
なお、図３（ｄ）の上側の図は平面図であり、下側の図は平面図のＡ−Ａ′を結ぶ一点鎖線に沿った断面図である。
次いで、全面に、厚さが、例えば、１８０ｎｍのアモルファスシリコン膜を堆積させたのち、Ｐをイオン注入し、次いで、アニールすることによってｎ型多結晶シリコン膜に変換したのち、Ｔ字状のレジストパターン１９をマスクとしてドライ・エッチングすることによって幅が、例えば、０．１８μｍの支柱状のゲート電極２０と、幅が、例えば、０．５０μｍの梁状のセパレータ２１を形成する。
【００５０】
次いで、ウェット・エッチングを施すことによって、ゲート絶縁膜１７及び厚膜部１８の露出部を除去してｐ型シリコン層１３の表面を露出させる。
なお、図においては、セパレータ２１とゲート電極２０とを異なった砂地で表現しているが、同じｎ型多結晶シリコン膜によって構成されるものである。
【００５１】
図４（ｅ）参照
なお、図４（ｅ）の上側の図は平面図であり、真中の図は平面図のＡ−Ａ′を結ぶ一点鎖線に沿った断面図であり、また、下側の図は平面図のＢ−Ｂ′を結ぶ一点鎖線に沿った断面図である。
次いで、ボディコンタクト形成領域をレジストパターン（図示せず）で被覆したのち、Ｐをイオン注入することによってゲート電極２０の側端部直下にｎ型の追い込み拡散領域２７を形成する。
【００５２】
次いで、ＳｉＯ2 膜を全面に堆積させたのち、異方性エッチングを施すことによってゲート電極２０とセパレータ２１の側面等にサイドウォール２２を形成し、次いで、ボディコンタクト形成領域をレジストパターン２３でマスクした状態で、ゲート電極２０、セパレータ２１、及び、サイドウォール２２をマスクとしてＰイオン２４を注入することによってｎ型ソース領域２５及びｎ型ドレイン領域２６を形成する。
【００５３】
図５（ｆ）参照
次いで、レジストパターン２３を除去したのち、ｎ型ソース領域２５及びｎ型ドレイン領域２６をレジストパターン２８でマスクした状態で、Ｂイオン２９を注入することによってボディコンタクト領域３０を形成する。
【００５４】
図５（ｇ）参照
なお、上側の図はＡ−Ａ′に沿った断面図であり、下側の図はＢ−Ｂ′に沿った断面図である。
次いで、レジストパターン２８を除去したのち、洗浄を行い、次いで、スパッタリング法を用いて全面にＣｏ膜３１を堆積させる。
【００５５】
図６（ｈ）参照
なお、図６（ｈ）の上側の図は平面図であり、真中の図は平面図のＡ−Ａ′を結ぶ一点鎖線に沿った断面図であり、また、下側の図は平面図のＢ−Ｂ′を結ぶ一点鎖線に沿った断面図である。
次いで、Ｎ2 雰囲気中で、急速熱処理（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ：ＲＴＡ）を施すことによって、Ｃｏ膜３１とＳｉとを反応させてＣｏＳｉ層を形成したのち、Ｈ2 ＳＯ4 ：Ｈ2 Ｏ2 ＝３：１の混合液でエッチングを行うことによって素子分離酸化膜１４及びサイドウォール２２等の絶縁膜の上の未反応Ｃｏ膜を除去する。
【００５６】
次いで、再び、Ｎ2 雰囲気中でＲＴＡ処理を施すことによってＣｏＳｉ層とＳｉとを再び反応させて、ゲート電極２０、セパレータ２１、ｎ型ソース領域２５、ｎ型ドレイン領域２６、及び、ボディコンタクト領域３０の表面に低抵抗相のＣｏＳｉ2 層３２を形成することによって、ＳＯＩ−ＭＯＳＦＥＴの基本構造が完成する。
【００５７】
この場合、セパレータ２１の側面に形成されたサイドウォール２２の高さは、厚膜部１８の存在によって高くなっているので、シリサイド化反応の際に、サイドウォール２２の表面上のＣｏ膜３１がシリサイド化することがなく、したがって、隣接する素子のセパレータ２１同士がサイドウォール２２上に形成されたシリサイド層を介して電気的に接続されることがないので、素子ピッチを縮小することができる。
また、セパレータ２１をイオン注入マスクとして作用する程度の膜厚にするために、結果的にゲート電極２０の膜厚も厚くなるのでゲート電極２０の側壁のサイドウォール２２も高くなるので、ＣｏＳｉ2 層３２間の短絡も防止することができる。
【００５８】
また、セパレータ２１の直下には厚い厚膜部１８が存在するので、セパレータ２１に起因する寄生容量を大幅に低減することが可能になり、それによって、ゲート遅延を低減することができる。
なお、厚膜部１８を形成するための２段階の工程は、周辺回路を構成する高耐圧トランジスタの形成工程と同じ工程とすることによって、工程数が増加することがない。
【００５９】
次に、図７及び図８を参照して、本発明の第２の実施の形態のＳＯＩ−ＭＯＳＦＥＴの製造工程を説明する。
図７（ａ）参照
まず、上記の第１の実施の形態と全く同様に、図５（ｆ）までの工程を行ってボディコンタクト領域３０を形成したのち、レジストパターン２８を除去することによって、図７（ａ）の構造が得られる。
【００６０】
図７（ｂ）参照
次いで、セパレータ２１に対応する形状の開口部を有するレジストパターン３３をマスクとしてドライ・エッチングを行うことによって、セパレータ２１のみを選択的に除去する。
【００６１】
図７（ｃ）参照
次いで、レジストパターン３３を除去したのち、洗浄を行い、次いで、スパッタリング法を用いて全面にＣｏ膜３１を堆積させる。
この洗浄工程において、セパレータ２１の除去部には厚膜部１８が存在するので、エッチングによって、除去部においてＳｉＯ2 膜が除去されてｐ型シリコン層が露出することがなく、この部分においてｐ型シリコン層１３とＣｏ膜３１とが接触することがない。
【００６２】
図８（ｄ）参照
なお、図８（ｄ）の上側の図は平面図であり、真中の図は平面図のＡ−Ａ′を結ぶ一点鎖線に沿った断面図であり、また、下側の図は平面図のＢ−Ｂ′を結ぶ一点鎖線に沿った断面図である。
次いで、Ｎ2 雰囲気中で、ＲＴＡ処理を施すことによって、Ｃｏ膜３１とＳｉとを反応させてＣｏＳｉ層を形成したのち、Ｈ2 ＳＯ4 ：Ｈ2 Ｏ2 ＝３：１の混合液でエッチングを行うことによって素子分離酸化膜１４、厚膜部１８、及び、サイドウォール２２等の絶縁膜の上の未反応Ｃｏ膜を除去する。
【００６３】
次いで、再び、Ｎ2 雰囲気中でＲＴＡ処理を施すことによってＣｏＳｉ層とＳｉとを再び反応させて、ゲート電極２０、ｎ型ソース領域２５、ｎ型ドレイン領域２６、及び、ボディコンタクト領域３０の表面に低抵抗相のＣｏＳｉ2 層３２を形成することによって、ＳＯＩ−ＭＯＳＦＥＴの基本構造が完成する。
【００６４】
この第２の実施の形態においては、イオン注入のためのマスクとなるセパレータ２１をイオン注入後に除去しているので、セパレータ２１に起因する寄生容量をなくすことができ、セパレータ２１に起因するゲート遅延が発生することがない。
【００６５】
また、シリサイド化工程において、ゲート電極２０のゲート幅方向の端部に形成されたＣｏＳｉ2 層３２が多少突出したとしても、厚い厚膜部１８上であるので、寄生容量が問題となることがない。
【００６６】
また、セパレータ２１を除去しているので、ゲート電極２０とセパレータ２１との接続部がなくなるので、接続部によるトランジスタ特性の変化を考慮する必要がなくなる。
【００６７】
次いで、図９乃至図１２を参照して、本発明の第３の実施の形態のＳＯＩ−ＭＯＳＦＥＴの製造工程を説明する。
図９（ａ）参照
まず、シリコン基板１１の所定深さに酸素イオンを注入したのち熱処理を行って酸素イオン注入領域をＳｉＯ2 に変換して基板分離酸化膜１２を形成し、次いで、表面にＢをイオン注入することによってｐ型シリコン層４１を形成したのち、下地となるＳｉＯ2 膜４２及び、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程におけるストッパーとなるＳｉＮ膜４３を順次形成する。
【００６８】
図９（ｂ）参照
次いで、レジストパターン４４をマスクとしてドライ・エッチングを施すことによって、ボディコンタクト形成領域と他の領域とを分離するためのシャロートレンチ４５を形成する。
【００６９】
図９（ｃ）参照
次いで、レジストパターン４４を除去したのち、新たに設けたレジストパターン４６をマスクとしてドライ・エッチングを施すことによって、素子形成領域を囲む基板分離酸化膜１２に達する深さの素子分離用トレンチ４７を形成する。
【００７０】
図１０（ｄ）参照
次いで、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）−ＣＶＤ法を用いて全面にＳｉＯ2 膜４８を堆積することによって、シャロートレンチ４５及び素子分離用トレンチ４７をＳｉＯ2 膜４８によって完全に埋め込む。
【００７１】
図１０（ｅ）参照
次いで、ＣＭＰ法によってＳｉＯ2 膜４８を研磨することによって、ＳｉＮ膜４３が露出するまでＳｉＯ2 膜４８を除去することによって、素子分離用トレンチ４７を埋め込む素子分離酸化膜４９とシャロートレンチ４５を埋め込む素子内分離酸化膜５０を形成する。
【００７２】
図１０（ｆ）参照
次いで、ＳｉＮ膜４３及びＳｉＯ2 膜４２を除去したのち、全面にＢイオン５１を注入することによってシリコン層４１をｐ型シリコン層５２に変換する。
【００７３】
図１１（ｇ）参照
次いで、素子形成領域の表面にＳｉＯＮ膜からなるゲート絶縁膜５３を形成する。
【００７４】
図１１（ｈ）参照
なお、上側の図は平面図であり、下側の図は平面図のＡ−Ａ′を結ぶ一点鎖線に沿った断面図である。
次いで、全面に、厚さが、例えば、１８０ｎｍのアモルファスシリコン膜を堆積させたのち、Ｐをイオン注入し、次いで、アニールすることによってｎ型多結晶シリコン膜に変換したのち、ドライ・エッチングすることによって幅が、例えば、０．１８μｍのゲート電極５４を形成する。
次いで、ウェット・エッチングを施すことによって、ゲート絶縁膜５３の露出部を除去してｐ型シリコン層５２の表面を露出させる。
【００７５】
図１２（ｉ）参照
なお、図１２（ｉ）の上側の図は平面図であり、真中の図は平面図のＡ−Ａ′を結ぶ一点鎖線に沿った断面図であり、また、下側の図は平面図のＢ−Ｂ′を結ぶ一点鎖線に沿った断面図である。
次いで、ボディコンタクト形成領域をレジストパターンで被覆したのち、Ｐをイオン注入することによってｎ型の追い込み拡散領域５６を形成する。
【００７６】
次いで、ＳｉＯ2 膜を全面に堆積させたのち、異方性エッチングを施すことによってゲート電極５４の側面等にサイドウォール５５を形成し、次いで、ボディコンタクト形成領域をレジストパターンでマスクした状態で、ゲート電極５４、及びサイドウォール５５をマスクとしてＰイオンを注入することによってｎ型ソース領域５７及びｎ型ドレイン領域５８を形成する。
【００７７】
次いで、レジストパターンを除去したのち、ｎ型ソース領域５７及びｎ型ドレイン領域５８をレジストパターンでマスクした状態で、Ｂイオンを注入することによってボディコンタクト領域３０を形成する。
【００７８】
以降は上記の第１の実施の形態と全く同様な工程によって、ゲート電極５４、ｎ型ソース領域５７、ｎ型ドレイン領域５８、及び、ボディコンタクト領域３０の表面に低抵抗相のＣｏＳｉ2 層３２を形成することによって、ＳＯＩ−ＭＯＳＦＥＴの基本構造が完成する。
【００７９】
この第３の実施の形態においては、予めボディコンタクト形成領域を分離する素子内分離酸化膜５０を形成しており、且つ、この素子内分離酸化膜５０の厚さは不純物の導入を実質的に阻止する０．０８μｍ以上の厚さであるので、セパレータが不要になり、したがって、上記の第２の実施の形態と同様にセパレータに起因する寄生容量をなくすことができ、また、素子ピッチを縮小することができる。
【００８３】
次に、図１３を参照して本発明の第４の実施の形態のＳＯＩ−ＭＯＳＦＥＴを説明するが、製造工程自体は、第１の実施の形態と共通する点が多いので、相違点を中心に説明する。
なお、図１３（ａ）は平面図であり、図１３（ｂ）は図１３（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った断面図であり、また、図１３（ｃ）は図１３（ａ）におけるＣ−Ｃ′を結ぶ一点鎖線に沿った断面図である。
図１３（ａ）乃至（ｃ）参照
この第４の実施の形態のＳＯＩ−ＭＯＳＦＥＴは、ｎ型多結晶シリコン層をパターニングする際に、ゲート電極２０をボディコンタクト形成領域側に若干突出させるとともに、セパレータ６５をドレイン領域形成側にのみ設けたものである。
【００８４】
そして、ソース・ドレイン領域を形成する際には、セパレータ６５のボディコンタクト形成領域側の近傍が露出するようにレジストパターンを設け、このレジストパターンをマスクとしてＰをイオン注入することによってｎ型ドレイン領域２６を形成するとともに、セパレータ６５のボディコンタクト形成領域側及びセパレータ６５を設けない領域にｎ型ソース領域２５を形成する。
【００８５】
次いで、ｎ型ソース領域２５及びｎ型ドレイン領域２６を覆うレジストパターンを設け、このレジストパターンをマスクとしてＢをイオン注入することによってボディコンタクト領域３０を形成する。
以降は、上記の第１の実施の形態と同様なシリサイド形成工程によって、ＣｏＳｉ2 層６２〜６４を形成することによって、本発明の第４の実施の形態のＳＯＩ−ＭＯＳＦＥＴの基本構成が完成する。
なお、この場合も、ｐ型のボディコンタクト領域３０とｎ型ソース領域２５とは一体のＣｏＳｉ2 層６４によって短絡した構造となっている。
【００８６】
この第４の実施の形態においては、セパレータ６５も実効的にゲート電極として機能するので、実効的なゲート幅をセパレータ６５の長さ分だけ長くすることができ、それによって、トランジスタ特性を向上することができる。
【００８７】
また、この場合のセパレータ６５の幅は、トランジスタの動作特性を均一にするためには、ゲート電極２０の幅と同じにする必要があるが、それに伴って、セパレータ６５に起因するゲート容量を低減することが可能になる。
【００８８】
以上、本発明の実施の形態を説明してきたが、本発明は各実施の形態に記載した構成及び条件に限られるものではなく、各種の変更が可能である。
例えば、本発明の実施の形態においては、ＳＯＩ構造を酸素のイオン注入によるＳＩＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法によって形成しているが、基板貼り合わせ法を用いても良いものである。
【００８９】
例えば、単結晶シリコン基板の表面にＳｉＯ2 膜を形成したのち、単結晶シリコン基板からなる貼り合わせ基板をＳｉＯ2 膜の表面に接着させて貼り合わせ、次いで、研削及び通常の研磨によって、単結晶シリコン基板の大部分を除去してその表面を鏡面化することによって、ＳｉＯ2 膜によって貼り合わせ基板から絶縁分離された素子形成層を設けても良いのである。
【００９０】
また、上記の各実施の形態においては、素子分離絶縁膜をＳＴＩ法によって形成しているが、ＳＴＩ法に限られるものではなく、ＬＯＣＯＳ（選択酸化）法等を用いても良いものであり、さらには、ＢＯＸ（基板分離酸化膜）を形成する前に素子分離絶縁膜を形成しても良いものである。
【００９１】
特に、基板貼り合わせ法を用いる場合には、単結晶シリコン基板に素子分離用溝形成したのち、ＣＶＤ法によって全面にＣＶＤ−ＳｉＯ2 膜を堆積させることによって、素子分離溝を埋め込むとともに表面を平坦化し、次いで、単結晶シリコン基板からなる貼り合わせ基板をＣＶＤ−ＳｉＯ2 膜の表面に接着させて貼り合わせたのち、研削及び通常の研磨によって、単結晶シリコン基板の大部分を除去して、その表面を鏡面化することによって素子分離絶縁膜を設けたＳＯＩ基板を形成しても良いものである。
【００９２】
また、上記の第１、第２、及び、第４の実施の形態においては、ゲート絶縁膜として熱酸化によるＳｉＯ2 膜を用いているが、ＣＶＤ膜でも良いものであり、さらには、ＳｉＯ2 膜に限られるものではなく、上記の第３の実施の形態と同様にＳｉＯＮ膜を用いても良いものであり、逆に、第３の実施の形態においてゲート絶縁膜としてＳｉＯ2 膜を用いても良いものである。
【００９３】
また、上記の各実施の形態においては、追い込み拡散領域を設けているが、必ずしも必須のものではなく、さらに、追い込み拡散領域の代わりにｎ- 型のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を形成しても良いものである。
【００９４】
また、上記の各実施の形態においては、シリサイド電極を形成する際に、Ｃｏ膜を用いてＣｏＳｉ2 層を形成しているが、ＣｏＳｉ2 層に限られるものではなく、Ｔｉ膜を用いてＴｉＳｉ2 層をシリサイド電極として用いても良いものである。
【００９５】
また、上記の各実施の形態においては、説明を簡単にするためにｎチャネル型ＭＯＳＦＥＴとして説明しているが、ｐチャネル型ＭＯＳＦＥＴにも同様に適当されるものであり、特に、互いに素子分離絶縁膜によって分離されたｐチャネル型ＭＯＳＦＥＴとｎチャネル型ＭＯＳＦＥＴとを隣接して設け、互いのゲート電極を共通接続することによって周知のインバータを構成しても良いものである。
【００９６】
【発明の効果】
本発明によれば、セパレータに起因する寄生容量を低減或いは消滅することができるとともに、シリサイド電極間の短絡を防止することができ、それによって、ボディコンタクト電極とドレイン電極との短絡或いは隣接するセパレータ同士の短絡を防止することができ、トランジスタピッチの縮小が可能になるので、絶縁ゲート型集積回路装置の高集積化、高速化に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の途中までの製造工程の説明図である。
【図３】本発明の第１の実施の形態の図２以降の途中までの製造工程の説明図である。
【図４】本発明の第１の実施の形態の図３以降の途中までの製造工程の説明図である。
【図５】本発明の第１の実施の形態の図４以降の途中までの製造工程の説明図である。
【図６】本発明の第１の実施の形態の図５以降の製造工程の説明図である。
【図７】本発明の第２の実施の形態の途中までの製造工程の説明図である。
【図８】本発明の第２の実施の形態の図７以降の製造工程の説明図である。
【図９】本発明の第３の実施の形態の途中までの製造工程の説明図である。
【図１０】本発明の第３の実施の形態の図９以降の途中までの製造工程の説明図である。
【図１１】本発明の第３の実施の形態の図１０以降の途中までの製造工程の説明図である。
【図１２】本発明の第３の実施の形態の図１１以降の製造工程の説明図である。
【図１３】本発明の第４の実施の形態のＳＯＩ−ＭＯＳＦＥＴの説明図である。
【図１４】 従来のＭＯＳＦＥＴの説明図である。
【図１５】 従来のＳＯＩ−ＭＯＳＦＥＴの説明図である。
【符号の説明】
１ 半導体基板
２ 基板分離用絶縁膜
３ 半導体層
４ ゲート絶縁膜
５ 厚膜部
６ 主ゲート電極
７ 梁状導電体パターン
８ サイドウォール
９ ボディコンタクト領域
１０ 電極
１１ シリコン基板
１２ 基板分離酸化膜
１３ ｐ型シリコン層
１４ 素子分離酸化膜
１５ ゲート絶縁膜
１６ レジストパターン
１７ ゲート絶縁膜
１８ 厚膜部
１９ レジストパターン
２０ ゲート電極
２１ セパレータ
２２ サイドウォール
２３ レジストパターン
２４ Ｐイオン
２５ ｎ型ソース領域
２６ ｎ型ドレイン領域
２７ 追い込み拡散領域
２８ レジストパターン
２９ Ｂイオン
３０ ボディコンタクト領域
３１ Ｃｏ膜
３２ ＣｏＳｉ2 膜
３３ レジストパターン
４１ シリコン層
４２ ＳｉＯ2 膜
４３ ＳｉＮ膜
４４ レジストパターン
４５ シャロートレンチ
４６ レジストパターン
４７ 素子分離用トレンチ
４８ ＳｉＯ2 膜
４９ 素子分離酸化膜
５０ 素子内分離酸化膜
５１ Ｂイオン
５２ ｐ型シリコン層
５３ ゲート絶縁膜
５４ ゲート電極
５５ サイドウォール
５６ 追い込み拡散領域
５７ ｎ型ソース領域
５８ ｎ型ドレイン領域
６２ ＣｏＳｉ 2 膜
６３ ＣｏＳｉ2 膜
６４ ＣｏＳｉ2 膜
６５ セパレータ
７１ ｐ型シリコン基板
７２ ｐ型ウエル領域
７３ 素子分離酸化膜
７４ 素子内分離酸化膜
７５ ゲート酸化膜
７６ ゲート電極
７７ 追い込み拡散領域
７８ サイドウォール
７９ ｎ型ソース領域
８０ ｎ型ドレイン領域
８１ ボディコンタクト領域
８２ ＣｏＳｉ2 膜
８３ ＣｏＳｉ2 膜
８４ ＣｏＳｉ2 膜
８５ ＣｏＳｉ2 膜
９１ シリコン基板
９２ 基板分離酸化膜
９３ ｐ型シリコン層
９４ 素子分離酸化膜
９５ ゲート絶縁膜
９６ ゲート電極
９７ セパレータ
９８ 追い込み拡散領域
９９ サイドウォール
１００ ｎ型ソース領域
１０１ ｎ型ドレイン領域
１０２ ボディコンタクト領域
１０３ ＣｏＳｉ2 膜
１０４ ＣｏＳｉ2 膜
１０５ ＣｏＳｉ2 膜
１０６ ＣｏＳｉ2 膜
Claims (7)
- 能動領域となる半導体層を基板分離用絶縁膜によって半導体基板から分離した絶縁ゲート型半導体装置において、支柱状の主ゲート電極と梁状導電体パターンからなるＴ字状のゲート電極を設け、前記梁状導電体パターンによって第１の導電型とは反対導電型の第２の導電型のソース領域のチャネル長方向の外側端部と第２の導電型のドレイン領域のチャネル長方向の外側端部に跨がる長さを有する第１の導電型のボディコンタクト領域を前記第２の導電型のソース領域及び第２の導電型のドレイン領域から分離するとともに、前記梁状導電体パターンの直下のゲート絶縁膜の膜厚を前記梁状導電体パターンの全長にわたって前記主ゲート電極の直下のゲート絶縁膜の膜厚より厚くしたことを特徴とする絶縁ゲート型半導体装置。
- 能動領域となる半導体層を基板分離用絶縁膜によって半導体基板から分離した絶縁ゲート型半導体装置において、第１の導電型とは反対導電型の第２の導電型のソース領域のチャネル長方向の外側端部と第２の導電型のドレイン領域のチャネル長方向の外側端部に跨がる長さを有する第１の導電型のボディコンタクト領域を設けるとともに、前記第１の導電型のボディコンタクト領域と前記第２の導電型のソース領域及び第２の導電型のドレイン領域との境界に位置する第１の導電型の半導体領域の表面に設けた絶縁膜の膜厚を、前記境界の全長にわたってゲート電極の直下のゲート絶縁膜の膜厚より厚くしたことを特徴とする絶縁ゲート型半導体装置。
- 能動領域となる半導体層を基板分離用絶縁膜によって半導体基板から分離した絶縁ゲート型半導体装置において、第１の導電型とは反対導電型の第２の導電型のソース領域のチャネル長方向の外側端部と第２の導電型のドレイン領域のチャネル長方向の外側端部に跨がる長さを有する第１の導電型のボディコンタクト領域を設けるとともに、前記第１の導電型のボディコンタクト領域と、第２の導電型のソース領域及び第２の導電型のドレイン領域との境界に位置する第１の導電型の半導体領域の表面に、前記境界の全長にわたってゲート電極の直下のゲート絶縁膜の膜厚より厚い埋込絶縁膜を設けたことを特徴とする絶縁ゲート型半導体装置。
- 能動領域となる半導体層を基板分離用絶縁膜によって半導体基板から分離した絶縁ゲート型半導体装置において、支柱状の主ゲート電極と梁状導電体パターンからなる非対称なＴ字状のゲート電極を設けるとともに、前記梁状導電体パターンの少なくとも一部が実効的なゲート電極として機能し、且つ、第１の導電型のボディコンタクト領域と、第１の導電型とは反対導電型の第２の導電型のソース領域及び第２の導電型のドレイン領域の一方とがｐｎ接合を形成していることを特徴とする絶縁ゲート型半導体装置。
- 能動領域となる半導体層を基板分離用絶縁膜によって半導体基板から分離した絶縁ゲート型半導体装置の製造方法において、前記第１の導電型の半導体層の表面に部分的に膜厚の異なるゲート絶縁膜を設ける工程、前記ゲート絶縁膜の厚膜部に梁状導電体パターンを設けるとともに、前記ゲート絶縁膜上に支柱状の主ゲート電極を設けてＴ字状のゲート電極を形成する工程、前記ゲート電極の側面にサイドウォールを形成する工程、前記主ゲート電極及び梁状導電体パターンをマスクとして不純物を導入して第１の導電型とは反対導電型の第２の導電型のソース領域及び第２の導電型のドレイン領域を形成する工程、前記梁状導電体パターンをマスクとして不純物を導入して前記第２の導電型のソース領域のチャネル長方向の外側端部と第２の導電型のドレイン領域のチャネル長方向の外側端部に跨がる長さを有する第１の導電型のボディコンタクト領域を形成する工程、及び、全面に金属膜を堆積させたのち熱処理を行うことによってシリサイド電極を形成する工程を有することを特徴とする絶縁ゲート型半導体装置の製造方法。
- 能動領域となる半導体層を基板分離用絶縁膜によって半導体基板から分離した絶縁ゲート型半導体装置の製造方法において、前記第１の導電型の半導体層の表面に部分的に膜厚の異なるゲート絶縁膜を設ける工程、前記ゲート絶縁膜の厚膜部に梁状導電体パターンを設けるとともに、前記ゲート絶縁膜上に支柱状の主ゲート電極を設けてＴ字状のゲート電極を形成する工程、前記ゲート電極の側面にサイドウォールを形成する工程、前記主ゲート電極及び梁状導電体パターンをマスクとして不純物を導入して第１の導電型とは反対導電型の第２の導電型のソース領域及び第２の導電型のドレイン領域を形成する工程、前記梁状導電体パターンをマスクとして不純物を導入して前記第２の導電型のソース領域のチャネル長方向の外側端部と第２の導電型のドレイン領域のチャネル長方向の外側端部に跨がる長さを有する第１の導電型のボディコンタクト領域を形成する工程、及び、前記梁状導電体パターンを除去したのち全面に金属膜を堆積させ、熱処理を行うことによってシリサイド電極を形成する工程を有することを特徴とする絶縁ゲート型半導体装置の製造方法。
- 能動領域となる半導体層を基板分離用絶縁膜によって半導体基板から分離した絶縁ゲート型半導体装置の製造方法において、前記第１の導電型の半導体層の表面に深さの異なる溝を形成し、前記溝を絶縁物によって埋め込むことによって素子分離絶縁膜と素子内分離絶縁膜を形成する工程、ゲート絶縁膜上にゲート電極を設ける工程、前記ゲート電極の側面にサイドウォールを形成する工程、前記ゲート電極及び前記素子内分離絶縁膜をマスクとして不純物を導入して第１の導電型とは反対導電型の第２の導電型のソース領域及び第２の導電型のドレイン領域を形成する工程、前記素子内分離絶縁膜をマスクとして不純物を導入して前記第２の導電型のソース領域のチャネル長方向の外側端部と第２の導電型のドレイン領域のチャネル長方向の外側端部に跨がる長さを有する第１の導電型のボディコンタクト領域を形成する工程、及び、全面に金属膜を堆積させ、熱処理を行うことによってシリサイド電極を形成する工程を有することを特徴とする絶縁ゲート型半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000029928A JP3716406B2 (ja) | 2000-02-08 | 2000-02-08 | 絶縁ゲート型半導体装置及びその製造方法 |
| US09/717,143 US7135742B1 (en) | 2000-02-08 | 2000-11-22 | Insulated gate type semiconductor device and method for fabricating same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000029928A JP3716406B2 (ja) | 2000-02-08 | 2000-02-08 | 絶縁ゲート型半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001223360A JP2001223360A (ja) | 2001-08-17 |
| JP3716406B2 true JP3716406B2 (ja) | 2005-11-16 |
Family
ID=18555006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000029928A Expired - Fee Related JP3716406B2 (ja) | 2000-02-08 | 2000-02-08 | 絶縁ゲート型半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7135742B1 (ja) |
| JP (1) | JP3716406B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4304884B2 (ja) | 2001-06-06 | 2009-07-29 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US6620656B2 (en) * | 2001-12-19 | 2003-09-16 | Motorola, Inc. | Method of forming body-tied silicon on insulator semiconductor device |
| JP2003318405A (ja) * | 2002-04-25 | 2003-11-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| TWI392077B (zh) * | 2004-11-08 | 2013-04-01 | Intersil Inc | 改良之靜電放電結構 |
| KR100680958B1 (ko) * | 2005-02-23 | 2007-02-09 | 주식회사 하이닉스반도체 | 피모스 트랜지스터의 제조방법 |
| US8587062B2 (en) * | 2007-03-26 | 2013-11-19 | International Business Machines Corporation | Silicon on insulator (SOI) field effect transistors (FETs) with adjacent body contacts |
| US20080290413A1 (en) * | 2007-05-21 | 2008-11-27 | International Business Machines Corporation | Soi mosfet with a metal semiconductor alloy gate-to-body bridge |
| US7893494B2 (en) * | 2008-06-18 | 2011-02-22 | International Business Machines Corporation | Method and structure for SOI body contact FET with reduced parasitic capacitance |
| CN101931008B (zh) * | 2010-07-13 | 2015-04-08 | 中国科学院上海微***与信息技术研究所 | 一种具有体接触结构的pd soi器件 |
| CN102005481B (zh) * | 2010-11-03 | 2011-12-28 | 北京大学 | 一种t型栅结构的低功耗隧穿场效应晶体管 |
| CN102157559B (zh) * | 2011-03-01 | 2012-05-02 | 北京大学 | 一种叉指型栅结构的低功耗隧穿场效应晶体管 |
| JP6184057B2 (ja) * | 2012-04-18 | 2017-08-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2014038952A (ja) * | 2012-08-17 | 2014-02-27 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
Family Cites Families (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6091676A (ja) * | 1983-10-25 | 1985-05-23 | Matsushita Electric Ind Co Ltd | Ｍｏｓ半導体装置 |
| JPH01293533A (ja) | 1988-05-20 | 1989-11-27 | Rohm Co Ltd | 半導体装置の製造方法 |
| US5095348A (en) * | 1989-10-02 | 1992-03-10 | Texas Instruments Incorporated | Semiconductor on insulator transistor |
| US5102809A (en) | 1990-10-11 | 1992-04-07 | Texas Instruments Incorporated | SOI BICMOS process |
| JP2744126B2 (ja) * | 1990-10-17 | 1998-04-28 | 株式会社東芝 | 半導体装置 |
| JPH05343681A (ja) * | 1992-06-11 | 1993-12-24 | Kawasaki Steel Corp | 半導体装置 |
| JPH08125034A (ja) * | 1993-12-03 | 1996-05-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5498882A (en) * | 1994-03-16 | 1996-03-12 | Texas Instruments Incorporated | Efficient control of the body voltage of a field effect transistor |
| US5610430A (en) * | 1994-06-27 | 1997-03-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having reduced gate overlapping capacitance |
| JPH08125187A (ja) | 1994-10-24 | 1996-05-17 | Nippon Telegr & Teleph Corp <Ntt> | Ｓｏｉ構造ｍｏｓ型半導体装置およびその製造方法 |
| US5607865A (en) * | 1995-01-27 | 1997-03-04 | Goldstar Electron Co., Ltd. | Structure and fabrication method for a thin film transistor |
| JP3364559B2 (ja) * | 1995-10-11 | 2003-01-08 | 三菱電機株式会社 | 半導体装置 |
| US5741737A (en) * | 1996-06-27 | 1998-04-21 | Cypress Semiconductor Corporation | MOS transistor with ramped gate oxide thickness and method for making same |
| JP3441330B2 (ja) * | 1997-02-28 | 2003-09-02 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP3491805B2 (ja) * | 1997-08-05 | 2004-01-26 | 株式会社東芝 | 半導体装置の製造方法 |
| JP3447927B2 (ja) * | 1997-09-19 | 2003-09-16 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US5918133A (en) * | 1997-12-18 | 1999-06-29 | Advanced Micro Devices | Semiconductor device having dual gate dielectric thickness along the channel and fabrication thereof |
| JPH11274499A (ja) * | 1998-03-19 | 1999-10-08 | Matsushita Electric Works Ltd | 半導体装置及びその製造方法 |
| US6100564A (en) * | 1998-09-30 | 2000-08-08 | International Business Machines Corporation | SOI pass-gate disturb solution |
| JP2000294794A (ja) * | 1999-04-09 | 2000-10-20 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| US6154091A (en) * | 1999-06-02 | 2000-11-28 | International Business Machines Corporation | SOI sense amplifier with body contact structure |
| US6630712B2 (en) * | 1999-08-11 | 2003-10-07 | Advanced Micro Devices, Inc. | Transistor with dynamic source/drain extensions |
| JP2001077368A (ja) * | 1999-09-03 | 2001-03-23 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP3608456B2 (ja) * | 1999-12-08 | 2005-01-12 | セイコーエプソン株式会社 | Ｓｏｉ構造のｍｉｓ電界効果トランジスタの製造方法 |
| US6555446B1 (en) * | 1999-12-10 | 2003-04-29 | Texas Instruments Incorporated | Body contact silicon-on-insulator transistor and method |
| US6307237B1 (en) * | 1999-12-28 | 2001-10-23 | Honeywell International Inc. | L-and U-gate devices for SOI/SOS applications |
| JP2001298195A (ja) * | 2000-04-17 | 2001-10-26 | Kawasaki Steel Corp | Ｍｏｓトランジスタ |
| US6620656B2 (en) * | 2001-12-19 | 2003-09-16 | Motorola, Inc. | Method of forming body-tied silicon on insulator semiconductor device |
-
2000
- 2000-02-08 JP JP2000029928A patent/JP3716406B2/ja not_active Expired - Fee Related
- 2000-11-22 US US09/717,143 patent/US7135742B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US7135742B1 (en) | 2006-11-14 |
| JP2001223360A (ja) | 2001-08-17 |
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| JPH10270544A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040708 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040720 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040917 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050104 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050216 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050802 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050819 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080909 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090909 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090909 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100909 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100909 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110909 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120909 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120909 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130909 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |