KR20040001905A - 반도체 소자의 트렌치형 소자분리막 형성방법 - Google Patents

반도체 소자의 트렌치형 소자분리막 형성방법 Download PDF

Info

Publication number
KR20040001905A
KR20040001905A KR1020020037239A KR20020037239A KR20040001905A KR 20040001905 A KR20040001905 A KR 20040001905A KR 1020020037239 A KR1020020037239 A KR 1020020037239A KR 20020037239 A KR20020037239 A KR 20020037239A KR 20040001905 A KR20040001905 A KR 20040001905A
Authority
KR
South Korea
Prior art keywords
trench
film
liner
oxide film
forming
Prior art date
Application number
KR1020020037239A
Other languages
English (en)
Inventor
김현수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020037239A priority Critical patent/KR20040001905A/ko
Publication of KR20040001905A publication Critical patent/KR20040001905A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02329—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리 공정에 관한 것이며, 더 자세히는 트렌치형 소자분리막 형성방법에 관한 것이다. 본 발명은 라이너 질화막/라이너 산화막의 적용에 따른 트렌치 매립 절연막의 갭-필 마진을 확보할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다. 후속 공정에서 트렌치 측벽이 산화되는 것을 방지하기 위해서는 적어도 50Å 이상의 라이너 질화막(통상적으로는, 20∼200Å)이 확보되어야 한다. 따라서, 라이너 질화막 자체의 두께를 줄여 트렌치 매립 절연막의 갭-필 마진을 확보하는데는 한계가 있다. 본 발명에서는 트렌치 측벽 산화막의 표면을 질화시키고, 라이너 질화막을 얇게 형성한 다음, 라이너 산화막을 형성한다. 질화된 트렌치 측벽 산화막이 라이너 질화막의 역할을 수행하기 때문에 증착되는 라이너 질화막의 두께를 산화 저항성 한계 두께(예컨대, 50Å) 이하로 적용할 수 있으며, 이에 따라 트렌치의 스페이스를 확보할 수 있다.

Description

반도체 소자의 트렌치형 소자분리막 형성방법{Method for forming trench type isolation layer in semiconductor device}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리 공정에 관한 것이며, 더 자세히는 트렌치형 소자분리막 형성방법에 관한 것이다.
전통적인 소자분리 공정인 실리콘국부산화(LOCOS) 공정은 근본적으로 버즈비크(Bird's beak)로부터 자유로울 수 없으며, 버즈비크에 의한 활성영역의 감소로 인하여 초고집적 반도체 소자에 적용하기 어렵게 되었다.
한편, 트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인을 근본적으로 해결할 수 있고, 활성영역의 확보에 유리한 소자분리 공정으로 부각되고 있으며, 향후 1G DRAM 또는 4G DRAM급 이상의 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.
도 1a 내지 도 1d는 종래기술에 따른 STI 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
종래기술에 따른 STI 공정은, 우선 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 패드 산화막(11) 및 패드 질화막(12)을 형성하고, 이를 선택 식각하여 트렌치 마스크 패턴을 형성한 다음, 트렌치 마스크 패턴을 베리어로 사용하여 노출된 실리콘 기판(10)을 건식 식각함으로써 트렌치를 형성한다.
다음으로, 도 1b에 도시된 바와 같이 측벽 열산화 공정을 실시하여 트렌치내부에 측벽 산화막(13)을 형성하고, 전체 구조 표면을 따라 라이너 질화막(liner nitride)(14)을 증착한 후, 다시 전체 구조 표면을 따라 라이너 산화막(15)을 증착한다.
이어서, 도 1c에 도시된 바와 같이 전체 구조 상부에 고밀도플라즈마(high density plasma, HDP) 산화막(16)을 증착하여 트렌치를 매립하고, 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시하여 HDP 산화막(16)을 평탄화시킨다. 이때, CMP 과정에서 패드 질화막(12) 상부의 라이너 산화막(15) 및 라이너 질화막(16)이 연마되어 패드 질화막(12)이 노출된다.
계속하여, 도 1d에 도시된 바와 같이 인산 용액(H3PO4)을 사용하여 패드 질화막(12)을 습식 제거한다.
이후, 잔류하는 패드 산화막(11)을 습식 제거하여 트렌치 소자 분리 공정을 완료한다.
일반적으로, STI 공정을 진행함에 있어서 상기한 바와 같이 라이너 질화막(14)을 적용하고 있다. 라이너 질화막(14)은 후속 산화 분위기에서의 열공정에 의해 활성 영역과 소자분리 영역의 경계면의 실리콘 기판(10)이 산화됨에 따른 스트레스를 감소시키고, 소자분리막과 실리콘 기판(10) 간의 도펀트 확산을 억제함으로써 소자의 동작 특성, 특히 리프레시 특성을 개선하는데 기여한다. 한편, 이러한 리프레시 특성은 소자의 고집적화가 진행될수록 더욱 중요시되고 있어 라이너 질화막(14)의 사용은 거의 불가피한 것으로 보고되고 있다.
한편, 라이너 질화막은 질화막 특유의 인장성 응력 때문에 후속 트렌치 매립 산화막의 리프팅(lifting)을 유발하게 되는데, 이러한 문제점을 고려하여 라이너 질화막 상에 라이너 산화막(압축성 응력을 가져 응력을 상쇄함)을 추가로 증착하고 있다. 이러첨 이중 구조의 라이너 물질막을 사용하기 때문에 트렌치의 단차비(aspect ratio)는 증가할 수밖에 없으며, 이에 따라 트렌치 매립 산화막의 갭-필 특성이 열화되는 문제점이 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 라이너 질화막/라이너 산화막의 적용에 따른 트렌치 매립 절연막의 갭-필 마진을 확보할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래기술에 따른 STI 공정도.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 STI 공정도.
* 도면의 주요 부분에 대한 부호의 설명
30 : 실리콘 기판
31 : 패드 산화막
32 : 패드 질화막
33 : 측벽 산화막
33a : 질화된 측벽 산화막
34 : 라이너 질화막
35 : 라이너 산화막
36 : HDP 산화막
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 실리콘 기판 상에 소자분리 영역을 오픈시키는 트렌치 마스크 패턴을 형성하는 단계; 노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 열산화 공정을 실시하여 상기 트렌치 내에 측벽 산화막을 형성하는 단계; 상기 측벽 산화막의 표면을 질화시키는 단계; 질화된 상기 측벽 산화막이 형성된 전체 구조 표면을 따라 라이너 질화막을 형성하는 단계; 상기 라이너 질화막이 형성된 전체 구조 표면을 따라 라이너 산화막을 형성하는 단계; 및 상기 라이너 산화막이 형성된 트렌치 내에 트렌치 매립 절연막을 갭-필하는 단계를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법이 제공된다.
후속 공정에서 트렌치 측벽이 산화되는 것을 방지하기 위해서는 적어도 50Å 이상의 라이너 질화막(통상적으로는, 20∼200Å)이 확보되어야 한다. 따라서, 라이너 질화막 자체의 두께를 줄여 트렌치 매립 절연막의 갭-필 마진을 확보하는데는 한계가 있다. 본 발명에서는 트렌치 측벽 산화막의 표면을 질화시키고, 라이너 질화막을 얇게 형성한 다음, 라이너 산화막을 형성한다. 질화된 트렌치 측벽 산화막이 라이너 질화막의 역할을 수행하기 때문에 증착되는 라이너 질화막의 두께를 산화 저항성 한계 두께(예컨대, 50Å) 이하로 적용할 수 있으며, 이에 따라 트렌치의 스페이스를 확보할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 STI 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 실시예에 따른 STI 공정은 우선, 도 2a에 도시된 바와 같이 실리콘 기판(30) 상에 패드 산화막(31) 및 패드 질화막(32)을 각각 50∼200Å 및 500∼2500Å의 두께로 형성하고, 소자분리 마스크를 이용한 사진 식각 공정을 실시하여 패드 질화막(32) 및 패드 산화막(31)을 차례로 선택 식각한 다음, 패드 질화막(32)을 식각 마스크로 사용하여 실리콘 기판(30)을 2000∼5000Å 깊이로 건식 식각함으로써 트렌치를 형성한다.
이어서, 도 2b에 도시된 바와 같이 열산화 공정을 실시하여 노출된 트렌치 영역에 20∼200Å 두께의 측벽 산화막(33)을 형성하고, 질화 가스 분위기에서 측벽 산화막(33) 표면을 질화시킨다. 질화 반응은 NO, N2O 등의 질화 가스의 분해 반응을 유도할 수 있도록 600∼1100℃의 온도에서 수행하는 것이 바람직하다.
다음으로, 도 2c에 도시된 바와 같이 전체 구조 표면을 따라 라이너 질화막(34)을 증착한다. 라이너 질화막(34)은 CVD 방식을 사용하여 5∼50Å 두께로 증착하는 것이 바람직하다.
계속하여, 도 2d에 도시된 바와 같이 다시 전체 구조 표면을 따라 20∼200Å 두께의 라이너 산화막(35)을 증착하고, 전체 구조 상부에 HDP 산화막(36)을 증착하여 트렌치를 매립한 다음, CMP 공정을 실시하여 HDP 산화막(36)을 평탄화시키고, 패드 질화막(32)을 질화막 식각 용액(예컨대, 인산 용액)을 사용하여 습식 제거한다.
이후, 패드 산화막(31)을 습식 제거하여 STI 공정을 완료한다.
전술한 바와 같은 STI 공정에 따르면, 질화된 측벽 산화막(33a)이 라이너 질화막의 역할을 수행하기 때문에 증착되는 라이너 질화막(34)의 두께를 산화 저항성 한계 두께(예컨대, 50Å) 이하로 적용할 수 있으며, 이에 따라 전반적인 트렌치의스페이스는 넓어지게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 트렌치 매립 절연막으로 HDP 산화막을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 트렌치 매립 절연막으로 유동성 산화막(APL) 등의 다른 절연막을 사용하는 경우에도 적용된다.
또한, 전술한 실시예에서는 트렌치 매립 절연막을 평탄화시키기 위하여 CMP 공정을 수행하는 경우를 일례로 들어 설명하였으나, 본 발명은 전면 건식 식각을 수행하여 트렌치 매립 절연막을 평탄화시키는 경우에도 적용된다.
전술한 본 발명은 트렌치 매립 절연막의 갭-필 마진을 확보할 수 있으며, 이에 따라 초고집적 반도체 소자 개발을 촉진할 수 있다.

Claims (5)

  1. 실리콘 기판 상에 소자분리 영역을 오픈시키는 트렌치 마스크 패턴을 형성하는 단계;
    노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;
    열산화 공정을 실시하여 상기 트렌치 내에 측벽 산화막을 형성하는 단계;
    상기 측벽 산화막의 표면을 질화시키는 단계;
    질화된 상기 측벽 산화막이 형성된 전체 구조 표면을 따라 라이너 질화막을 형성하는 단계;
    상기 라이너 질화막이 형성된 전체 구조 표면을 따라 라이너 산화막을 형성하는 단계; 및
    상기 라이너 산화막이 형성된 트렌치 내에 트렌치 매립 절연막을 갭-필하는 단계
    를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법.
  2. 제1항에 있어서,
    상기 라이너 질화막은 5∼50Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
  3. 제1항 또는 제2항에 있어서,
    상기 측벽 산화막은 20∼200Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
  4. 제1항 또는 제2항에 있어서,
    상기 측벽 산화막의 표면을 질화시키는 단계에서,
    600∼1100℃의 온도에서 질화 가스를 사용하여 상기 측벽 산화막의 표면을 질화시키는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
  5. 제4항에 있어서,
    상기 질화 가스는 NO 또는 N2O인 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
KR1020020037239A 2002-06-29 2002-06-29 반도체 소자의 트렌치형 소자분리막 형성방법 KR20040001905A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020037239A KR20040001905A (ko) 2002-06-29 2002-06-29 반도체 소자의 트렌치형 소자분리막 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020037239A KR20040001905A (ko) 2002-06-29 2002-06-29 반도체 소자의 트렌치형 소자분리막 형성방법

Publications (1)

Publication Number Publication Date
KR20040001905A true KR20040001905A (ko) 2004-01-07

Family

ID=37313637

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020037239A KR20040001905A (ko) 2002-06-29 2002-06-29 반도체 소자의 트렌치형 소자분리막 형성방법

Country Status (1)

Country Link
KR (1) KR20040001905A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108133935A (zh) * 2016-12-01 2018-06-08 三星电子株式会社 沟槽中包括多衬垫层的半导体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108133935A (zh) * 2016-12-01 2018-06-08 三星电子株式会社 沟槽中包括多衬垫层的半导体装置

Similar Documents

Publication Publication Date Title
US7655532B1 (en) STI film property using SOD post-treatment
US7700455B2 (en) Method for forming isolation structure in semiconductor device
KR20010058498A (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
KR20050067445A (ko) 반도체소자의 트렌치 소자분리 방법
KR20010008775A (ko) 얕은 트렌치 소자분리 방법
KR20030043445A (ko) 반도체소자의 샐로우 트렌치 아이솔레이션 방법
US6355539B1 (en) Method for forming shallow trench isolation
KR20070070967A (ko) 반도체 소자의 소자분리막 형성방법
KR100482740B1 (ko) 반도체소자의소자분리용트렌치내에산화막을매립하는방법
KR100460770B1 (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
KR20040001905A (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
KR20040059445A (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
KR100905997B1 (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
KR100691016B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100614575B1 (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
KR20040036958A (ko) 반도체소자의 소자분리절연막 형성방법
KR20040001874A (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
US7067390B2 (en) Method for forming isolation layer of semiconductor device
KR100568849B1 (ko) 반도체 소자의 제조방법
KR20040059439A (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
KR20040001913A (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
KR100550635B1 (ko) 반도체소자 및 그의 제조 방법
KR20040059462A (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
KR20050003009A (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
KR20040001903A (ko) 반도체 소자의 트렌치형 소자분리막 형성방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination