KR20040059395A - Method for forming the isolation layer of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체장치의 소자분리막 형성방법에 관한 것으로서, 보다 상세하게는 트렌치형 소자분리막의 형성시 패드질화막을 마스크로 하여 등방성 식각으로 완만한 트렌치를 형성한 후 비등방성 식각으로 트렌치를 형성하여 트렌치 가장자리를 완만하게 형성하고, 트렌치 측벽에 틸트 이온주입하여 불순물층으로 하여금 인접한 소자로의 누설전류를 막아 셀의 충전주기를 길게 할 수 있도록 한 반도체장치의 소자분리막 형성방법에 관한 것이다.The present invention relates to a method of forming a device isolation film of a semiconductor device, and more particularly, to form a trench by isotropic etching using a pad nitride film as a mask when forming a trench type device isolation film, and then forming a trench by anisotropic etching. The present invention relates to a method of forming a device isolation film of a semiconductor device in which a smooth edge is formed and tilt ion implantation is performed on a trench sidewall to prevent an impurity layer from leaking current to an adjacent device, thereby increasing the charge cycle of a cell.
일반적으로 반도체장치의 소자간 분리를 위해서 사용되는 소자분리막으로 웨이퍼기판에 가해지는 스트레스를 크게 줄이기 위한 STI(Shallow Trench Isolation) 소자분리막의 공정은 반도체기판에 일정한 깊이를 갖는 트렌치를 형성하고 이 트렌치에 화학기상증착법으로 필드산화막을 증착하고서 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 불필요한 필드산화막을 식각하여 소자분리막을 형성하게 된다.In general, the process of STI (Shallow Trench Isolation) device isolation film, which is a device isolation film used to separate devices between semiconductor devices, greatly reduces the stress applied to the wafer substrate, and forms a trench having a predetermined depth in the semiconductor substrate. A field oxide film is deposited by chemical vapor deposition, and an unnecessary field oxide film is etched by a chemical mechanical polishing process to form an isolation layer.
도 1a 내지 도 1d는 종래 반도체장치의 소자분리막 형성방법에 의해 형성된 소자분리막의 문제점을 설명하기 위해 나타낸 단면도이다.1A to 1D are cross-sectional views illustrating a problem of a device isolation film formed by a device isolation film formation method of a conventional semiconductor device.
도 1a에 도시된 바와 같이, 우선, 반도체기판(10)에 패드산화막(Pad oxide)(20)과 패드질화막(Pad Nitride)(30)을 증착한 다음, 상기 패드질화막(30) 및 패드산화막(20)을 선택적으로 패터닝하여 소자분리영역을 정의한다. 이어 상기 패터닝된 패드질화막(30) 및 패드산화막(20)을 마스크로 이용하여 상기 반도체기판(10)을 소정 깊이로 식각하여 반도체기판(10) 내에 트렌치(40)를 형성하게 된다.As shown in FIG. 1A, first, a pad oxide film 20 and a pad nitride film 30 are deposited on a semiconductor substrate 10, and then the pad nitride film 30 and the pad oxide film ( 20) is selectively patterned to define an isolation region. Subsequently, the semiconductor substrate 10 is etched to a predetermined depth by using the patterned pad nitride layer 30 and the pad oxide layer 20 as a mask to form the trench 40 in the semiconductor substrate 10.
상기 반도체기판(10) 내에 트렌치(40)를 형성하는 STI 공정을 진행하고 나서, 도 1b에 도시된 바와 같이, 상기 트렌치(40)의 측면에 산화공정을 실시하여 측면산화막(50)을 형성한 다음, 상기 트렌치(40)를 충분히 매립하도록 구조 전면에 고밀도 플라즈마 화학 기상 증착법(high density plasma chemical vapoer deposition; HDP CVD)로 필드산화막(60)을 매립하게 된다. 이어서, 상기 패드질화막(30)을 식각정지막으로 이용하여 패드질화막(30)이 노출될때까지 상기 필드산화막(60)을 화학기계적연마(CMP)하게 된다. 이에 따라, 상기 필드산화막(60)은 트렌치(40) 내부에만 매립되게 된다.After the STI process of forming the trench 40 in the semiconductor substrate 10, as shown in FIG. 1B, an oxidizing process is performed on the side surface of the trench 40 to form the side oxide film 50. Next, the field oxide layer 60 is buried by high density plasma chemical vapor deposition (HDP CVD) on the entire surface of the trench 40 to sufficiently fill the trench 40. Subsequently, using the pad nitride layer 30 as an etch stop layer, the field oxide layer 60 is subjected to chemical mechanical polishing (CMP) until the pad nitride layer 30 is exposed. Accordingly, the field oxide layer 60 is embedded only in the trench 40.
이어서, 도 1c에 도시된 바와 같이, 상기 잔류된 패드질화막(30)을 고온의 인산 용액을 사용하여 제거함으로써, 활성영역간을 분리하는 소자분리영역, 즉, 트렌치(40)를 필드산화막(60)으로 매립한 소자분리막(70)을 형성하게 된다. 그런데, 상기 인산 용액에 의해 패드질화막(30) 제거 시에, 선택비가 낮은 관계로 인산 용액에 의해 소자분리막(70)이 식각된다. 특히, 상기 패드질화막(30)의 모서리 부분에 위치했던 자리의 소자분리막(70) 일부가 선택적으로 식각되어 모우트(A)가 발생되게 된다.Subsequently, as shown in FIG. 1C, the remaining pad nitride layer 30 is removed using a high temperature phosphoric acid solution, thereby separating the device isolation region, that is, the trench 40, between the active regions. The device isolation film 70 buried in this manner is formed. However, when the pad nitride layer 30 is removed by the phosphoric acid solution, the device isolation layer 70 is etched by the phosphoric acid solution because the selectivity is low. In particular, a portion of the device isolation layer 70 positioned at the corner of the pad nitride layer 30 is selectively etched to generate the moat A.
한편, 도 1d에 도시된 바와 같이, 상기 모우트(A)가 발생된 결과물 상에 웰 이온주입 공정을 실시하여 웰(미도시함)을 형성한 다음, 문턱전압 이온주입을 위한 스크린산화막(screen oxide)(미도시함)을 형성하고, 상기 스크린산화막(미도시함)을 이온주입 시, 버퍼막으로 이용하여 문턱전압 이온을 주입한다. 이어, 상기 문턱전압 이온주입 버퍼막으로 사용하던 스크린산화막(미도시함)을 제거한 후, 결과물 전체에 게이트 옥시데이션 공정을 진행하여 게이트산화막(미도시함)을 형성하게 된다. 그러나, 상기 스크린산화막(미도시함) 제거 시에, HF 또는 BOE 용액으로 습식 세정공정을 진행하여 제거하게 되며, 이에 따라, 상기 스크린산화막(미도시함) 제거 시, 하부 모우트(A)가 발생된 소자분리막(70)의 구성물질인 필드산화막이 더 깊게 식각되어, 깊이가 점점 더 깊게 모우트(B)가 형성되게 된다.As shown in FIG. 1D, a well ion implantation process is performed on the resultant in which the moat A is generated to form a well (not shown), and then a screen oxide film for threshold voltage ion implantation is performed. oxide (not shown), and threshold voltage ions are implanted using the screen oxide film (not shown) as a buffer film. Subsequently, the screen oxide layer (not shown) used as the threshold voltage ion implantation buffer layer is removed, and then a gate oxide layer (not shown) is formed by performing a gate oxidization process on the entire resultant. However, when the screen oxide film (not shown) is removed, the wet cleaning process is removed by HF or BOE solution. Accordingly, when the screen oxide film (not shown) is removed, the lower moat (A) is removed. The field oxide film, which is a constituent material of the generated device isolation film 70, is etched more deeply, so that the moat B is formed deeper and deeper.
즉, 상기와 같은 종래 반도체소자의 소자분리막 형성방법을 이용하게 되면, 소자분리막의 모서리 부분에 모우트가 필연적으로 발생된다. 이에 따라, 국부적으로 소자분리막이 함몰되어 후속 공정으로 게이트 패턴을 형성하기 위한 식각 공정 시, 식각 잔류물이 남게 되는 문제점이 발생된다. 또한, 소자 구동시 소자분리막 모서리 부분에 전기적 집중현상(fringing field)이 유발되어서 소자의 전기적 열화가 발생될 뿐만 아니라 험프(hump)로 인한 문턱전압의 변화 현상이 발생되어 소자가 비정상적으로 구동하게 되는 문제점이 있었다.That is, when the conventional method of forming an isolation layer of a semiconductor device as described above is used, a moat is inevitably generated at an edge portion of the isolation layer. Accordingly, a problem arises in that an etching residue is left in the etching process for locally forming the gate isolation pattern to form a gate pattern in a subsequent process. In addition, when the device is driven, an electrical condensation field is generated at the corners of the device isolation layer to cause electrical deterioration of the device, and a threshold voltage change due to a hump is generated, thereby driving the device abnormally. There was a problem.
또한, 위와 같은 방법에 의해 소자분리막을 형성할 때 셀의 집적도가 커지면서 셀간의 간격이 좁아지고 셀의 크기도 작아지면서 셀간의 누설전류가 많이 생기고 그에 따른 전하 보존시간이 짧아져 셀의 신뢰성이 떨어지는 문제점이 있다.In addition, when the device isolation layer is formed by the above method, the cell density increases, the gap between the cells decreases, and the cell size decreases, resulting in a large leakage current between the cells, resulting in a short charge retention time. There is a problem.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 트렌치형 소자분리막의 형성시 패드질화막을 마스크로 하여 등방성 식각으로 완만한 트렌치를 형성한 후 비등방성 식각으로 트렌치를 형성하여 트렌치 가장자리를 완만하게 형성하고, 트렌치 측벽에 틸트 이온주입하여 불순물층으로 하여금 인접한 소자로의 누설전류를 막아 셀의 충전주기를 길게 할 수 있도록 한 반도체장치의 소자분리막 형성방법을 제공함에 있다.The present invention was created to solve the above problems, and an object of the present invention is to form a trench by anisotropic etching using a pad nitride film as a mask when forming a trench type isolation layer, and then form a trench by anisotropic etching. The present invention provides a method of forming a device isolation film of a semiconductor device in which a trench edge is formed smoothly and a tilt ion is implanted into a trench sidewall to prevent an impurity layer from leaking current to adjacent devices, thereby increasing the charge cycle of a cell.
도 1a 내지 도 1d는 종래 반도체장치의 소자분리막 형성방법을 설명하기 위해 순차적으로 나타낸 공정 단면도들이다.1A through 1D are cross-sectional views sequentially illustrating a method of forming a device isolation film of a conventional semiconductor device.
도 2a 내지 도 2h는 본 발명에 의한 반도체장치의 소자분리막 형성방법을 설명하기 위해 순차적으로 나타낸 공정 단면도들이다.2A through 2H are cross-sectional views sequentially illustrating a method of forming an isolation layer in a semiconductor device according to the present invention.
- 도면의 주요부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawings-
10 : 기판 20 : 패드산화막10 substrate 20 pad oxide film
30 : 패드질화막 40 : 트렌치30: pad nitride film 40: trench
50 : 측면산화막 60 : 필드산화막50: side oxide film 60: field oxide film
70 : 소자분리막 80 : 버퍼층70: device isolation layer 80: buffer layer
90 : 질화막90: nitride film
상기와 같은 목적을 실현하기 위한 본 발명은 반도체기판 상에 패드산화막, 패드질화막을 순차적으로 형성한 후 상기 패드질화막을 선택적으로 식각하여 소자분리용 패턴을 형성하는 단계와, 상기 패드질화막을 마스크로 등방성 식각하여 기판의 표면에 완만한 트렌치를 형성하는 단계와, 완만한 트렌치를 형성한 후 상기 패드질화막을 마스크로 기판을 비등방성 식각하여 소정깊이의 트렌치를 형성하는 단계와, 트렌치를 형성한 후 상기 패드질화막의 소자분리용 패턴의 개구부를 확장하는 질화막 리트랙션 공정을 수행하는 단계와, 질화막 리트랙션 공정 후 트렌치 부위를 산화시켜 측면산화막을 형성하는 단계와, 측면산화막을 형성한 후 트렌치 측벽에 틸트 이온주입으로 고농도의 불순물이 주입된 버퍼층을 형성하는 단계와, 버퍼층을 형성한 후 구조물 전체에 얇은 질화막을 증착하고 고온열처리하는 단계와, 고온열처리 후 트렌치가 매립되도록 구조물 전체에 필드산화막을 증착하고 패드질화막이 노출되도록 평탄화하는 단계와, 평탄화한 후 패드질화막을 완전히 제거하여 소자분리막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.According to an aspect of the present invention, a pad oxide film and a pad nitride film are sequentially formed on a semiconductor substrate, and then the pad nitride film is selectively etched to form a device isolation pattern, and the pad nitride film is used as a mask. Forming a trench in the surface of the substrate by isotropic etching, forming a trench in the substrate, and then forming an trench in a predetermined depth by anisotropically etching the substrate using the pad nitride layer as a mask, and forming a trench Performing a nitride film retraction process for extending the opening of the device isolation pattern of the pad nitride film, oxidizing a trench portion after the nitride film retraction process to form a side oxide film, and forming a side oxide film on the trench sidewalls Forming a buffer layer into which a high concentration of impurities are implanted by tilt ion implantation, and then forming a buffer layer Depositing a thin nitride film on the entire structure and performing a high temperature heat treatment; depositing a field oxide film on the structure so that the trench is buried after the high temperature heat treatment; and planarizing the pad nitride film to be exposed; and removing the pad nitride film after planarization to completely remove the device isolation film. Characterized in that it comprises a step of forming.
위에서 패드산화막은 50∼100Å의 두께로 형성하는 것을 특징으로 한다.The pad oxide film is formed from a thickness of 50 to 100 GPa from above.
또한, 등방성 식각은 습식식각인 것을 특징으로 한다.In addition, the isotropic etching is characterized in that the wet etching.
또한, 비등방성 식각은 건식식각인 것을 특징으로 한다.In addition, the anisotropic etching is characterized in that the dry etching.
또한, 측면산화막은 50∼100Å의 두께로 형성하는 것을 특징으로 한다.In addition, the side oxide film is formed to a thickness of 50 to 100 GPa.
또한, 틸트 이온주입시 P형 계열의 불순물인 것을 특징으로 한다.In addition, it is characterized in that the impurity of the P-type when the tilt ion implantation.
이와 같이 이루어진 본 발명은 트렌치를 형성하기 전에 등방성 식각에 의한 완만한 트렌치를 형성함으로써 트렌치의 가장자리를 완만하게 형성하여 이후 모트의 깊이를 줄여 필드의 세기를 완화하여 전하누설을 작게하여 전하보존 시간을 길게할 수 있으며, 틸트 이온주입으로 트렌치 측벽에 버퍼층을 형성하여 인접한 소자로의 누설전류를 방지할 뿐만 아니라 트렌치 측벽의 스트레스가 셀로 전이되는 것을 방지하는 셀의 가드링역을 수행하여 소자의 신뢰성을 향상시킬 수 있게 된다.In the present invention thus formed, before forming the trench, a gentle trench is formed by isotropic etching to form the edge of the trench gently, thereby reducing the intensity of the field by reducing the depth of the mote, thereby reducing the charge leakage and reducing the charge retention time. Tilt ion implantation forms a buffer layer on the trench sidewalls to prevent leakage currents to adjacent devices and improves device reliability by performing cell guarding to prevent stresses in the trench sidewalls from transferring to the cells. You can do it.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, the present embodiment is not intended to limit the scope of the present invention, but is presented by way of example only and the same parts as in the conventional configuration using the same reference numerals and names.
도 2a 내지 도 2h는 본 발명에 의한 반도체장치의 소자분리막 형성방법을 설명하기 위해 순차적으로 나타낸 공정 단면도들이다.2A through 2H are cross-sectional views sequentially illustrating a method of forming an isolation layer in a semiconductor device according to the present invention.
먼저, 도 2a에 도시된 바와 같이 반도체 기판(10) 상에 패드산화막(20)과 패드질화막(30)을 순차적으로 형성한 다음, 패드질화막(30)을 선택적으로 식각하여 소자분리용 패턴을 형성하게 된다. 이때, 상기 패드산화막(20)은 약 50 ∼ 100Å 정도로 얇게 증착하여 기판(10)과 패드질화막(30)의 스트레스 완화용으로 사용되고후속 패드질화막(30) 제거 시 식각정지막 역할을 하게 된다.First, as shown in FIG. 2A, the pad oxide layer 20 and the pad nitride layer 30 are sequentially formed on the semiconductor substrate 10, and then the pad nitride layer 30 is selectively etched to form a device isolation pattern. Done. In this case, the pad oxide film 20 is thinly deposited to about 50 to about 100Å and used to relieve stress of the substrate 10 and the pad nitride film 30 to serve as an etch stop layer when the subsequent pad nitride film 30 is removed.
이어, 도 2b에 도시된 바와 같이 상기 패터닝된 패드질화막(30)을 마스크로 이용하여 등방성 습식식각으로 상기 반도체기판 표면에 완만한 트렌치(40)를 형성한다.Subsequently, as shown in FIG. 2B, a smooth trench 40 is formed on the surface of the semiconductor substrate by isotropic wet etching using the patterned pad nitride layer 30 as a mask.
이때 등방성 습식식각으로 기판(10) 표면을 완만하게 식각함으로써 패터닝된 패드질화막(30) 하부까지 식각됨으로써 트렌치(40) 가장자리가 완만하게 형성될 수 있도록 한다.In this case, by gently etching the surface of the substrate 10 by isotropic wet etching, the edge of the trench 40 may be gently formed by etching to the lower portion of the patterned pad nitride layer 30.
이후 도 2c에 도시된 바와 같이 완만한 트렌치(40)가 형성된 상태에서 패드질화막(30)을 마스크로 비등방성 건식식각을 하여 소정깊이의 트렌치(40)를 형성한다.Thereafter, as shown in FIG. 2C, anisotropic dry etching is performed using the pad nitride layer 30 as a mask to form a trench 40 having a predetermined depth.
이렇게 2차에 걸쳐 등방성 식각과 비등방성 식각을 수행하여 트렌치를 형성함으로써 트렌치 가장자리를 완만하게 형성하게 된다.By forming the trenches by performing isotropic etching and anisotropic etching in two steps, the trench edges are smoothly formed.
이후 도 2d에 도시된 바와 같이 트렌치(40)를 형성한 후 상기 패드질화막(30)의 소자분리용 패턴의 개구부를 식각하여 등방성 습식식각시 패드질화막(30)의 하부에 식각된 넓이까지 확장하는 질화막 리트랙션 공정을 수행한다.After forming the trench 40 as shown in FIG. 2d, the opening of the device isolation pattern of the pad nitride layer 30 is etched to extend to the area etched under the pad nitride layer 30 during the isotropic wet etching. A nitride film retraction process is performed.
그런다음 트렌치(40) 측벽부분에 50∼100Å 두께로 산화하여 측면산화막(50)을 형성하여 트렌치(40) 식각시 손상을 보상하고 추후 불순물 이온주입시 실리콘 기판(10)에 주는 손상을 방지하게 된다.Then, a side oxide film 50 is formed by oxidizing to a thickness of 50 to 100Å on the sidewalls of the trench 40 to compensate for damage in etching the trench 40 and to prevent damage to the silicon substrate 10 when implanting impurity ions later. do.
그런다음 도 2e에 도시된 바와 같이 측면산화막(50)을 형성한 후 트렌치(40) 측벽에 P형 계열의 불순물을 고농도로 틸트 이온주입하여 고농도의 불순물이 주입된 버퍼층(80)을 형성한다.Then, as shown in FIG. 2E, after forming the lateral oxide film 50, the P-type impurities are injected at high concentration into the sidewall of the trench 40 to form a buffer layer 80 into which the impurities of high concentration are implanted.
이와 같이 틸트 이온주입시 패드질화막(30)이 장벽역할을 하여 기판(10) 상부에는 이온이 주입되지 않게 되고 트렌치(40) 측벽 및 하부에만 이온주입이 되어 버퍼층(80)을 형성하게 된다.As such, the pad nitride layer 30 acts as a barrier during the tilt ion implantation so that ions are not implanted in the upper portion of the substrate 10, and only the sidewalls and the lower portion of the trench 40 are implanted to form the buffer layer 80.
이 버퍼층(80)은 인접한 소자로의 누설전류를 막아주게 되며 트렌치(40) 측벽의 스트레스가 셀로 전이되는 것을 완충해 주는 셀의 가드링 역을 수행하게 된다.The buffer layer 80 prevents leakage current to adjacent devices and performs a guard ring function of the cell, which buffers the stress of the trench 40 sidewalls from being transferred to the cell.
또한, 이 버퍼층(80)은 트랜지스터를 형성한 후 트랜지스터의 문턱전압을 높여주기 위해 P형 계열의 불순물을 주입할 때 불순물에 의하여 채널에 주입하는 문턱전압 조절용 불순물 농도를 낮출 수 있어 아래 전극부분에 전기적 세기를 줄일 수 있어 반도체 기판(10)으로의 누설전류를 막을 수 있는 이점이 있다.In addition, the buffer layer 80 can lower the concentration of the impurity for adjusting the threshold voltage injected into the channel by the impurity when the P-type impurities are injected to increase the threshold voltage of the transistor after the transistor is formed. Since the electrical strength can be reduced, there is an advantage of preventing leakage current to the semiconductor substrate 10.
그런다음 도 2f에 도시된 바와 같이 구조물 전체에 얇은 질화막(90)을 증착하고 고온열처리를 진행하고 고밀도화 해준다.Then, as shown in FIG. 2F, a thin nitride film 90 is deposited on the entire structure and subjected to high temperature heat treatment and high density.
이처럼 측면산화막(50)위에 얇은 질화막(90)을 증착한 후 고온열처리를 진행하여 고밀도화할 경우 트렌치(40) 부분에 필드산화막(60)을 중진한 후 고밀도화 하는 것보다 기판(10)에 가해지는 스트레스를 완화시킬 수 있게 된다.As such, when the thin nitride film 90 is deposited on the lateral oxide film 50 and subjected to high temperature heat treatment to increase the density, the field oxide film 60 is concentrated on the trench 40 and then applied to the substrate 10 rather than densifying. You can relieve stress.
또한, 얇은 질화막(90)의 하부에 형성된 측면산화막(50)에 의해 질화막(90)이 기판에 접촉하는 것을 방지하여 질화막(90)에 의한 기판(10)의 스트레스를 완화해줄 수 있게 된다.In addition, the side oxide film 50 formed under the thin nitride film 90 prevents the nitride film 90 from contacting the substrate, thereby relieving the stress of the substrate 10 caused by the nitride film 90.
그런다음 도 2g에 도시된 바와 같이 고밀도 플라즈마 화학 기상 증착법(highdensity plasma chemical vapoer deposition; HDP CVD)으로 트렌치(40)가 완전히 매립될 수 있도록 구조물 전체에 필드산화막(60)을 증착한다.Then, as shown in FIG. 2G, the field oxide layer 60 is deposited on the entire structure so that the trench 40 may be completely filled by high density plasma chemical vapor deposition (HDP CVD).
이어서, 도 2h에 도시된 바와 같이 패드질화막(30)을 식각정지막으로 이용하여 패드질화막(30)이 노출될 때까지 필드산화막(60)을 화학기계적(CMP)연마를 통해 평탄화한 후 인산케미칼을 이용하여 습식식각함으로서 패드질화막(30)을 완전히 제거하여 소자분리막(70)을 형성하게 된다.Subsequently, using the pad nitride film 30 as an etch stop film, as shown in FIG. 2H, the field oxide film 60 is planarized by chemical mechanical (CMP) polishing until the pad nitride film 30 is exposed, and then phosphate chemical The wet etching process removes the pad nitride layer 30 to form the device isolation layer 70.
이렇게 형성된 소자분리막(70)은 2차에 걸쳐 등방성 식각과 비등방성 식각을 통해 트렌치를 형성함으로써 트렌치 가장자리를 완만하게 형성하여 모우트의 깊이를 줄일 수 있을 뿐만 아니라 필드의 세기를 완화하여 전하보존 장치의 전하누설을 작게하여 전하 보존시간을 길게하여 셀의 신뢰도를 높일 수 있게 된다.The device isolation layer 70 formed as described above forms a trench through second isotropic and anisotropic etching to smoothly form trench edges to reduce the depth of the moat, and to reduce the strength of the field to reduce charge. It is possible to increase the reliability of the cell by reducing the charge leakage and increasing the charge retention time.
상기한 바와 같이 본 발명은 트렌치형 소자분리막의 형성시 패드질화막을 마스크로 하여 등방성 식각으로 완만한 트렌치를 형성한 후 비등방성 식각으로 트렌치를 형성하여 트렌치 가장자리를 완만하게 형성함으로써 필드의 세기를 완화시킬 뿐만 아니라 모트의 깊이도 줄일 수 있는 이점이 있다.As described above, in the present invention, when the trench isolation layer is formed, the pad nitride layer is used as a mask to form a gentle trench with isotropic etching, and then the trench is formed with anisotropic etching to smoothly form the trench edges to alleviate field strength. In addition to reducing the depth of the mort, there is an advantage.
또한, 트렌치 측벽에 틸트 이온주입하여 불순물층으로 하여금 인접한 소자로의 누설전류를 막아 셀의 충전주기를 길게 할 수 있을 뿐만 아니라 기판에 가해지는 스트레스를 완화시킬 수 있는 이점이 있다.In addition, tilt ion implantation in the trench sidewalls allows the impurity layer to prevent leakage currents to adjacent devices, thereby prolonging the charging cycle of the cell and reducing stress on the substrate.
또한, 필드산화막 형성전에 측면산화막과 얇은 질화막을 증착하여 고밀도화함으로써 반도체 기판이 받는 스트레스를 완화하여 누설전류를 막을 수 있는 이점이 있다.In addition, the side oxide film and the thin nitride film are deposited to be densified before the field oxide film is formed, thereby reducing the stress applied to the semiconductor substrate to prevent leakage current.
또한, 트렌치 측벽에 형성된 버퍼층에 의해 트랜지스터를 형성한 후 트랜지스터의 문턱전압을 높여주기 위해 p형 계열의 불순물을 주입할 때 불순물에 의하여 채널에 주입하는 문턱전압 조절용 불순물 농도를 낮출 수 있어 아래 전극부분에 전기적 세기를 줄일 수 있어 반도체기판으로의 누설전류를 막을 수 있는 이점이 있다.In addition, after the transistor is formed by the buffer layer formed on the sidewalls of the trench, when the p-type impurities are injected to increase the threshold voltage of the transistor, the impurity concentration for controlling the threshold voltage injected into the channel by the impurities can be reduced. Since the electrical strength can be reduced, the leakage current to the semiconductor substrate can be prevented.
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