KR100249023B1 - Semiconductor element isolating method - Google Patents
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Abstract
본 발명은 트랜치 형성공정 중 필드산화막의 외주연에 형성되어 반도체장치의 신뢰성을 저하시키는 홈생성을 미연에 방지하는 반도체의 소자격리방법에 관한 것으로 종래의 반도체 소자격리방법은 제 1 버퍼산화막을 제거할 때 필드산화막은 트렌치의 측면을 따라 하부로도 식각되므로 트렌치와 필드산화막 사이에 소정깊이의 홈이 형성되어 게이트산화막이 이 홈 부분에서 얇게 형성되므로 항복전압이 저하되는 동시에 다결정실리콘을 증착하고 패터닝하여 게이트를 형성할 때 다결정실리콘이 완전히 제거되지 않고 홈 내에 잔류하게 되어 전계가 증가하고 이에따라 누설전류가 증가되는 문제점이 있었던바 본 발명은 제 1 버퍼산화막을 제거할 때 트렌치 상부 측면에 측벽을 형성하여 트렌치와 필드산화막 사이에 홈이 형성되는 것을 방지하여 상기 필드산화막상에 형성되는 게이트 산화막의 두께가 전체적으로 균일하게 형성되어 항복전압의 발생을 미연에 차단하는 동시에 균일한 전계에 의한 누설전류도 방지되므로써 반도체소자의 신뢰성을 향상시키는 잇점이 있는 반도체장치의 소자격리방법이다.The present invention relates to a device isolation method for a semiconductor formed on the outer periphery of the field oxide film during the trench formation process and to prevent the formation of grooves that degrade the reliability of the semiconductor device. The conventional semiconductor device isolation method removes the first buffer oxide film. Since the field oxide film is also etched downward along the side of the trench, a groove having a predetermined depth is formed between the trench and the field oxide film so that the gate oxide film is formed thinly in the groove portion, so that the breakdown voltage is reduced and polysilicon is deposited and patterned. When the gate is formed, the polysilicon is not completely removed but remains in the grooves, thereby increasing the electric field and thus increasing the leakage current. In the present invention, when the first buffer oxide film is removed, the sidewalls are formed on the upper side of the trench. To prevent the formation of grooves between the trench and the field oxide layer A semiconductor device having the advantage of improving the reliability of the semiconductor device by having a uniform thickness of the gate oxide film formed on the field oxide film as a whole, thereby preventing breakdown voltage generation in advance and preventing leakage current due to a uniform electric field. It is an isolation method.
Description
본 발명은 반도체장치의 소자격리방법에 관한 것으로 더욱 상세하게는 트랜치 형성공정 중 필드산화막의 외주연에 형성되어 반도체장치의 신뢰성을 저하시키는 홈생성을 미연에 방지하는 반도체장치의 소자격리방법에 관한 것이다.The present invention relates to a device isolation method of a semiconductor device, and more particularly, to a device isolation method of a semiconductor device formed on the outer periphery of the field oxide film during the trench forming process to prevent the formation of grooves to reduce the reliability of the semiconductor device. will be.
반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 소자격리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.As the integration of semiconductor devices continues, technology development for reducing the device isolation region occupying a considerable area of the semiconductor device is actively progressing.
일반적으로 보다 나은 소자간을 격리할 수 있도록 개선된 BOX(buried oxide)형 낮은 트렌치소자격리(shallow trench isolation : 이하 STI라 칭함) 기술이 개발되었다.In general, improved BOX (buried oxide) type low trench isolation (STI) technology has been developed to better isolate devices.
이러한 상기 BOX형 소자격리기술은 반도체기판상에 트렌치를 형성하고 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화실리콘 또는 불순물이 도핑되지 않은 다결정실리콘을 매립한 구조를 갖는다. 그러므로, 버즈 비크가 발생되지 않아 활성영역의 손실이 전혀 없으며, 또한, 산화막을 메립하고 에치 백(etch back)하여 평탄한 표면을 얻을 수 있다.The BOX type device isolation technology has a structure in which a trench is formed on a semiconductor substrate and filled with silicon oxide or polycrystalline silicon which is not doped with impurities by a chemical vapor deposition method (hereinafter, referred to as CVD). Therefore, no buzz beaking occurs, there is no loss of the active region, and a flat surface can be obtained by embedding and etching back the oxide film.
도 1a 내지 도 1d는 종래 기술에 따른 트렌치를 이용한 소자격리방법을 도시하는 공정도이다.1A to 1D are process diagrams illustrating a device isolation method using a trench according to the prior art.
도 1a를 참조하면, 반도체기판(1) 상에 열산화 방법으로 제 1 버퍼산화막(3)을 형성한다. 그리고, 제 1 버퍼산화막(3) 상에 CVD 방법으로 질화실리콘을 증착하여 하드마스크층(5)을 형성한다. 그리고, 상기 하드마스크층(5)상에 포토레지스트(미도시)를 도포한 후 노광 및 현상하여 소정 부분을 노출시킨다.Referring to FIG. 1A, a first buffer oxide film 3 is formed on a semiconductor substrate 1 by a thermal oxidation method. Then, silicon nitride is deposited on the first buffer oxide film 3 by CVD to form a hard mask layer 5. Then, a photoresist (not shown) is applied on the hard mask layer 5, and then exposed and developed to expose a predetermined portion.
그 다음, 잔류하는 포토레지스트(미도시)를 마스크로 사용하여 반도체기판(1)의 소정 부분이 노출되도록 하드마스크층(5), 제 1 버퍼산화막(3)을 순차적으로 패터닝하여 소자격리영역과 활성영역을 한정한다. 그리고, 포토레지스트(미도시)를 제거한다.Then, using the remaining photoresist (not shown) as a mask, the hard mask layer 5 and the first buffer oxide film 3 are sequentially patterned so that a predetermined portion of the semiconductor substrate 1 is exposed. Define the active area. Then, the photoresist (not shown) is removed.
도 1b를 참조하면, 하드마스크층(5)을 마스크로 사용하여 반도체기판(1)의 노출된 소자격리영역을 소정 깊이로 건식식각하여 트렌치(7)를 형성한다.Referring to FIG. 1B, the trench 7 is formed by dry etching the exposed device isolation region of the semiconductor substrate 1 to a predetermined depth using the hard mask layer 5 as a mask.
트렌치(7)의 표면을 열산화하여 제 2 버퍼산화막(9)을 형성하므로써 건식식각에 의해 트렌치(7)를 형성할 때 발생된 표면의 손상을 제거한다.The surface of the trench 7 is thermally oxidized to form the second buffer oxide film 9, thereby eliminating damage to the surface generated when the trench 7 is formed by dry etching.
도 1c를 참조하면, 하드마스크층(5)과 트렌치(7)의 표면에 트렌치(7)를 채우도록 산화실리콘을 CVD 방법으로 증착하고 하드마스크층(5)이 노출되도록 화학-기계연마(Chemical-Mechanical Polishing) 등의 방법으로 에치백하여 트렌치(7) 내에 필드산화막(11)를 형성한다.Referring to FIG. 1C, silicon oxide is deposited by a CVD method to fill the trenches 7 on the surfaces of the hard mask layer 5 and the trench 7, and the chemical masks are exposed to expose the hard mask layer 5. The field oxide film 11 is formed in the trench 7 by etching back by a method such as mechanical polishing.
도 1d를 참조하면, 상기 필드산화막(11)의 외주연에 형성된 하드마스크층(5)과 제 1 버퍼산화막(3)을 습식식각하여 제거한다.Referring to FIG. 1D, the hard mask layer 5 and the first buffer oxide layer 3 formed on the outer periphery of the field oxide layer 11 are wet-etched and removed.
이 후에, 반도체기판(1)의 활성영역 상에 게이트산화막을 형성한 후 반도체기판(1)의 활성영역 및 게이트산화막 상에 다결정실리콘을 증착하고 패터닝하여 게이트를 형성한다.Thereafter, a gate oxide film is formed on the active region of the semiconductor substrate 1, and then polycrystalline silicon is deposited and patterned on the active region and the gate oxide layer of the semiconductor substrate 1 to form a gate.
그러나, 상술한 종래의 반도체 소자격리방법은 제 1 버퍼산화막을 제거할 때 필드산화막은 트렌치의 측면을 따라 하부로도 식각되므로 트렌치와 필드산화막 사이에 소정깊이의 홈이 형성되는 데, 이 후에 형성되는 게이트산화막이 이 홈 부분에서 얇게 형성되므로 항복전압이 저하되는 문제점이 있다.However, in the above-described conventional semiconductor device isolation method, when the first buffer oxide film is removed, the field oxide film is also etched downward along the side of the trench, so that a groove having a predetermined depth is formed between the trench and the field oxide film. Since the gate oxide film is formed thin in this groove portion, there is a problem that the breakdown voltage is lowered.
또한, 다결정실리콘을 증착하고 패터닝하여 게이트를 형성할 때 다결정실리콘이 완전히 제거되지 않고 홈 내에 잔류하게 되어 전계가 증가하고 이에따라 누설전류가 증가되는 문제점이 있다.In addition, when the gate is formed by depositing and patterning the polysilicon, the polysilicon is not completely removed but remains in the groove, thereby increasing the electric field and thus increasing the leakage current.
본 발명의 목적은 트랜치와 필드산화막 사이에 홈이 형성되는 것을 방지할 수 있는 반도체장치의 소자격리방법을 제공하는 데 있다.An object of the present invention is to provide a device isolation method of a semiconductor device which can prevent the formation of a groove between the trench and the field oxide film.
따라서, 본 발명은 상기의 목적을 달성하고자, 반도체기판상에 하드마스크층을 형성하고 상기 반도체기판이 노출되도록 패터닝하여 소자격리영역과 활성영역을 한정하는 공정과, 상기 반도체기판의 상기 활성영역의 소정 부분을 포함하는 소자격리영역에 산화촉진층을 형성하는 공정과, 상기 하드마스크층을 마스크로 사용하여 상기 반도체기판의 노출된 상기 소자격리영역을 상기 활성영역에 상기 산화촉진층이 잔류하도록 소정 깊이로 식각하여 트렌치를 형성하는 공정과, 상기 트렌치의 표면에 산화촉진층에 의해 상부의 모서리 부분이 나머지 부분 보다 두꺼운 버퍼산화막을 형성하는 공정과, 상기 트렌치를 채우도록 필드산화막를 형성하고 상기 하드마스크층을 선택적으로 식각하여 제거하는 공정과, 상기 필드산화막의 측면에 상기 필드산화막과 식각 선택비가 다른 물질로 측벽을 형성하는 공정과, 상기 측벽을 마스크로 사용하여 상기 필드산화막를 반도체기판 높이까지 에치 백하면서 상기 버퍼산화막을 제거하고 상기 측벽을 식각하여 제거하는 공정을 구비하는 것을 특징으로 한다.Therefore, in order to achieve the above object, the present invention provides a method of forming a hard mask layer on a semiconductor substrate and patterning the semiconductor substrate to expose the semiconductor substrate, thereby defining a device isolation region and an active region. Forming an oxidation-promoting layer in the device isolation region including a predetermined portion, and using the hard mask layer as a mask so as to leave the exposed device isolation region of the semiconductor substrate in the active region. Forming a trench by etching to a depth; forming a buffer oxide film on the surface of the trench by an oxidation-promoting layer, the upper edge portion of which is thicker than the rest; and forming a field oxide film to fill the trench, and forming the hard mask. Selectively etching and removing the layer; and field oxidation on the side of the field oxide layer. Forming a sidewall with a material having a different etching selectivity from the film, and removing the buffer oxide film by etching the field oxide film to the height of the semiconductor substrate using the sidewall as a mask and etching the sidewall. It features.
도 1a 내지 도 1d는 종래의 소자격리과정을 도시한 공정도이고,1a to 1d is a process diagram showing a conventional device isolation process,
도 2a 내지 도 2f는 본 발명의 소자격리과정을 도시한 공정도이다.2A to 2F are process diagrams illustrating a device isolation process of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
1, 21 : 반도체 기판, 3, 23 : 제 1 버퍼산화막,1, 21: semiconductor substrate, 3, 23: first buffer oxide film,
5 ,25 : 하드마스크층, 7 ,29 : 트렌치,5,25: hard mask layer, 7, 29: trench,
9, 31 : 제 2 버퍼산화막, 11, 33 : 필드산화막,9, 31: second buffer oxide film, 11, 33: field oxide film,
27 : 불소 이온, 35 : 측벽.27: fluorine ion, 35: side wall.
이하, 첨부된 도면을 참조하여 본 발명을 설명하면 다음과 같다.Hereinafter, the present invention will be described with reference to the accompanying drawings.
도 2a 내지 도 2f는 본 발명의 소자격리과정을 도시한 공정도이다.2A to 2F are process diagrams illustrating a device isolation process of the present invention.
도 2a를 참조하면, 반도체기판(21)상에 열산화 방법에 의해 제 1 버퍼산화막(23)을 형성하고, 이 제 1 버퍼산화막(23) 상에 CVD 방법에 의해 질화실리콘을 증착하여 하드마스크층(25)을 형성한다.Referring to FIG. 2A, a first buffer oxide film 23 is formed on the semiconductor substrate 21 by a thermal oxidation method, and silicon nitride is deposited on the first buffer oxide film 23 by a CVD method to form a hard mask. Form layer 25.
상기 하드마스크층(25) 상에 포토레지스트(미도시)를 도포하고 노광 및 현상한 후 상기 포토레지스트(미도시)를 마스크로 사용하여 염소(Cl)를 포함하는 식각 가스를 사용하여 하드마스크층(25) 및 제 1 버퍼산화막(23)을 반도체기판(21)의 소정 부분이 노출되도록 이방성 식각방법으로 패터닝하여 활성영역과 소자격리영역을 한정한다. 그리고, 포토레지스트(미도시)를 제거한다.After applying, exposing and developing a photoresist (not shown) on the hard mask layer 25, the hard mask layer using an etching gas containing chlorine (Cl) using the photoresist (not shown) as a mask. (25) and the first buffer oxide film 23 are patterned by anisotropic etching to expose a predetermined portion of the semiconductor substrate 21 to define the active region and the device isolation region. Then, the photoresist (not shown) is removed.
하드마스크층(25)을 마스크로 사용하여 반도체기판(21)의 노출된 부분에 불소 이온(F+)을 30∼45°정도의 경사각으로 주입하여 산화촉진층(27)을 형성한다. 상기에서, 산화촉진층(27)은 불소 이온을 30∼45°정도의 경사각으로 주입하여 형성되므로 하드마스크층(25)과 소정 부분 중첩되게 활성영역에도 형성된다.Using the hard mask layer 25 as a mask, fluorine ions (F + ) are implanted into the exposed portion of the semiconductor substrate 21 at an inclination angle of about 30 to 45 degrees to form the oxidation promoting layer 27. In the above, the oxidation-promoting layer 27 is formed by implanting fluorine ions at an inclination angle of about 30 to 45 °, and thus is formed in the active region so as to overlap a predetermined portion with the hard mask layer 25.
도 2b를 참조하면, 하드마스크층(25)을 마스크로 사용하여 반도체기판(21)의 노출된 부분을 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 방법으로 이방성 식각하여 소정 깊이의 트렌치(29)를 형성한다. 이때, 산화촉진층(27)은 소자격리영역 내에 형성된 부분은 제거되지만 트렌치(29) 외측 상부의 활성영역 내에 형성된 부분은 잔류하게 된다.Referring to FIG. 2B, a trench having a predetermined depth is anisotropically etched by a reactive ion etching method (hereinafter referred to as RIE) using the hard mask layer 25 as a mask. To form (29). At this time, the portion of the oxidation-promoting layer 27 formed in the device isolation region is removed, but the portion formed in the active region on the outer side of the trench 29 remains.
도 2c를 참조하면, 상기 트렌치(29)의 표면을 열산화하여 제 2 버퍼산화막(31)을 형성하므로서 식각시의 표면 손상을 제거한다. 이때, 산화촉진층(27)에서는 주입된 불소 이온에 의해 산화 속도가 증가된다. 그러므로, 제 2 버퍼산화막(31)은 트렌치(29)의 상부 모서리 부분에서 다른 부분 보다 두껍게 형성된다.Referring to FIG. 2C, the surface of the trench 29 is thermally oxidized to form the second buffer oxide layer 31, thereby removing surface damage during etching. At this time, in the oxidation promoting layer 27, the oxidation rate is increased by the injected fluorine ions. Therefore, the second buffer oxide film 31 is formed thicker than other portions at the upper edge portion of the trench 29.
도 2d를 참조하면, 트렌치(29)를 채우도록 산화실리콘을 CVD 방법으로 증착한 후 하드마스크층(25)이 노출되도록 CMP 방법으로 에치백하여 필드산화막(33)를 형성한다.Referring to FIG. 2D, the silicon oxide is deposited by the CVD method to fill the trench 29 and then etched back by the CMP method to expose the hard mask layer 25 to form the field oxide film 33.
그리고, 하드마스크층(25)을 습식 방법으로 선택적으로 식각하여 제거한다.The hard mask layer 25 is selectively etched and removed by a wet method.
도 2e를 참조하면, 상기 제 2 버퍼산화막(31) 및 필드산화막(33) 상에 산화실리콘과 식각 선택비가 다른 질화실리콘 또는 다결정실리콘을 CVD 방법으로 증착한다. 그리고, 제 2 버퍼산화막(31) 및 필드산화막(33)이 노출되도록 RIE 방법으로 에치백하여 필드산화막(33)의 측면에 측벽(35)을 형성한다.Referring to FIG. 2E, silicon nitride or polycrystalline silicon having a different etching selectivity from silicon oxide is deposited on the second buffer oxide film 31 and the field oxide film 33 by a CVD method. Then, the second buffer oxide film 31 and the field oxide film 33 are etched back by the RIE method to form sidewalls 35 on the side of the field oxide film 33.
도 2f를 참조하면, 측벽(35)을 마스크로 사용하여 필드산화막(33)을 반도체기판(21) 표면 높이까지 이방성 식각하여 트렌치(29) 내부에만 잔류되도록 한다. 이 때, 반도체기판(21)의 활성영역 상에 형성된 제 1 버퍼산화막(23)도 제거되어 반도체기판(21)을 노출시킨다. 그리고, 측벽(35)을 습식 식각하여 선택적으로 제거한다. 이 때, 필드산화막(33)은 식각되지 않아 외주연이 반도체기판(21)의 표면 이하로 식각되지 않으므로 홈이 형성되지 않는다.Referring to FIG. 2F, using the sidewall 35 as a mask, the field oxide layer 33 is anisotropically etched to the surface height of the semiconductor substrate 21 so as to remain only inside the trench 29. At this time, the first buffer oxide film 23 formed on the active region of the semiconductor substrate 21 is also removed to expose the semiconductor substrate 21. Then, the side wall 35 is wet etched and selectively removed. At this time, since the field oxide film 33 is not etched so that the outer periphery is not etched below the surface of the semiconductor substrate 21, no groove is formed.
이 후에, 반도체기판(21)의 활성영역 상에 게이트산화막을 형성한 후 반도체기판(21)의 활성영역 및 게이트산화막 상에 다결정실리콘을 증착하고 패터닝하여 게이트를 형성한다.Thereafter, a gate oxide film is formed on the active region of the semiconductor substrate 21, and then polycrystalline silicon is deposited and patterned on the active region and the gate oxide layer of the semiconductor substrate 21 to form a gate.
상기에서 상술된 바와 같이, 본 발명은 제 1 버퍼산화막을 제거할 때 트렌치 상부 측면에 측벽을 형성하여 트렌치와 필드산화막 사이에 홈이 형성되는 것을 방지하여 상기 필드산화막상에 형성되는 게이트 산화막의 두께가 전체적으로 균일하게 형성되어 항복전압의 발생을 미연에 차단하는 동시에 균일한 전계에 의한 누설전류도 방지되므로써 반도체소자의 신뢰성을 향상시키는 잇점이 있다.As described above, the present invention provides a thickness of a gate oxide film formed on the field oxide film by forming a sidewall on the upper side of the trench when the first buffer oxide film is removed to prevent the formation of a groove between the trench and the field oxide film. Is uniformly formed as a whole, thereby preventing breakdown voltage generation in advance and preventing leakage current due to a uniform electric field, thereby improving reliability of the semiconductor device.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980001863A KR100249023B1 (en) | 1998-01-22 | 1998-01-22 | Semiconductor element isolating method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980001863A KR100249023B1 (en) | 1998-01-22 | 1998-01-22 | Semiconductor element isolating method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990066178A KR19990066178A (en) | 1999-08-16 |
| KR100249023B1 true KR100249023B1 (en) | 2000-03-15 |
Family
ID=19531937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980001863A KR100249023B1 (en) | 1998-01-22 | 1998-01-22 | Semiconductor element isolating method |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100249023B1 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100498591B1 (en) * | 1998-12-24 | 2005-09-30 | 주식회사 하이닉스반도체 | Trench device isolation method for highly integrated semiconductor devices |
| KR100355875B1 (en) * | 1999-12-31 | 2002-10-12 | 아남반도체 주식회사 | Method for forming shallow trench isolation by silicon nitride wet etching |
-
1998
- 1998-01-22 KR KR1019980001863A patent/KR100249023B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990066178A (en) | 1999-08-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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