KR20040057517A - Method of forming a dual damascene pattern - Google Patents
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Abstract
Description
본 발명은 듀얼 다마신 패턴 형성 방법에 관한 것으로, 특히 저유전 층간 절연막에 비아홀 및 트렌치로 이루어지는 듀얼 다마신 패턴을 형성할 때 비아홀용 식각 중단층을 적용하지 않으므로 저유전 층간 절연막의 유전 상수값이 높아지는 것을 방지하여 소자의 특성을 향상시킬 수 있는 듀얼 다마신 패턴 형성 방법에 관한 것이다.The present invention relates to a method for forming a dual damascene pattern, and in particular, when forming a dual damascene pattern consisting of via holes and trenches in a low dielectric interlayer insulating film, the dielectric constant value of the low dielectric interlayer insulating film is not applied because the etch stop layer for the via hole is not applied. The present invention relates to a dual damascene pattern formation method capable of preventing the increase and improving the characteristics of the device.
일반적으로, 반도체 산업이 초대규모 집적 회로(Ultra Large Scale Integration; ULSI)로 옮겨 가면서 소자의 지오메트리(geometry)가 서브-하프-마이크로(sub-half-micron) 영역으로 계속 줄어드는 반면, 성능 향상 및 신뢰도 측면에서 회로 밀도(circuit density)는 증가하고 있다. 이러한 요구에 부응하여, 반도체 소자의 금속 배선을 형성함에 있어서 구리 박막은 알루미늄에 비해 녹는점이 높아 전기이동도(electro-migration; EM)에 대한 저항이 커서 반도체 소자의 신뢰성을 향상시킬 수 있고, 비저항이 낮아 신호전달 속도를 증가시킬 수 있어, 집적 회로(integration circuit)에 유용한 상호연결 재료(interconnection material)로 사용되고 있다. 또한, 반도체 소자가 고집적화되고 기술이 발전되어 감에 따라 배선간의 기생 캐패시터가 문제점으로 대두되어 층간 절연막의 재료로 다공성(porous) 산화물과 같이 유전 상수값이 3이하인 저유전 상수값(Low-k)을 갖는 절연물질을 사용하고 있다.In general, as the semiconductor industry moves to Ultra Large Scale Integration (ULSI), the geometry of the device continues to shrink into the sub-half-micron area, while improving performance and reliability. In terms of circuit density, circuit density is increasing. In response to these demands, the copper thin film has a higher melting point than aluminum in forming metal wirings of the semiconductor device, and thus has high resistance to electro-migration (EM), thereby improving reliability of the semiconductor device and providing a specific resistance. This low rate can increase the signal transfer rate, making it a useful interconnect material for integration circuits. In addition, as semiconductor devices have been highly integrated and technology has been developed, parasitic capacitors between wirings have become a problem, and low dielectric constant values (Low-k) having a dielectric constant value of 3 or less, such as porous oxide, are a material of an interlayer insulating film. Insulation material is used.
그런데, 구리와 저유전 상수값의 절연물질을 이용하여 배선 공정을 진행함에 있어, 구리의 식각 특성이 매우 열악하여 이를 해결하고자 최근에는 듀얼 다마신공정이 널리 적용되고 있다.However, in proceeding the wiring process using an insulating material of copper and a low dielectric constant value, the dual damascene process has recently been widely applied to solve this problem because the etching property of copper is very poor.
듀얼 다마신 공정은 다양한 방식으로 실시하고 있는데, 버리드 비아(buried via), 비아 퍼스트(via first), 트렌치 퍼스트(trench first) 및 자기-정렬(self-aligned)의 네가지로 요약할 수 있다. 이와 같은 듀얼 다마신 공정은 기본적으로 비아홀용 식각 중단층 또는 트렌치용 식각 중단층을 적용하거나, 비아홀 및 트렌치 각각에 식각 중단층을 적용하고 있다. 이러한 식각 중단층은 주로 질화물 계통을 사용하며, 질화물의 유전 상수값이 7 전후이기 때문에 저유전 층간 절연막의 유효 상수값(effective k)이 증가하게 된다. 트렌치용 식각 중단층을 이용하지 않을 경우에도 비아 스트립(via strip)시 O2플라즈마에 의해 하부 구리 배선이 산화되는 것을 방지하기 위하여 비아홀용 식각 중단층을 적용하고 있다.The dual damascene process is carried out in a variety of ways, which can be summarized in four ways: buried vias, via first, trench first and self-aligned. The dual damascene process basically applies an etch stop layer for via holes or an etch stop layer for trenches, or an etch stop layer for each of the via holes and trenches. The etch stop layer mainly uses a nitride system, and since the dielectric constant value of the nitride is about 7, the effective constant value (k) of the low dielectric interlayer insulating film is increased. Even when the trench etch stop layer is not used, an etch stop layer for the via hole is applied to prevent the lower copper wiring from being oxidized by the O 2 plasma during the via strip.
따라서, 본 발명은 저유전 층간 절연막에 비아홀 및 트렌치로 이루어지는 듀얼 다마신 패턴을 형성할 때 비아홀용 식각 중단층을 적용하지 않으므로 저유전 층간 절연막의 유전 상수값이 높아지는 것을 방지하여 소자의 특성을 향상시킬 수 있는 듀얼 다마신 패턴 형성 방법을 제공함에 그 목적이 있다.Therefore, the present invention does not apply an etch stop layer for via holes when forming a dual damascene pattern consisting of via holes and trenches in the low dielectric interlayer insulating layer, thereby preventing the dielectric constant of the low dielectric interlayer insulating layer from increasing, thereby improving device characteristics. It is an object of the present invention to provide a dual damascene pattern formation method.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도.1A to 1E are cross-sectional views of devices for describing a dual damascene pattern formation method according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10: 기판 11: 하부 배선10: substrate 11: lower wiring
12: 층간 절연막 12a: 비아홀용 저유전 절연막12: interlayer insulating film 12a: low dielectric insulating film for via hole
12b: 트렌치용 식각 중단층 12c: 트렌치용 저유전 절연막12b: Etch stop layer for trench 12c: Low dielectric insulating film for trench
13: 하드 마스크층 14: 반사방지막13: hard mask layer 14: antireflection film
15: 제 1 포토레지스트 패턴 16a: 임의의 비아홀15: first photoresist pattern 16a: any via hole
16: 비아홀 17: 제 2 포토레지스트 패턴16: Via Hole 17: Second Photoresist Pattern
18: 트렌치 168: 듀얼 다마신 패턴18: trench 168: dual damascene pattern
이러한 목적을 달성하기 위한 본 발명의 듀얼 다마신 패턴 형성 방법은 배선이 형성된 기판 상에 비아홀용 저유전 절연막, 트렌치용 식각 중단층, 트렌치용 저유전 절연막, 하드 마스크층 및 반사방지막을 형성하는 단계; 비아홀용 포토레지스트 패턴을 식각 마스크로 하여 상기 반사방지막, 상기 하드 마스크층 및 상기 트렌치용 저유전 절연막을 순차적으로 식각하는 단계; 상기 비아홀용 포토레지스트 패턴을 제거한 후, 트렌치용 포토레지스트 패턴을 형성하는 단계; 상기 트렌치용 포토레지스트 패턴을 식각 마스크로 하여 상기 바텀-반사방지막 및 상기 하드 마스크층의 노출된 부분을 제거하는 단계; 상기 트렌치용 포토레지스트 패턴 및 상기 반사방지막을 제거하는 단계; 및 상기 하드 마스크층이 존재하는 상태에서 상기 트렌치용 저유전 절연막 및 상기 비아홀용 저유전 절연막 각각의 노출된 부분을 식각하여 트렌치 및 비아홀을 동시에 형성하고, 상기 트렌치 및 비아홀이 형성되는 동안 상기 하드 마스크층 및 상기 트렌치용 식각 중단층의 노출된 부분이 제거되는 단계를 포함하여 이루어진다.The dual damascene pattern forming method of the present invention for achieving the above object comprises the steps of forming a low dielectric insulating film for the via hole, an etch stop layer for the trench, a low dielectric insulating film for the trench, a hard mask layer and an anti-reflection film on the wiring substrate ; Sequentially etching the antireflection film, the hard mask layer, and the trench low dielectric insulating film using a via hole photoresist pattern as an etching mask; Removing the via hole photoresist pattern and forming a trench photoresist pattern; Removing exposed portions of the bottom anti-reflection film and the hard mask layer using the trench photoresist pattern as an etching mask; Removing the trench photoresist pattern and the anti-reflection film; And etching the exposed portions of the trench low dielectric insulating film and the via hole low dielectric insulating film in the presence of the hard mask layer to simultaneously form trenches and via holes, and while the trench and via holes are formed. And exposing the exposed portion of the layer and the etch stop layer for the trench.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms, only this embodiment to make the disclosure of the present invention complete, and to those skilled in the art the scope of the invention It is provided for complete information.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 듀얼 다마신 패턴 형성 방법을설명하기 위한 소자의 단면도이다.1A to 1E are cross-sectional views of devices for describing a dual damascene pattern formation method according to an embodiment of the present invention.
도 1a를 참조하면, 하부 배선(11)이 형성된 기판(10)이 제공되고, 하부 배선(11)을 포함한 전체 구조상에 비아홀용 저유전 절연막(12a), 트렌치용 식각 중단층(12b) 및 트렌치용 저유전 절연막(12c)을 순차적으로 증착하여 층간 절연막(12)을 형성하고, 이러한 층간 절연막(12) 상에 하드 마스크층(13)을 형성한다. 하드 마스크층(13)상에 반사방지막(14)을 형성한 후, 반사방지막(14) 상에 비아홀이 형성될 영역이 개방된 제 1 포토레지스트 패턴(15)을 형성한다. 제 1 포토레지스트 패턴(15)을 식각 마스크로 하여 반사방지막(14)의 노출된 부분을 식각한다. 제 1 포토레지스트 패턴(15)은 하드 마스크층(13)을 적용하므로 포토레지스트의 도포 두께를 크게 낮출 수 있어 포토리소그라피(photo lithography) 공정 마진을 증가시킬 수 있다.Referring to FIG. 1A, a substrate 10 having a lower wiring 11 is provided, and a low dielectric insulating film 12a for a via hole, an etch stop layer 12b for trenches, and a trench on the entire structure including the lower wiring 11. The low dielectric insulating film 12c is sequentially deposited to form the interlayer insulating film 12, and the hard mask layer 13 is formed on the interlayer insulating film 12. After the anti-reflection film 14 is formed on the hard mask layer 13, the first photoresist pattern 15 is formed on the anti-reflection film 14 in which a region in which the via hole is to be formed is opened. The exposed portion of the anti-reflection film 14 is etched using the first photoresist pattern 15 as an etching mask. Since the first photoresist pattern 15 applies the hard mask layer 13, the coating thickness of the photoresist may be significantly reduced, thereby increasing the photolithography process margin.
상기에서, 하부 배선(11)은 구리 뿐만 아니라 텅스텐, 알루미늄 등 반도체 소자의 배선으로 사용될 모든 도전성 물질을 포함하여 형성할 수 있다. 비아홀용 저유전 절연막(12a) 및 트렌치용 저유전 절연막(12c)은 배선과 배선 사이의 기생 캐패시터로 인한 문제를 해결하기 위해, 유전 상수값이 1.5 내지 4.5 대역의 SiO2계열에 H, F, C, CH3등이 부분적으로 결합되어 있는 물질이나, C-H를 기본 구조로 하는 SiLKTM제품, FlareTM제품 등의 유기 물질(organic material)이나, 이들 물질의 유전 상수값을 낮추기 위해 이들 물질의 기공도(porosity)를 증가시킨 다공성(porous) 물질로 형성한다. 하드 마스크층(13)은 실리콘 탄화물(siliconcarbide)이나 실리콘 질화물(silicon nitride) 등과 같이 특정 식각 조건에서 저유전 물질에 대한 식각 선택비를 갖는 물질로 형성한다. 한편, 후술되겠지만 트렌치용 저유전 절연막(12b)은 하드 마스크층(13)과 동시에 제거되는 공정이 있는데, 이러한 공정 마진을 유리하게 하기 위하여, 트렌치용 저유전 절연막(12b)은 하드 마스크층(13)과 동일한 물질로 형성한다.In the above, the lower wiring 11 may be formed including not only copper but all conductive materials to be used as wiring of semiconductor devices such as tungsten and aluminum. Low-k dielectric film (12a) and the trenches low dielectric insulating film (12c) for the via hole is to solve the problems caused by the parasitic capacitor between the wiring and the wiring, the SiO 2 based on the dielectric constant from 1.5 to 4.5, the band H, F, Organic materials such as materials in which C, CH 3, etc. are partially bonded, CHLK-based SiLK TM products, Flare TM products, or pores of these materials to lower the dielectric constant value of these materials. It is formed of a porous material with increased porosity. The hard mask layer 13 may be formed of a material having an etch selectivity with respect to a low dielectric material under specific etching conditions, such as silicon carbide or silicon nitride. Meanwhile, as will be described later, the trench low dielectric insulating film 12b is removed at the same time as the hard mask layer 13. In order to favor such a process margin, the trench low dielectric insulating film 12b is hard mask layer 13. It is formed of the same material as).
도 1b를 참조하면, 제 1 포토레지스트 패턴(15)을 식각 마스크로 한 식각 공정으로 하드 마스크층(13) 및 트렌치용 저유전 절연막(12c)을 식각하여 임의의 비아홀(16a)을 형성한다. 임의의 비아홀(16a)은 트렌치용 식각 중단층(12b)이 저면을 이룬다.Referring to FIG. 1B, an optional via hole 16a is formed by etching the hard mask layer 13 and the trench low dielectric insulating film 12c by an etching process using the first photoresist pattern 15 as an etching mask. The optional via hole 16a has a bottom surface of the trench etch stop layer 12b.
도 1c를 참조하면, 제 1 포토레지스트 패턴(15)을 제거하고, 반사방지막(14) 상에 트렌치가 형성될 영역이 개방된 제 2 포토레지스트 패턴(17)을 형성한다. 제 2 포토레지스트 패턴(17)을 식각 마스크로 하여 반사방지막(14) 및 하드 마스크층(13)의 노출된 부분을 식각한다. 제 2 포토레지스트 패턴(17)을 형성할 때 임의의 비아홀(16a) 내에 채워진 포토레지스트는 남아있게 된다. 제 2 포토레지스트 패턴(17)은 반사방지막(14) 및 하드 마스크층(13) 만을 식각할 목적으로 적용되므로 기존의 트렌치 형성을 목적으로 할 때보다 그 두께를 얇게 형성할 수 있어 포토리소그라피(photo lithography) 공정 마진을 증가시킬 수 있다.Referring to FIG. 1C, the first photoresist pattern 15 is removed, and a second photoresist pattern 17 is formed on the anti-reflection film 14 in which a region where a trench is to be formed is opened. The exposed portions of the anti-reflection film 14 and the hard mask layer 13 are etched using the second photoresist pattern 17 as an etching mask. When forming the second photoresist pattern 17, photoresist filled in any via hole 16a remains. Since the second photoresist pattern 17 is applied to etch only the anti-reflection film 14 and the hard mask layer 13, the thickness of the second photoresist pattern 17 may be thinner than that of the conventional trench formation. lithography may increase process margins.
상기에서, 제 1 포토레지스트 패턴(15)의 제거 공정은 반사방지막(14)이 제거되지 않도록 티너(thinner)를 이용하여 포토레지스트를 스트립(strip)한다. 그런데, 경화된(hardening) 제 1 포토레지스트 패턴(15)은 티너 스트립 공정으로 완전제거가 용이하지 않을 수 있으므로 플라즈마 처리로 제 1 포토레지스트 패턴(15)을 제거할 수도 있다. 이때 플라즈마 처리는 반사방지막이 제거되지 않도록 수행한다. 티너 및 플라즈마 처리 방법을 병행하여 제 1 포토레지스트 패턴(15)을 제거할 수 있는데, 이때 플라즈마 처리는 반사방지막(14)이 제거되지 않도록 짧게 해야만 한다.In the above, the removal process of the first photoresist pattern 15 strips the photoresist using a thinner so that the anti-reflection film 14 is not removed. However, since the hardened first photoresist pattern 15 may not be easily removed by a thinner strip process, the first photoresist pattern 15 may be removed by plasma treatment. At this time, the plasma treatment is performed so that the antireflection film is not removed. The first photoresist pattern 15 can be removed in parallel with the tinner and the plasma treatment method, in which the plasma treatment must be short so that the antireflection film 14 is not removed.
도 1d를 참조하면, 제 2 포토레지스트 패턴(17) 및 반사방지막(14)을 제거하며, 이때 임의의 비아홀(16a) 내에 남아있는 포토레지스트도 제거된다. 트렌치용 저유전 절연막(12c) 상에는 하드 마스크층(13)이 존재한다.Referring to FIG. 1D, the second photoresist pattern 17 and the anti-reflection film 14 are removed, and the photoresist remaining in any of the via holes 16a is also removed. The hard mask layer 13 exists on the trench low dielectric insulating film 12c.
상기에서, 제 2 포토레지스트 패턴(17) 및 반사방지막(14) 제거 공정은 O2플라즈마를 사용한다. 제 2 포토레지스트 패턴(17)의 두께를 얇게 형성하기 때문에 O2플라즈마 처리 시간을 줄일 수 있어 트렌치용 저유전 절연막(12c)의 플라즈마에 의한 손상을 줄일 수 있다.In the above, the second photoresist pattern 17 and the anti-reflection film 14 are removed using O 2 plasma. Since the thickness of the second photoresist pattern 17 is made thin, the O 2 plasma treatment time can be reduced, and the damage caused by the plasma of the trench low dielectric insulating film 12c can be reduced.
도 1e를 참조하면, 트렌치용 저유전 절연막(12c) 상에 하드 마스크층(13)이 존재하는 상태에서(도 1d), 식각 공정을 실시하여 트렌치용 저유전 절연막(12c)의 노출된 부분 및 비아홀용 저유전 절연막(12a)의 노출된 부분을 식각하고, 이로 인하여 트렌치용 저유전 절연막(12c)에는 배선이 형성될 트렌치(18)가 형성되고, 동시에 비아홀용 저유전 절연막(12a)에는 하부 배선(11)이 노출된 비아홀(16)이 형성된다. 트렌치(18) 및 비아홀(16)로 이루어진 듀얼 다마신 패턴(168)이 형성되는 동안 하드 마스크층(13) 및 트렌치용 식각 중단층(12b)의 노출된 부분은 식각되어져제거된다. 이후, 듀얼 다마신 패턴(168)에 구리 또는 텅스텐, 알루미늄 등과 같은 반도체 소자의 배선 재료로 사용되는 전도성 물질을 채워 하부 배선(11)과 연결되는 상부 배선(도시 않음)을 형성한다. 최근 구리를 이용한 배선 공정이 널리 적용되고 있음을 고려하면, 다마신 패턴(168) 내에 구리를 채워 상부 배선을 형성하는 것이 바람직하다.Referring to FIG. 1E, in the state where the hard mask layer 13 is present on the trench low dielectric insulating film 12c (FIG. 1D), an etching process is performed to expose an exposed portion of the trench low dielectric insulating film 12c and The exposed portions of the via dielectric low dielectric insulating film 12a are etched, whereby trenches 18 for forming wirings are formed in the trench dielectric dielectric 12c, and at the same time, lower portions of the low dielectric insulating film 12a for via holes are formed. The via hole 16 in which the wiring 11 is exposed is formed. While the dual damascene pattern 168 formed of the trench 18 and the via hole 16 is formed, the exposed portions of the hard mask layer 13 and the etch stop layer 12b for the trench are etched away. Subsequently, an upper wiring (not shown) connected to the lower wiring 11 is formed by filling the dual damascene pattern 168 with a conductive material used as a wiring material of a semiconductor device such as copper, tungsten, and aluminum. Considering that a wiring process using copper has been widely applied in recent years, it is preferable to form upper wiring by filling copper in the damascene pattern 168.
상기에서, 트렌치(18) 및 비아홀(16) 형성을 위한 식각 공정은 하드 마스크층(13)에 대한 식각 선택비가 없는 조건을 이용하며, 이러한 식각 조건에 의해 트렌치(18) 및 비아홀(16)이 형성되는 동안 하드 마스크층(13) 및 트렌치용 식각 중단층(12b)도 식각되어 제거된다. 이러한 식각 조건은 하드 마스크층(13) 및 저유전 층간 절연막의 종류, 두께 등을 고려하고, 식각 레시피(etch recipe)를 고려하여 다양하게 실시할 수 있기 때문에 여기서는 식각 조건을 한정하지 않는다.In the above, an etching process for forming the trench 18 and the via hole 16 uses a condition that there is no etch selectivity with respect to the hard mask layer 13, and the etching condition causes the trench 18 and the via hole 16 to be formed. During the formation, the hard mask layer 13 and the trench etch stop layer 12b are also etched away. Such etching conditions may be variously performed in consideration of the type and thickness of the hard mask layer 13 and the low dielectric interlayer insulating layer, and in consideration of an etch recipe, and thus the etching conditions are not limited thereto.
상술한 바와 같이, 본 발명은 저유전 층간 절연막에 비아홀 및 트렌치로 이루어지는 듀얼 다마신 패턴을 형성할 때 비아홀용 식각 중단층을 적용하지 않으므로 저유전 층간 절연막의 유전 상수값이 높아지는 것을 방지할 수 있으며, 하드 마스크층을 적용하므로 포토레지스트의 도포 두께를 크게 낮출 수 있어 포토리소그라피(photo lithography) 공정 마진을 증가시킬 수 있으며, 포토레지스트 스트립에 O2플라즈마 처리 시간을 줄여 저유전 층간 절연막의 플라즈마에 의한 손상을 줄일 수있어, 소자의 신뢰성 및 수율을 향상시킬 수 있다.As described above, the present invention does not apply an etch stop layer for via holes when forming a dual damascene pattern consisting of via holes and trenches in the low dielectric interlayer insulating film, thereby preventing the dielectric constant of the low dielectric interlayer insulating film from increasing. , By applying a hard mask layer can greatly reduce the thickness of the photoresist coating to increase the photolithography process margins, and by reducing the O 2 plasma treatment time on the photoresist strip by the plasma of the low dielectric interlayer insulating film Damage can be reduced, and the reliability and yield of the device can be improved.
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