KR100791477B1 - 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는상변화 메모리 장치 및 그 제조 방법 - Google Patents

상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는상변화 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는 상변화 메모리 장치 및 그 제조 방법이 개시된다. 기판 상에 제1 전극을 형성하고, 제1 전극 상에 제1 전극을 노출시키는 개구를 갖는 절연 구조물을 형성한다. 제1 전극 및 개구의 측벽 상에 핵형성층 패턴을 형성한 후, 개구를 채우면서 핵형성층 패턴 상에 상변화 물질층 패턴을 형성한다. 상변화 물질층 패턴 상에 제2 전극을 형성한다. 높은 전기 절연성을 갖는 금속 산화물로 구성된 핵형성층 상에 GST와 같은 칼코겐 화합물을 화학 기상 증착 공정으로 증착하여 개구를 채우는 3차원 구조의 상변화 물질층을 형성한다. 따라서 상변화 물질층 패턴 내에 상전이를 일으키는 데 별도의 브레이크 다운이 요구되지 않으며, 상변화 물질층 패턴의 상변화 시에 리셋 전류의 밀림 현상을 방지할 수 있다. 또한, 전극들 사이의 전기적인 단락이 발생되는 것을 방지할 수 있으며, 상변화 물질층이 균일한 그레인 사이즈를 가지면서 개구를 완전히 매립할 수 있다.

Description

상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는 상변화 메모리 장치 및 그 제조 방법{A PHASE-CHANGE MEMORY UNIT, METHOD OF MANUFACTURING THE PHASE-CHANGE MEMORY UNIT, A PHASE-CHANGE MEMORY DEVICE HAVING THE PHASE-CHANGE MEMORY UNIT AND METHOD OF MANUFACTURING THE PHASE-CHANGE MEMORY DEVICE}
도 1a 내지 도 1d는 종래의 PRAM 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 종래의 상변화 메모리 장치의 문제점을 설명하기 위한 단면 전자 현미경 사진이다.
도 3은 본 발명의 실시예들에 따른 상변화 메모리 유닛을 설명하기 위한 단면도이다.
도 4a 내지 도 4d는 도 3에 도시한 상변화 메모리 유닛의 제조 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 실시예들에 따른 원자층 적층 공정의 사이클 반복 회수에 대한 핵형성층들의 두께를 나타내는 그래프이다.
도 6은 본 발명의 일 실시예에 따른 원자층 적층 공정의 사이클 반복 회수에 대한 핵형성층의 두께 변화를 나타내는 그래프이다.
도 7은 본 발명의 일 실시예에 따른 상변화 물질층을 형성하는 공정을 설명 하기 위한 공정 타이밍 시트이다.
도 8은 본 발명의 다른 실시예에 따른 상변화 물질층을 형성하는 공정을 설명하기 위한 공정 타이밍 시트이다.
도 9는 본 발명의 일 실시예에 따른 상변화 메모리 유닛의 단면 전자 현미경 사진이다.
도 10은 본 발명의 일 실시예에 따른 상변화 메모리 유닛의 리셋 전류에 대한 저항의 변화를 나타내는 그래프이다.
도 11은 종래의 상변화 메모리 장치의 리셋 전류에 대한 저항의 변화를 나타내는 그래프이다.
도 12는 실험예 1에 따른 수소 가스의 유량에 대한 상변화 물질층의 조성을 나타내는 그래프이다.
도 13은 실험예 2에 따른 반응 챔버의 압력에 대한 상변화 물질층의 조성을 나타내는 그래프이다.
도 14는 실험예 3에 따른 아르곤 가스의 유량에 대한 상변화 물질층의 조성을 나타내는 그래프이다.
도 15는 본 발명의 실시예들에 따른 상변화 메모리 유닛을 설명하기 위한 단면도이다.
도 16a 내지 도 16c는 도 15에 도시한 상변화 메모리 유닛의 제조 방법을 설명하기 위한 단면도들이다.
도 17은 본 발명의 실시예들에 따른 상변화 메모리 장치를 설명하기 위한 단 면도이다.
도 18a 내지 도 18f는 도 17에 도시한 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 19는 본 발명의 실시예들에 따른 상변화 메모리 장치를 설명하기 위한 단면도이다.
도 20a 내지 도 20e는 도 19에 도시한 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
＜도면의 주요 부분에 대한 부호의 설명＞
100, 200：기판 105, 205：하부 구조물
110, 210：하부 절연 구조물 115：콘택 홀
120：패드 125, 370：제1 전극
130, 215：상부 절연 구조물 135, 220, 395, 530：개구
138, 228, 398：핵형성층 143, 233, 403：상변화 물질층
140, 230, 400, 540：핵형성층 패턴
145, 235, 405, 545：상변화 물질층 패턴
150, 410：제2 전극 225, 535：다이오드
240, 550：전극 300, 450：반도체 기판
305, 455：소자 분리막 310, 460：게이트 절연막 패턴
315, 465：게이트 전극 320, 470：게이트 마스크
325, 475：게이트 스페이서 330, 480：게이트 구조물
335, 485：제1 콘택 영역 340, 490：제2 콘택 영역
345, 500：제1 층간 절연막 350：제1 콘택 홀
355：제2 콘택 홀 360：제1 패드
365：제2 패드 375, 515：하부 배선
380, 520：제2 층간 절연막 385, 523：제1 절연막
390, 525：제2 절연막 415, 555：제3 층간 절연막
420, 560：상부 콘택 홀 425, 565：상부 패드
430, 570：상부 배선 510：하부 패드
본 발명은 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는 상변화 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 핵형성층을 적용하여 우수한 특성을 갖는 3차원 구조의 상변화 물질층 패턴을 포함하는 상변화 메모리 유닛, 이러한 상변화 메모리 유닛을 제조하는 방법, 상기 상변화 메모리 유닛을 포함하는 상변화 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 전원 공급이 중단 되었을 경우 저장 데이터의 유지 여부에 따라 일반적으로 DRAM 장치 또는 SRAM 장치와 같은 휘발성 반도체 메모리 장치와 플래시 메모리 장치 또는 EEPROM 장치와 같은 불휘발성 반도체 메모리 장치로 구분될 수 있다. 디지털 카메라, 휴대폰 또는 MP3 플레이어와 같은 전자 기기에 사 용되는 반도체 메모리 장치로는 불휘발성 메모리 장치인 플래시 메모리 장치가 주로 사용되고 있다. 그러나 상기 플래시 메모리 장치는 데이터를 기록하거나 이를 독취하는 과정에서 비교적 많은 시간이 요구되기 때문에, 이러한 플래시 장치를 대체하기 위하여 MRAM 장치, FRAM 장치 및 PRAM 장치와 같은 새로운 반도체 장치가 개발되었다.
상기 PRAM 장치는 칼코겐(chalcogenide) 화합물의 상전이(phase transition)에 의한 비정질(amorphous) 상태와 결정(crystal) 상태 사이의 저항의 차이를 이용하여 데이터를 저장한다. 상기 PRAM 장치는 인가된 펄스의 진폭과 길이에 따라 칼코겐 화합물인 게르마늄-안티몬-텔루르(Ge-Sb-Te; GST)로 이루어진 상변화 물질층의 가역적 상변화(reversible phase transition)를 이용하여 데이터를 "0" 과 "1"의 상태로 저장한다. 구체적으로, 저항이 큰 비정질 상태로의 전환에 요구되는 리셋(reset) 전류와 저항이 작은 결정 상태로 바꾸는 셋(set) 전류는 아래에 위치하는 트랜지스터로부터 하부 전극을 거쳐 상변화 물질층으로 전달되어 상변화가 일어난다. 이러한 PRAM 장치 및 그 제조 방법은 대한민국 공개특허 제2004-100499호, 미합중국 등록특허 제6,919,578호 및 대한민국 공개특허 제2003-81900호 등에 개시되어 있다.
도 1a 내지 도 1d는 종래의 PRAM 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(5) 상에 콘택 영역(10)을 형성한 후, 콘택 영역(10)을 덮도록 반도체 기판(5) 상에 산화물로 구성된 제1 층간 절연막(15)을 형성한다.
사진 식각 공정으로 제1 층간 절연막(15)을 식각하여 콘택 영역(10)을 노출시키는 콘택 홀을 형성한 다음, 상기 콘택 홀을 채우면서 제1 층간 절연막(15) 상에 제1 도전막을 형성한다. 상기 제1 도전막은 금속 또는 불순물로 도핑된 폴리실리콘을 사용하여 형성된다.
제1 층간 절연막(15)이 노출될 때까지 상기 제1 도전막을 제거하여, 콘택 영역(10)에 접촉되면서 상기 콘택 홀을 채우는 패드(25)를 형성한다. 패드(25)는 주로 화학 기계적 연마(CMP) 공정을 통하여 형성된다.
패드(25) 및 제1 층간 절연막(15) 상에 금속으로 이루어진 제2 도전막을 형성한 다음, 사진 식각 공정을 통해 상기 제2 도전막을 패터닝함으로써 패드(25)와 제1 층간 절연막(15) 상에 하부 전극(30)을 형성한다.
도 1b를 참조하면, 하부 전극(30)을 덮으면서 제1 층간 절연막(15) 상에 예비 제2 층간 절연막을 형성한다. 상기 예비 제2 층간 절연막은 산화물을 사용하여 형성된다.
하부 전극(30)이 노출될 때까지 상기 예비 제2 층간 절연막을 제거하여, 하부 전극(30)의 상면을 노출시키면서 하부 전극(30)을 매립하는 제2 층간 절연막(35)을 형성한다.
제2 층간 절연막(35) 상에 순차적으로 하부 산화막(40), 질화막(45) 및 상부 산화막(50)을 형성한다. 하부 산화막(40) 및 상부 산화막(50)은 실리콘 산화물을 사용하여 형성되며, 질화막(45)은 실리콘 질화물을 사용하여 형성된다.
도 1c를 참조하면, 사진 식각 공정을 이용하여 상부 산화막(50), 질화막(45) 및 하부 산화막(40)을 식각함으로써, 하부 산화막(40), 질화막(45) 및 상부 산화막(44)을 통해 하부 전극(30)을 노출시키는 개구를 형성한다.
상기 개구를 채우면서 하부 전극(30) 및 상부 산화막(50) 상에 게르마늄-안티몬-텔루르(GST)와 같은 칼코겐 화합물을 직접 증착하여 상변화 물질층을 형성한다. 상기 상변화 물질층은 통상적으로 화학 기상 증착(CVD) 공정을 이용하여 형성된다.
화학 기계적 연마(CMP) 공정으로 상부 산화막(50)이 노출될 때까지 상기 상변화 물질층을 연마하여 하부 전극(30) 상에 상기 개구를 채우는 예비 상변화 물질층 패턴(55)을 형성한다.
상부 산화막(50)을 완전히 식각하여 질화막(45) 상부로 예비 상변화 물질층 패턴(55)을 돌출시킨다. 상부 산화막(50)을 제거하기 위한 식각 공정 동안 질화막(45)은 식각 저지막으로 기능한다. 상부 산화막(50)이 제거되면 예비 상변화 물질층 패턴(55)은 필라(pillar)의 형태로 돌출된다.
도 1d를 참조하면, 화학 기계적 연마 공정으로 질화막(45) 상부로 돌출된 예비 상변화 물질층 패턴(55)의 상부를 제거하여 하부 전극(30) 상에 상변화 물질층 패턴(60)을 형성한다. 따라서 상변화 물질층 패턴(60)은 하부 산화막(40) 및 질화막(45)의 두께의 합과 실질적으로 동일한 두께를 가지게 된다.
상변화 물질층 패턴(60) 및 질화막(45) 상에 금속 또는 금속 질화물을 사용하여 제3 도전막을 형성한 후, 상기 제3 도전막을 패터닝하여 상변화 물질층 패 턴(60) 및 질화막(45) 상에 상부 전극(65)을 형성한다. 이 후, 추가 층간 절연막 및 상부 배선을 형성하여 반도체 기판(5) 상에 상기 상변화 메모리 장치를 완성한다.
그러나, 전술한 종래의 상변화 메모리 장치의 제조 방법에 있어서, 하부 전극 상에 개구를 매립하면서 직접 상변화 물질층을 형성하기 때문에 상기 상변화 물질층이 상기 개구를 완전히 채우지 못하게 될 뿐만 아니라 상기 상변화 물질층의 결정 구조가 열화됨으로써 상변화 물질층 내에 적절한 상전이가 일어나지 못하는 문제점이 있다.
도 2는 종래의 상변화 메모리 장치의 문제점을 설명하기 위한 단면 전자 현미경 사진이다.
도 2를 참조하면, 텅스텐으로 구성된 하부 전극과 실리콘 산화물로 이루어진 개구의 측벽 상에 핵형성층(nucleation layer)을 개재시키지 않고 직접 화학 기상 증착 공정을 통해 GST를 증착하여 상변화 물질층을 형성하기 때문에 상기 상변화 물질층이 상기 개구를 완전히 채우지 못하게 된다. 또한, 상기 개구 내에 형성되는 상변화 물질층을 구성하는 GST의 조직이 치밀해지지 못하게 될 뿐만 아니라 GST가 우수한 전기적 특성을 갖는 면심 입방(FCC) 결정 구조를 가지기 어렵게 된다. 이로 인하여, 상기 하부 전극으로부터 리셋 전류가 인가되어도 상기 상변화 물질층에 적절한 상전이가 일어나지 않을 뿐만 아니라 상기 하부 전극과 상부 전극 사이에 전기적인 단락이 발생하게 되는 문제를 야기한다. 그 결과, 이러한 상변화 물질층을 포함하는 상변화 메모리 장치의 전기적인 특성이 크게 저하된다.
본 발명의 제1 목적은 핵형성층 패턴을 적용하여 우수한 특성을 갖는 3차원 구조의 상변화 물질층 패턴을 구비하는 상변화 메모리 유닛을 제공하는 것이다.
본 발명의 제2 목적은 핵형성층으로부터 우수한 특성을 갖는 3차원 구조의 상변화 물질층을 형성할 수 있는 상화 메모리 유닛의 제조 방법을 제공하는 것이다.
본 발명의 제3 목적은 핵형성층 패턴을 적용하여 우수한 특성을 갖는 3차원 구조의 상변화 물질층 패턴을 구비하는 상변화 메모리 장치를 제공하는 것이다.
본 발명의 제4 목적은 핵형성층으로부터 우수한 특성을 갖는 3차원 구조의 상변화 물질층을 형성할 수 있는 상변화 메모리 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 상변화 메모리 유닛은, 기판 상에 형성된 제1 전극, 상기 제1 전극을 노출시키는 개구를 갖는 절연 구조물, 상기 제1 전극 및 상기 개구의 측벽 상에 형성된 핵형성층 패턴, 상기 개구를 채우면서 상기 핵형성층 패턴 상에 형성된 상변화 물질층 패턴, 그리고 상기 상변화 물질층 패턴 상에 형성된 제2 전극을 구비한다. 상기 핵형성층 패턴은 원자층 적층 공정으로 형성된 티타늄 산화물 또는 니오븀 산화물과 같은 금속 산화물을 포함하며, 상기 상변화 물질층 패턴은 화학 기상 증착 공정으로 형성된 칼코겐 화합물을 포함한다. 상기 구조물은 적어도 하나의 산화막, 적어도 하나의 질화막 및/또는 적어도 하나의 산질화막을 포함한다.
또한, 상술한 본 발명의 제1 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 상변화 메모리 유닛은, 기판 상에 형성되며 상기 기판을 노출시키는 개구를 갖는 절연 구조물, 상기 개구를 부분적으로 채우면서 상기 노출된 기판 상에 형성된 다이오드, 상기 다이오드 및 상기 개구의 측벽 상에 형성된 핵형성층 패턴, 상기 개구를 완전히 채우면서 상기 핵형성층 패턴 상에 형성된 상변화 물질층 패턴, 그리고 상기 상변화 물질층 패턴 상에 형성된 전극을 구비한다. 상기 다이오드는 선택적 에피택시얼 공정으로 형성된 폴리실리콘을 포함한다. 예를 들면, 상기 다이오드는 상기 개구의 깊이의 1/3∼3/4의 높이를 가진다.
전술한 본 발명의 제2 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 상변화 메모리 유닛의 제조 방법에 있어서, 기판 상에 제1 전극을 형성하고, 상기 제1 전극 상에 상기 제1 전극을 노출시키는 개구를 갖는 절연 구조물을 형성한 다음, 상기 제1 전극 및 상기 개구의 측벽 상에 핵형성층 패턴을 형성한다. 상기 개구를 채우면서 상기 핵형성층 패턴 상에 상변화 물질층 패턴을 형성한 후, 상기 상변화 물질층 패턴 상에 제2 전극을 형성한다.
본 별명의 실시예들에 따른 상기 핵형성층 패턴 및 상기 상변화 물질층을 형성하는 공정에 있어서, 상기 제1 전극, 상기 개구의 측벽 및 상기 절연 구조물 상에 핵형성층을 형성하고, 상기 핵형성층 상에 상변화 물질층을 형성한 다음, 상기 절연 구조물이 노출될 때까지 상변화 물질층 및 상기 핵형성층을 부분적으로 제거 한다. 예를 들면, 상기 핵형성층은 TiCl4 또는 TTIP를 포함하는 반응성 전구체 및 오존을 포함하는 산화제를 사용하여 형성된다. 상기 상변화 물질층은 칼코겐 화합물을 화학 기상 증착 공정으로 증착하여 형성된다. 예를 들면, 상기 상변화 물질층은 Ge(i-Pr)(NEtMe)3 또는 Ge(CH2CHCH2)4를 포함하는 제1 소스 가스, Sb(iPr)3 또는 Sb(CH(CH3)2)3를 포함하는 제2 소스 가스, Te(tBu)2 또는 Te(CH(CH3)3)2를 포함하는 제3 소스 가스, 그리고 수소 가스, 암모니아 가스 및/또는 아르곤 가스를 포함하는 리간드 분해 가스를 사용하여 형성된다.
또한, 상술한 본 발명의 제2 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 상변화 메모리 유닛의 제조 방법에 있어서, 기판을 노출시키는 개구를 갖는 절연 구조물을 기판 상에 형성하고, 상기 개구를 부분적으로 채우면서 상기 노출된 기판 상에 다이오드를 형성한 다음, 상기 다이오드 및 상기 개구의 측벽 상에 핵형성층 패턴을 형성한다. 상기 개구를 완전히 채우면서 상기 핵형성층 패턴 상에 상변화 물질층 패턴을 형성한 후, 상기 상변화 물질층 패턴 상에 전극을 형성한다.
상술한 본 발명의 제3 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 상변화 메모리 장치는, 적어도 하나의 콘택 영역을 가지는 반도체 기판, 상기 반도체 기판 상에 형성된 층간 절연막, 상기 층간 절연막을 관통하여 상기 콘택 영역에 접촉되는 적어도 하나의 패드, 상기 패드 및 상기 층간 절연막 상에 형성된 제1 전극, 상기 제1 전극을 덮으면서 상기 층간 절연막 상에 형성되며 상기 제1 전극을 노출시키는 개구를 갖는 절연 구조물, 상기 노출된 제1 전극 및 상기 개구의 측벽 상에 형성된 핵형성층 패턴, 상기 개구를 채우면서 상기 핵형성층 패턴 상에 형성된 상변화 물질층 패턴, 그리고 상기 상변화 물질층 패턴 상에 형성된 제2 전극을 구비한다. 상기 절연 구조물은 상기 제1 전극 및 상기 층간 절연막 상에 형성된 제1 절연막과 상기 제1 절연막 상에 형성된 제2 절연막을 포함한다.
또한, 전술한 본 발명의 제3 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 상변화 메모리 장치는, 콘택 영역을 가지는 반도체 기판, 상기 반도체 기판 상에 형성된 층간 절연막, 상기 층간 절연막 상에 형성되며 상기 콘택 영역을 노출시키는 개구를 갖는 절연 구조물, 상기 개구를 부분적으로 채우면서 상기 콘택 영역 상에 형성된 다이오드, 상기 다이오드 및 상기 개구의 측벽 상에 형성된 핵형성층 패턴, 상기 개구를 채우면서 상기 핵형성층 패턴 상에 형성된 상변화 물질층 패턴, 그리고 상기 상변화 물질층 패턴 상에 형성된 전극을 구비한다.
상술한 본 발명의 제4 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 상변화 메모리 장치의 제조 방법에 있어서, 반도체 기판에 적어도 하나의 콘택 영역을 형성하고, 상기 반도체 기판 상에 층간 절연막을 형성한 후, 상기 층간 절연막을 관통하여 상기 콘택 영역에 접촉되는 적어도 하나의 패드를 형성한다. 상기 패드 및 상기 층간 절연막 상에 제1 전극을 형성한 다음, 상기 제1 전극을 덮으면서 상기 층간 절연막 상에 상기 제1 전극을 노출시키는 개구를 갖는 절연 구조물을 형성한다. 상기 노출된 제1 전극 및 상기 개구의 측벽 상에 금속 산화물을 원자층 적층 공정으로 증착하여 핵형성층 패턴을 형성한 후, 상기 개구를 채우면서 상기 핵형성층 패턴 상에 칼코겐 화합물을 화학 기상 증착 공정으로 증착하여 상변화 물 질층 패턴을 형성한다. 이어서, 상기 상변화 물질층 패턴 상에 제2 전극을 형성한다.
또한, 전술한 본 발명의 제4 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 상변화 메모리 장치의 제조 방법에 있어서, 반도체 기판에 콘택 영역을 형성하고, 상기 반도체 기판 상에 층간 절연막을 형성한 다음, 상기 층간 절연막 상에 상기 콘택 영역을 노출시키는 개구를 갖는 절연 구조물을 형성한다. 상기 개구를 부분적으로 채우면서 상기 콘택 영역 상에 다이오드를 형성한 후, 상기 다이오드 및 상기 개구의 측벽 상에 금속 산화물을 원자층 적층 공정으로 증착하여 핵형성층 패턴을 형성한다. 상기 개구를 채우면서 상기 핵형성층 패턴 상에 칼코겐 화합물을 화학 기상 증착 공정으로 증착하여 상변화 물질층 패턴을 형성한 다음, 상기 상변화 물질층 패턴 상에 전극을 형성한다.
본 발명에 따르면, 높은 전기 절연성을 갖는 금속 산화물을 원자층 적층 공정으로 전극 및 개구의 측벽 상에 증착하여 핵형성층을 형성한 후, 상기 핵형성층 상에 GST와 같은 칼코겐 화합물을 화학 기상 증착 공정으로 증착하여 상기 개구를 채우는 상변화 물질층을 형성한다. 따라서 상기 상변화 물질층 패턴 내에 상전이를 일으키는 데 별도의 브레이크 다운이 요구되지 않으며, 상기 상변화 물질층 패턴의 상변화 시에 리셋 전류의 밀림 현상을 방지할 수 있다. 또한, 제1 전극과 제2 전극 사이 또는 다이오드와 전극 사이의 전기적인 단락이 발생되는 것을 방지할 수 있으며, 상기 상변화 물질층이 균일한 그레인 사이즈를 가지면서 개구를 완전히 매립할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는 상변화 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패드, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패드, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 전극, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 전극, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 가스, 화합물, 층(막), 영역, 패드, 전극, 패턴 또는 구조물들이 "예비", "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 가스, 화합물, 층(막), 영역, 전극, 패드, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서 "예비", "제1", "제2" 및/또는 "제3"은 각 물질, 가스, 화합물, 층(막), 영역, 전극, 패드, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
상변화 메모리 유닛 및 그 제조 방법
도 3은 본 발명의 실시예들에 따른 상변화 메모리 유닛을 설명하기 위한 단면도이다.
도 3을 참조하면, 본 발명의 실시예들에 따른 상변화 메모리 유닛은, 제1 전극(125), 핵형성층 패턴(140), 상변화 물질층 패턴(145), 그리고 제2 전극(150)을 구비한다.
상기 상변화 메모리 유닛은 기판(100) 상에 형성된다. 본 발명의 실시예들에 있어서, 기판(100)은 반도체 기판 또는 금속 산화물 단결정 기판을 포함한다. 예를 들면, 기판(100)은 실리콘 웨이퍼, SOI(Silicon-On-Insulator) 기판, 알루미늄 산화물 단결정 기판. 스트론튬 티타늄 산화물 단결정 기판 등을 포함한다.
본 발명의 일 실시예에 따르면, 기판(100) 상에는 콘택 영역, 도전막 패턴, 절연막 패턴, 패드, 스페이서, 게이트 구조물 및/또는 트랜지스터를 포함하는 하부 구조물(105)이 형성된다.
하부 절연 구조물(110)은 하부 구조물(105)을 덮으면서 기판(100) 상에 형성된다. 하부 절연 구조물(110)은 적어도 하나의 하부 산화막, 적어도 하나의 하부 질화막 및/또는 적어도 하나의 하부 산질화막을 포함한다. 본 발명의 일 실시예에 있어서, 하부 절연 구조물(110)은 하부 구조물(110)을 덮는 하부 산화막을 포함한다. 본 발명의 다른 실시예에 따르면, 하부 절연 구조물(110)은 하부 구조물(105)이 형성된 기판(100) 상에 순차적으로 형성된 하부 산화막 및 하부 질화막을 포함한다. 본 발명의 또 다른 실시예에 따르면, 하부 절연 구조물(110)은 기판(100) 상에 차례로 형성된 제1 하부 산화막, 하부 질화막 및 제2 하부 산화막을 구비한다. 본 발명의 또 다른 실시예에 있어서, 하부 절연 구조물(110)은 제1 하부 산화막, 하부 산질화막, 제2 하부 산화막을 구비한다. 본 발명의 또 다른 실시예들에 따르면, 하부 절연 구조물(110)은 제1 하부 산화막, 제2 하부 산화막, 제1 하부 질화막, 제2 하부 질화막. 제1 하부 산질화막 및/또는 제2 하부 산질화막이 서로 순차적으로 또는 교대로 적층된 구조를 가진다. 상기 제1 및 제2 하부 산화막은 각기 실리콘 산화물(SiOX)로 구성되고, 상기 제1 및 제2 하부 질화막은 각기 실리콘 질화물(SiNX)로 이루어진다. 또한, 상기 제1 및 제2 하부 산질화막은 각기 실리콘 산질화물(SiONX) 또는 티타늄 산질화물(TiONX)로 구성된다.
본 발명의 또 다른 실시예에 있어서, 하부 절연 구조물(110)은 USG(undoped silicate glass), SOG(spin on glass), FOX(flowable oxide), BPSG(boro-phosphor silicate glass), PSG(phosphor silicate glass), TEOS(tetraethyl orthosilicate), PE-TEOS(plasma enhanced-TEOS) 또는 HDP-CVD(high density plasma-chemical vapor deposition) 산화물과 같은 실리콘 산화물로 이루어진 하나의 실리콘 산화막을 포함한다.
패드(120)는 하부 절연 구조물(110)을 관통하여 기판(100) 상의 하부 구조물(105)에 접촉된다. 패드(120)는 하부 절연 구조물(110)에 형성된 콘택 홀(115)에 매립되어 제1 전극(125)을 하부 구조물(105)에 전기적으로 연결한다. 본 발명의 일 실시예에 있어서, 패드(120)는 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 구리(Cu) 또는 탄탈륨(Ta)과 같은 금속을 포함한다. 본 발명의 다른 실시예에 따르면, 패 드(120)는 불순물이 도핑된 폴리실리콘으로 이루어진다. 본 발명의 또 다른 실시예에 있어서, 패드(120)는 텅스텐 질화물(WNX), 티타늄 질화물(TiNX), 알루미늄 질화물(AlNX), 티타늄 알루미늄 질화물(TiAlNX), 탄탈륨 질화물(TaNX) 등의 금속 질화물로 구성된다. 본 발명의 또 다른 실시예에 있어서, 패드(120)는 전술한 금속 및 금속 질화물이 적층된 다층 구조를 가진다.
제1 전극(125)은 패드(120) 및 하부 절연 구조물(110) 상에 위치한다. 본 발명의 일 실시예에 따르면, 제1 전극(125)은 텅스텐, 알루미늄, 구리, 탄탈륨, 티타늄 또는 몰리브덴과 같은 금속을 포함한다. 본 발명의 다른 실시예에 있어서, 제1 전극(125)은 불순물이 도핑된 폴리실리콘으로 이루어진다. 본 발명의 또 다른 실시예에 있어서, 제1 전극(125)은 텅스텐 질화물, 알루미늄 질화물, 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물(MoNX), 니오븀 질화물(NbNX), 티타늄 실리콘 질화물(TiSiNX), 티타늄 알루미늄 질화물(TiAlNX), 티타늄 보론 질화물(TiBNX), 지르코늄 실리콘 질화물(ZrSiNX), 텅스텐 실리콘 질화물(WSiNX), 텅스텐 보론 질화물(WBNX), 지르코늄 알루미늄 질화물(ZrAlNX), 몰리브덴 실리콘 질화물(MoSiNX), 몰리브덴 알루미늄 질화물(MoAlNX), 탄탈륨 실리콘 질화물(TaSiNX) 또는 탄탈륨 알루미늄 질화물(TaAlNX) 등의 금속 질화물로 구성된다. 본 발명의 또 다른 실시예에 따르면, 제1 전극(125)은 상술한 금속 및 금속 질화물이 적층된 다층 구조를 가진다.
본 발명의 실시예들에 있어서, 제1 전극(125)과 패드(120)와 실질적으로 동 일한 물질을 포함하거나, 제1 전극(125)과 패드(120)는 서로 상이한 물질로 이루어진다.
상부 절연 구조물(130)은 제1 전극(125)을 덮으면서 하부 절연 구조물(110) 상에 형성된다. 상부 절연 구조물(130)은 핵형성층 패턴(140) 및 상변화 물질층 패턴(145)을 형성하기 위한 몰드의 역할을 수행한다. 또한, 상부 절연 구조물(130)은 제1 전극(125)과 제2 전극(150)을 전기적으로 절연시키는 기능도 수행한다. 상부 절연 구조물(130)은 적어도 하나의 상부 산화막, 적어도 하나의 상부 질화막 및/또는 적어도 하나의 상부 산질화막을 포함한다. 본 발명의 일 실시예에 따르면, 상부 절연 구조물(130)은 제1 전극(125)을 커버하는 상부 산화막을 포함한다. 본 발명의 다른 실시예에 있어서, 상부 절연 구조물(130)은 제1 전극(125)을 덮으면서 하부 절연 구조물(110) 상에 차례로 형성된 상부 산화막 및 상부 질화막을 포함한다. 본 발명의 또 다른 실시예에 따르면, 상부 절연 구조물(120)은 하부 절연 구조물(110) 및 제1 전극(125) 상에 순차적으로 형성된 제1 상부 산화막, 상부 질화막 및 제2 상부 산화막을 구비한다. 본 발명의 또 다른 실시예에 있어서, 상부 절연 구조물(130)은 제1 상부 산화막, 상부 산질화막 및 제2 상부 산화막으로 구성된다. 본 발명의 또 다른 실시예들에 따르면, 상부 절연 구조물(130)은 제1 상부 산화막, 제2 상부 산화막, 제1 상부 질화막, 제2 상부 질화막. 제1 상부 산질화막 및/또는 제2 상부 산질화막이 서로 순차적으로 또는 교대로 적층된 구조를 가진다. 전술한 바와 유사하게, 상기 제1 및 제2 상부 산화막은 각기 실리콘 산화물로 이루어지며, 상기 제1 및 제2 상부 질화막은 각기 실리콘 질화물로 구성된다. 또한, 상기 제1 및 제2 상부 산질화막은 각기 실리콘 산질화물 또는 티타늄 산질화물로 이루어진다.
상부 절연 구조물(130)에는 제1 전극(125)을 부분적으로 노출시키는 개구(135)가 형성된다. 핵형성층 패턴(140)은 노출된 제1 전극(125) 및 개구(135)의 측벽 상에 형성되며, 상변화 물질층 패턴(145)은 개구(135)를 채우면서 핵형성층 패턴(140) 상에 형성된다. 본 발명의 실시예들에 있어서, 상변화 물질층 패턴(145)은 개구(135)를 매립하면서 형성되기 때문에 예를 들면 콘택 구조와 같은 3차원 구조를 가진다.
핵형성층 패턴(140)은 원자층 적층(ALD) 공정을 이용하여 우수한 스텝 커버리지(step coverage)를 가지는 동시에 높은 전기 절연성(electrical resistivity)을 갖는 금속 산화물로 이루어진다. 예를 들면, 핵형성층 패턴(140)은 티타늄 산화물(TiOX) 또는 니오븀 산화물(NbOX)로 구성된다. 또한, 핵형성층 패턴(140)은 원자층 적층 공정을 통해 균일하면서도 얇은 두께로 제1 전극(125) 및 개구(135)의 측벽 상에 형성된다. 핵형성층 패턴(140)은 상변화 물질층 패턴(145)이 개구(135)를 완전히 채우는 한편 균일한 그레인 사이즈를 가지면서 성장되게 한다.
상변화 물질층 패턴(145)은 칼코겐 화합물을 포함한다. 예를 들면, 상변화 물질층 패턴(145)은 게르마늄-안티몬-텔루르(GST), 비소-안티몬-텔루르(As-Sb-Te), 주석-안티몬-텔루르(Sn-Sb-Te), 주석-인듐-안티몬-텔루르(Sn-In-Sb-Te), 비소-게르마늄-안티몬-텔루르(As-Ge-Sb-Te), 탄탈륨, 니오븀 혹은 바나듐(Vd) 등과 같은 5A 족 원소-안티몬-텔루르, 텅스텐, 몰리브덴 내지 크롬(Cr) 등과 같은 6A족 원소-안티몬-텔루르, 5A족 원소-안티몬-셀렌, 또는 6A족 원소-안티몬-셀렌 등으로 이루어진다.
제2 전극(150)은 상변화 물질층 패턴(145), 핵형성층 패턴(140) 및 상부 절연 구조물(130) 상에 위치한다. 본 발명의 일 실시예에 있어서, 제2 전극(150)은 텅스텐 질화물, 알루미늄 질화물, 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물, 니오븀 질화물, 티타늄 실리콘 질화물, 티타늄 알루미늄 질화물, 티타늄 보론 질화물, 지르코늄 실리콘 질화물, 텅스텐 실리콘 질화물, 텅스텐 보론 질화물, 지르코늄 알루미늄 질화물, 몰리브덴 실리콘 질화물, 몰리브덴 알루미늄 질화물, 탄탈륨 실리콘 질화물 또는 탄탈륨 알루미늄 질화물 등의 금속 질화물로 구성된다. 본 발명의 다른 실시예에 있어서, 제2 전극(150)은 텅스텐, 알루미늄, 구리, 탄탈륨, 티타늄 또는 몰리브덴과 같은 금속으로 이루어진다. 본 발명의 또 다른 실시예에 따르면, 제2 전극(150)은 불순물이 도핑된 폴리실리콘으로 구성된다. 본 발명의 또 다른 실시예에 있어서, 제2 전극(150)은 전술한 금속 및 금속 질화물이 적층된 다층 구조를 가진다.
본 발명의 실시예들에 따르면, 제2 전극(150)은 제1 전극(125) 및/또는 패드(120)와 실질적으로 동일한 물질로 구성되거나, 제2 전극(150), 제1 전극(125) 및/또는 패드(120)는 각기 서로 상이한 물질로 이루어진다. 예를 들면, 패드(120)는 티타늄 알루미늄 질화물을 포함하고, 제1 전극(125)은 텅스텐을 포함하며, 제2 전극(150)은 티타늄 질화물을 포함한다.
전술한 바와 같이, 원자층 적층 공정을 통해 형성된 금속 산화물로 이루어진 핵형성층 패턴(140)은 우수한 스텝 커버리지 및 높은 절기 절연성을 갖는 외에도 균일하면서도 얇은 두께로 형성된다. 종래의 경우에는 실리콘 산화막 또는 금속막 상에 직접 GST로 이루어진 상변화 물질층을 형성하기 때문에, 하부 전극으로부터 전류를 인가하여 GST를 포함하는 상변화 물질층 내에 상전이를 일으키기 위해서는 상변화 메모리 장치의 브레이크다운(breakdown)이 요구되어 상변화 물질층의 상전이에 복잡한 절차와 산포가 발생한다. 또한, 금속막 상에 직접 GST로 이루어진 상변화 물질층을 형성함으로 인하여 상변화 물질층의 상변화 시에 리셋 전류 밀림 현상이 유발되거나 상부 전극과 하부 전극 사이에 전기적인 단락이 발생할 우려가 있었다. 더욱이, 상대적으로 좁은 폭을 갖는 개구를 채우면서 금속막 상에 상변화 물질층을 형성하기 때문에 상변화 물질층이 개구를 충분히 채우지 못하며, 상변화 물질층을 구성하는 GST의 그레인 사이즈가 매우 불규칙해져 상기 상변화 물질층 내에 요구되는 수준의 상전이가 일어나지 않게 되는 문제점이 있다.
이에 비하여, 금속 산화물로 구성된 핵형성층 패턴(140) 상에 상변화 물질층 패턴(145)을 형성할 경우, 상변화 물질층 패턴(145)의 상전이를 일으키는 데 별도의 브레이크 다운이 요구되지 않는다. 또한, 높은 전기 절연성을 갖는 금속 산화물로 이루어진 핵형성층 패턴(140)으로부터 상변화 물질층 패턴(145)을 성장시키기 때문에 상변화 물질층 패턴(145)의 상변화 시에 리셋 전류의 밀림 현상을 방지할 수 있으며, 제1 전극(125)과 제2 전극(150) 사이의 전기적인 단락을 방지할 수 있다. 더욱이, 핵형성층 패턴(140) 상에 상변화 물질층 패턴(145)이 형성되기 때문 에, 상변화 물질층(145)이 균일한 그레인 사이즈를 가지면서 개구(135)를 완전히 매립할 수 있다.
도 4a 내지 도 4d는 도 3에 도시한 상변화 메모리 유닛의 제조 방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 반도체 기판 또는 금속 산화물 단결정 기판을 포함하는 기판(100) 상에 하부 구조물(105)을 형성한다. 하부 구조물(105)은 기판(100) 상에 형성된 콘택 영역, 도전막 패턴, 절연막 패턴, 패드, 스페이서, 게이트 구조물 및/또는 트랜지스터를 포함할 수 있다.
하부 구조물(105)을 덮으면서 기판(100) 상에 하부 절연 구조물(110)을 형성한다. 본 발명의 실시예들에 있어서. 하부 절연 구조물(110)은 적어도 하나의 하부 산화막, 적어도 하나의 하부 질화막 및/또는 적어도 하나의 하부 산질화막을 포함한다. 예를 들면, 상기 하부 산화막은 PSG, BPSG, USG, SOG, TEOS, PE-TEOS, FOX 또는 HDP-CVD 산화물과 같은 실리콘 산화물을 사용하여 형성된다. 상기 하부 질화막은 실리콘 질화물을 사용하여 형성되며, 상기 하부 산질화막은 실리콘 산질화물 또는 티타늄 산질화물을 사용하여 형성된다.
하부 절연 구조물(110)은 화학 기상 증착(CVD) 공정, 저압 화학 기상 증착(LPCVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정을 이용하여 형성된다. 하부 절연 구조물(110)은 기판(100) 상에 위치하는 하부 구조물(105)을 완전히 덮도록 충분한 두께로 형성된다.
본 발명의 다른 실시예에 따르면, 하부 절연 구조물(110)은 하부 구조물(105)을 충분하게 커버하는 하나의 산화막으로 이루어진다. 예를 들면, 하부 절연 구조물(110)은 실리콘 산화물로 이루어진 하나의 하부 층간 절연막을 포함한다.
본 발명의 또 다른 실시예에 따르면, 화학 기계적 연마(CMP) 공정, 에치 백(etch back) 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정과 같은 평탄화 공정을 이용하여 하부 절연 구조물(110)의 상면을 평탄화시킬 수 있다.
하부 절연 구조물(110) 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 하부 절연 구조물(110)을 부분적으로 식각함으로써 하부 절연 구조물(110)을 관통하여 하부 구조물(105)을 노출시키는 콘택 홀(115)을 형성한다. 예를 들면, 콘택 홀(115)은 이방성 식각 공정을 이용하여 형성된다. 콘택 홀(115)의 형성 후, 애싱 공정 및/또는 스트리핑 공정을 이용하여 상기 제1 포토레지스트 패턴을 하부 절연 구조물(110)로부터 제거한다.
콘택 홀(110)을 채우면서 노출된 하부 구조물(105) 및 하부 절연 구조물(110) 상에 제1 도전막을 형성한다. 상기 제1 도전막은 불순물로 도핑된 폴리실리콘, 금속 또는 금속 질화물을 사용하여 형성된다. 예를 들면, 상기 제1 도전막은 텅스텐, 알루미늄, 구리, 탄탈륨, 티타늄, 텅스텐 질화물, 알루미늄 질화물, 티타늄 질화물, 탄탈륨 질화물 또는 티타늄 알루미늄 질화물을 사용하여 형성된다.
상기 제1 도전막은 스퍼터링 공정, 화학 기상 증착 공정, 저압 화학 기상 증착 공정, 원자층 적층 공정, 전자 빔 증착 공정, 또는 펄스 레이저 증착 공정을 통 해 콘택 홀(135)을 채우면서 노출된 하부 구조물(105) 및 하부 절연 구조물(110) 상에 형성된다.
하부 절연 구조물(110)이 노출될 때까지 상기 제1 도전막을 부분적으로 제거하여, 하부 구조물(105) 상에 콘택 홀(115)을 채우는 패드(120)를 형성한다. 예를 들면, 패드(120)는 기판(100)에 형성된 콘택 영역에 접촉된다. 패드(120)는 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 형성된다.
도 4b를 참조하면, 하부 절연 구조물(110) 및 패드(120) 상에 제2 도전막을 형성한 다음, 상기 제2 도전막 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한다. 상기 제2 도전막은 불순물이 도핑된 폴리실리콘, 금속 또는 금속 질화물을 사용하여 형성된다. 예를 들면, 상기 제2 도전막은 텅스텐, 알루미늄, 구리, 탄탈륨, 티타늄, 몰리브덴, 텅스텐 질화물, 알루미늄 질화물, 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물, 니오븀 질화물, 티타늄 실리콘 질화물, 티타늄 알루미늄 질화물, 티타늄 보론 질화물, 지르코늄 실리콘 질화물, 텅스텐 실리콘 질화물, 텅스텐 보론 질화물, 지르코늄 알루미늄 질화물, 몰리브덴 실리콘 질화물, 몰리브덴 알루미늄 질화물, 탄탈륨 실리콘 질화물 또는 탄탈륨 알루미늄 질화물을 사용하여 형성된다. 또한, 상기 제2 도전막은 스퍼터링 공정, 화학 기상 증착 공정, 저압 화학 기상 증착 공정, 원자층 적층 공정, 전자 빔 증착 공정 또는 펄스 레이저 증착 공정을 이용하여 형성된다.
상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 도전막을 패터닝함으로써, 하부 절연 구조물(110) 및 패드(120) 상에 제1 전극(125)을 형성한다. 상기 제2 포토레지스트 패턴은 애싱 공정 및/또는 스트리핑 공정을 통해 제1 전극(125)으로부터 제거된다.
제1 전극(125)을 덮으면서 하부 절연 구조물(110) 상에 상부 절연 구조물(130)을 형성한다. 본 발명의 실시예들에 있어서, 상부 절연 구조물(130)은 적어도 하나의 상부 산화막, 적어도 하나의 상부 질화막 및/또는 적어도 하나의 상부 산질화막을 포함한다. 예를 들면, 상기 상부 산화막은 PSG, BPSG, USG, SOG, TEOS, PE-TEOS, FOX 또는 HDP-CVD 산화물과 같은 실리콘 산화물을 사용하여 형성되며, 상기 상부 질화막은 실리콘 질화물을 사용하여 형성되고, 상기 상부 산질화막은 실리콘 산질화물 또는 티타늄 산질화물을 사용하여 형성된다. 상부 절연 구조물(130)은 화학 기상 증착 공정, 저압 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정 또는 고밀도 플라즈마 화학 기상 증착 공정을 이용하여 형성된다. 상부 절연 구조물(130)은 후속하여 형성되는 상변화 물질층 패턴(145)(도 4d 참조)의 치수에 따라 적절한 높이로 형성된다.
본 발명의 다른 실시예에 따르면, 상부 절연 구조물(130)은 하부 절연 구조물(110) 상에 충분한 두께로 형성된 하나의 산화막을 포함한다. 예를 들면, 상부 절연 구조물(130)은 제1 전극(125)을 덮으면서 하부 절연 구조물(110) 상에 형성된 상부 층간 절연막으로 이루어진다.
본 발명의 또 다른 실시예에 따르면, 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정과 같은 평탄화 공정을 이용하여 상부 절연 구조물(130)의 상면을 평탄화시킬 수 있다.
상부 절연 구조물(130) 상에 제3 포토레지스트 패턴을 형성한 다음, 상기 제3 포토레지스트 패턴을 식각 마스크로 이용하여 상부 절연 구조물(130)을 부분적으로 식각한다. 이에 따라, 상부 절연 구조물(130)에는 제1 전극(125)을 노출시키는 개구(135)가 형성된다. 예를 들면, 개구(135)는 상부 절연 구조물(130)의 일부를 이방성 식각 공정으로 식각하여 형성된다. 개구(135)의 깊이와 폭에 따라 상변화 물질층 패턴(145)의 두께와 폭이 결정되기 때문에, 개구(135)의 치수는 요구되는 상변화 물질층 패턴(145)의 치수에 따라 변화된다.
도 4c를 참조하면, 노출된 제1 전극(125), 개구(135)의 측벽 및 상부 절연 구조물(130) 상에 핵형성층(138)을 형성한다. 핵형성층(138)은 티타늄 산화물 또는 니오븀 산화물과 같이 높은 전기 절연성을 갖는 금속 산화물을 원자층 적층 공정으로 증착하여 형성한다. 본 발명의 실시예들에 있어서, 핵형성층(138)은 약 300∼350℃ 정도의 온도 및 약 0.4∼0.8Torr 정도의 압력 하에서 형성된다.
본 발명의 일 실시예에 따르면, 핵형성층(138)은 티타늄 산화물을 원자층 적층 공정으로 노출된 제1 전극(125), 개구(135)의 측벽 및 상부 절연 구조물(130) 상에 증착하여 형성된다. 구체적으로는, 제1 전극(125) 및 상부 절연 구조물(130)이 형성된 기판(100)을 반응 챔버(도시되지 않음) 내에 로딩한 후, 기판(100) 상으로 TiCl4 또는 TTIP[titanium tetraisopropoxide; Ti(OiPr)4]를 포함하는 반응 전구체를 제공하여 제1 전극(125), 상부 절연 구조물(130) 및 개구(135)의 측벽 상에 티타늄을 포함하는 화학 흡착층을 형성한다. 상기 반응 챔버를 퍼지한 다음, 상기 화학 흡착층 상으로 오존(O3)을 포함하는 산화제를 공급하여 제1 전극(125), 상부 절연 구조물(130) 및 개구(135)의 측벽 상에 원자층 단위의 티타늄 산화막을 형성한다.
전술한 티타늄 산화막을 형성하는 원자층 적층 공정의 사이클(cycle)을 반복적으로 수행하여 제1 전극(125), 상부 절연 구조물(130) 및 개구(135)의 측벽 상에 요구되는 두께를 갖는 핵형성층(138)을 형성한다. 이에 따라, 핵형성층(138)은 우수한 스텝 커버리지 및 높은 전기 절연성을 가지면서도 균일한 두께로 형성된다.
도 5는 본 발명의 실시예들에 따른 원자층 적층 공정의 사이클 반복 회수에 따른 핵형성층들의 두께를 나타내는 그래프이다. 도 5에 있어서, "▲"은 반응 전구체 및 산화제를 각기 약 4.0초 동안 공급하고, 약 10초 동안 반응 챔버를 퍼지하여 형성된 제1 핵형성층의 두께 변화(I)를 나타낸다. 또한, "●"는 반응 전구체 및 산화제를 각기 약 2.0초 동안 공급하고, 약 10초 동안 반응 챔버를 퍼지하여 형성된 제2 핵형성층의 두께 변화(II)를 의미하며, "■"은 반응 전구체 및 산화제를 각기 약 1.0초 동안 공급하고, 약 10초 동안 반응 챔버를 퍼지하여 형성된 제3 핵형성층의 두께 변화(III)를 나타낸다. 한편, 도 5에 도시된 제1 내지 제3 핵형성층들은 각기 TTIP를 포함하는 반응 전구체들 및 오존을 포함하는 산화제들을 사용하여 약 320℃ 정도의 온도 및 약 0.61Torr 정도의 압력 하에서 형성되었다.
도 5에 도시한 바와 같이, 상기 제1 핵형성층의 두께 변화(I)가 제2 핵형성 층의 두께 변화(II) 및 제3 핵형성층의 두께 변화(III) 보다 상대적으로 크기 때문에 제1 핵형성층 보다 제2 및 제3 핵형성층들의 두께를 제어하기기 상대적으로 용이하다. 즉, 상기 제1 핵형성층의 두께를 Y라 하고, 원자층 적층 공정의 사이클 반복 회수를 X라고 할 경우, Y = 0.42X + 2.2Å의 관계식을 얻을 수 있다. 이에 비하여 상기 제2 핵형성층의 두께를 Y라 하고, 원자층 적층 공정의 사이클 반복 회수를 X라고 할 경우, Y = 0.31X + 6.9Å의 관계식을 얻을 수 있다. 또한, 상기 제3 핵형성층의 두께를 Y라 하고, 원자층 적층 공정의 사이클 반복 회수를 X라고 할 경우, Y = 0.27X + 9.0Å의 관계식을 얻을 수 있다. 따라서 TTIP를 포함하는 반응성 전구체 및 오존을 포함하는 산화제를 사용하여 티타늄 산화물로 이루어진 핵형성층을 형성할 경우, 상기 반응 전구체들 및 산화제들을 각기 약 1.0초 및 약 2.0초 동안 제공하는 것이 상기 핵형성층의 두께 제어에 보다 유리함을 알 수 있다. 그 결과, 우수한 스텝 커버리지 및 높은 전기 절연성을 갖는 핵형성층(138)을 균일하면서도 얇은 두께로 제1 전극(125), 절연 구조물(130) 및 개구(135)의 측벽 상에 연속적으로 형성할 수 있다.
도 6은 본 발명의 일 실시예에 따른 원자층 적층 공정의 사이클 반복 회수에 대한 제4 핵형성층의 두께 변화(IV)를 나타내는 그래프이다. 도 6에 있어서, 상기 핵형성층은 TiCl4를 포함하는 반응 전구체를 약 0.5초 동안 제공한 후, 1차 퍼지 단계를 약 0.5초 동안 수행하고, 이어서 오존을 포함하는 산화제를 약 1.0초 동안 제공한 다음, 2차 퍼지 단계를 약 0.5초 동안 수행하여 형성되었다.
도 6에 도시한 바와 같이, 상기 제4 핵형성층의 두께를 Y라 하고, 원자층 적층 공정의 사이클 반복 회수를 X라고 할 경우, Y = 0.9X - 31.6Å의 관계식을 얻을 수 있다. 따라서 원자층 적층 공정의 사이클 반복 회수를 약 60회 미만으로 조절할 경우에는 약 20Å 이하의 얇은 두께를 가지면서도 우수한 스텝 커버리지와 높은 전기 절연성을 갖는 핵형성층(138)을 제1 전극(125), 절연 구조물(130) 및 개구(135)의 측벽 상에 균일하게 형성할 수 있다.
다시 도 4c를 참조하면, 핵형성층(138) 상에 개구(135)를 완전히 채우면서 상변화 물질층(143)을 형성한다. 본 발명의 실시예들에 있어서, 상변화 물질층(143)은 칼코겐 화합물을 화학 기상 증착(CVD) 공정으로 증착하여 형성된다.
도 7은 본 발명의 일 실시예에 따른 상변화 물질층을 형성하는 공정을 설명하기 위한 공정 타이밍 시트이다.
도 4c 및 도 7을 참조하면, 상변화 물질층(143)을 형성하기 위하여 핵형성층(138)이 형성된 기판(100)을 반응 챔버 내에 로딩한다. 이 경우, 상기 반응 챔버는 약 250∼500℃ 정도의 온도 및 0.000001∼10Torr 정도의 압력으로 유지된다. 핵형성층(138)을 포함하는 기판(100) 상으로 게르마늄(Ge)을 포함하는 제1 소스 가스, 안티몬(Sb)을 포함하는 제2 소스 가스 및 텔루르(Te)를 포함하는 제3 소스 가스를 함께 T0에서 T1의 시간 동안 제공한다. 이와 동시에, 리간드(ligand) 분해 가스를 공급하여 핵형성층(138) 상에 게르마늄-안티몬-텔루르(GST)로 이루어진 상변화 물질층(143)을 형성한다. 예를 들면, 상변화 물질층(143)은 X+Y+Z=1 정도의 GeXSbYTeZ 조성을 가진다. 상기 제1 소스 가스는 Ge(i-Pr)(NEtMe)3 가스 또는 Ge(CH2CHCH2)4 가스를 포함하며, 상기 제2 소스 가스는 Sb(iPr)3 가스 또는 Sb(CH(CH3)2)3 가스를 포함한다. 또한, 상기 제3 소스 가스는 Te(tBu)2 가스 또는 Te(CH(CH3)3)2 가스를 포함하며, 상기 리간드 분해 가스는 아르곤(Ar) 가스, 수소(H2) 가스 및/또는 암모니아(NH3) 가스를 포함한다. 상기 리간드 분해 가스는 상기 제1 소스 가스, 제2 소스 가스 및 제3 소스 가스로부터 리간드들을 분해하여 게르마늄, 안티몬 및 텔루르 원자들을 분리하는 역할을 한다. 상기 리간드 분해 가스가 수소 가스를 포함할 경우, 상기 리간드 분해 가스는 상기 제1 내지 제3 소스 가스들로부터 리간드들을 분해하는 역할을 수행하는 동시에 탄소와 결합하여 휘발성이 강한 탄소 화합물을 형성함으로써, 상변화 물질층(143)으로부터 탄소를 제거하는 역할도 수행한다. 또한, 상기 리간드 분해 가스가 아르곤 가스를 포함할 경우, 상기 제1 내지 제3 소스 가스들로부터 리간드들을 분해하는 역할 외에도 상기 제1 내지 제3 소스 가스들을 이송하는 캐리어 가스의 기능도 수행한다. 본 발명의 일 실시예에 따르면, 상변화 물질층(143)이 열적 화학 기상 증착 공정을 이용하여 핵형성층(138)으로부터 성장되기 때문에 상변화 물질층(143)이 균일한 그레인 사이즈 및 우수한 스텝 커버리지를 가진다. 이에 따라, 좁은 폭을 갖는 개구(135)를 효과적으로 매립하면서 상변화 물질층(143)을 형성할 수 있다. 또한, 상기 제1 내지 제3 소스 가스들과 상기 리간드 분해 가스를 동시에 공급함으로써 상변화 물질 층(143)을 형성하기 위한 공정 시간을 단축시킬 수 있다.
도 8은 본 발명의 다른 실시예에 따른 상변화 물질층을 형성하는 공정을 설명하기 위한 공정 타이밍 시트이다.
도 4c 및 도 8을 참조하면, 핵형성층(138)이 형성된 기판(100)을 반응 챔버 내에 로딩시킨 후, 게르마늄을 포함하는 제1 소스 가스 및 텔루르를 포함하는 제2 소스 가스를 T1의 시간 동안 동시에 기판(100) 상으로 제공하여 핵형성층(138) 상에 게르마늄-텔루르를 포함하는 화합물층을 형성한다. 이어서, 상기 반응 챔버를 아르곤 가스 및/또는 수소 가스를 포함하는 제1 퍼지 가스로 T2의 시간 동안 퍼지한 다음, 안티몬을 포함하는 제3 소스 가스 및 텔루르을 포함하는 제2 소스 가스를 T3의 시간 동안 상기 화합물층 상으로 제공하여 핵형성층(138) 상에 상변화 물질층(143)을 형성한다. 계속하여, 상기 반응 챔버를 아르곤 가스 및/또는 수소 가스를 포함하는 제2 퍼지 가스로 T4의 시간 동안 퍼지한다. 이러한 공정 사이클을 반복적으로 수행하여 핵형성층(138) 상에 원하는 두께의 상변화 물질층(143)을 형성한다. 따라서 상변화 물질층(143) 내의 게르마늄-안티몬-텔루르의 조성을 적절하게 조절할 수 있는 동시에 균일한 그레인 사이즈 및 우수한 스텝 커버리지를 갖는 상변화 물질층(143)을 수득할 수 있다.
도 4d를 참조하면, 상부 절연 구조물(130)의 상면이 노출될 때까지 상변화 물질층(143) 및 핵형성층(138)을 부분적으로 제거하여 개구(135)를 채우면서 제1 전극(125) 상에 순차적으로 핵형성층 패턴(140) 및 상변화 물질층 패턴(145)을 형성한다. 예를 들면, 상변화 물질층 패턴(145) 및 핵형성층 패턴(140)은 화학 기계 적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 형성된다.
상변화 물질층 패턴(145), 핵형성층 패턴(140) 및 상부 절연 구조물(130) 상에 제3 도전막을 형성한다. 상기 제3 도전막은 불순물이 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물을 사용하여 형성된다. 예를 들면, 상기 제3 도전막은 텅스텐, 알루미늄, 구리, 탄탈륨, 티타늄, 몰리브덴, 텅스텐 질화물, 알루미늄 질화물, 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물, 니오븀 질화물, 티타늄 실리콘 질화물, 티타늄 알루미늄 질화물, 티타늄 보론 질화물, 지르코늄 실리콘 질화물, 텅스텐 실리콘 질화물, 텅스텐 보론 질화물, 지르코늄 알루미늄 질화물, 몰리브덴 실리콘 질화물, 몰리브덴 알루미늄 질화물, 탄탈륨 실리콘 질화물 또는 탄탈륨 알루미늄 질화물을 사용하여 형성된다. 또한, 상기 제3 도전막은 스퍼터링 공정, 화학 기상 증착 공정, 저압 화학 기상 증착 공정, 원자층 적층 공정, 전자 빔 증착 공정 또는 펄스 레이저 증착 공정을 이용하여 형성된다.
상기 제3 도전막 상에 제4 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제3 도전막을 패터닝함으로써, 상변화 물질층 패턴(145), 핵형성층 패턴(140) 및 상부 절연 구조물(130) 상에 제2 전극(150)을 형성하여 상변화 메모리 유닛을 완성한다. 상기 제4 포토레지스트 패턴은 애싱 공정 및/또는 스트리핑 공정을 통하여 제2 전극(150)으로부터 제거된다.
도 9는 본 발명의 일 실시예에 따른 상변화 메모리 유닛의 단면 전자 현미경 사진이다. 도 9에 있어서, 상기 상변화 메모리 유닛은, 텅스텐을 포함하는 제1 전극, 티타늄 산화물을 포함하는 핵형성층, GST를 포함하는 상변화 물질층 패턴 및 티타늄 질화물을 포함하는 제2 전극을 구비한다.
도 9에 도시한 바와 같이, 약 50㎚ 정도의 폭과 약 3,000Å 정도의 깊이를 갖는 개구 내에 상기 핵형성층을 먼저 형성하고, 상기 핵형성층 상에 상변화 물질층을 형성할 경우에는 상변화 물질층이 상기 개구를 완전하게 매립하는 것을 확인할 수 있다.
도 10은 본 발명의 일 실시예에 따른 상변화 메모리 유닛의 리셋 전류에 대한 저항의 변화를 나타내는 그래프이며, 도 11은 종래의 상변화 메모리 장치의 리셋 전류에 대한 저항의 변화를 나타내는 그래프이다.
도 11에 도시한 바와 같이, 금속 전극 상에 직접 형성된 상변화 물질층을 포함하는 종래의 상변화 메모리 장치의 경우, 전극으로부터 리셋 전류가 인가되어도 상변화 물질층의 저항의 변화가 매우 작게 나타나기 때문에 상기 상변화 물질층 내에 상변화가 제대로 일어나지 않음을 알 수 있다. 이에 비하여, 도 10에 도시한 반와 같이, 금속 전극 상에 형성된 핵형성층과 상변화 물질층을 구비하는 본 발명에 따른 상변화 메모리 장치에 있어서, 리셋 전류의 인가에 따라 상변화 물질층의 저항의 변화가 크게 나타나므로 상변화 물질층 내에 요구되는 수준의 상전이가 일어남을 확인할 수 있다.
실험예 1
화학 기상 증착 장치의 반응 챔버 내로 기판을 로딩시킨 후, 상기 반응 챔버 내의 온도 및 압력을 각기 약 350℃ 정도 및 약 5Torr 정도로 유지하였다. 게르마늄을 포함하는 제1 소스 가스, 안티몬을 포함하는 제2 소스 가스 및 텔루르를 포함하는 제3 소스 가스를 함께 상기 기판 상으로 제공하였다. 여기서, 상기 제1 소스 가스로는 Ge(CH2CHCH2)4 가스를 사용하였고, 상기 제2 소스 가스로는 Sb(CH(CH3)2)3 가스를 사용하였으며, 상기 제3 소스 가스로는 Te(CH(CH3)3)2 가스를 사용하였다. 또한, 리간드 분해 가스로는 수소 가스 및 아르곤 가스를 함께 사용하였다. 상기 제1 내지 제3 소스 가스를 아르곤 가스에 의해 상기 반응 챔버 내로 동시에 공급하여 상기 기판 상에 GST를 포함하는 상변화 물질층을 형성하였다.
도 12는 실험예 1에 따른 수소 가스의 유량에 대한 상변화 물질층의 조성을 나타내는 그래프이다. 도 12에 있어서, 상기 상변화 물질층의 조성은 엑스레이 형광법(X-ray fluorescence)을 이용하여 분석되었다.
도 12에 도시한 바와 같이, 수소 가스의 유량이 0sccm으로부터 500sccm으로 증가됨에 따라 상변화 물질층 내의 게르마늄의 함량(x)은 약 16%로부터 약 20%로 증가하였으며, 안티몬의 함량(y)은 약 27%로부터 약 25%로 감소하였다. 또한, 상기 상변화 물질층 내의 텔루르의 함량(z)은 약 57%로부터 약 55%로 감소하였다. 이에 따라, 리간드 분해 가스인 상기 수소 가스의 유량을 제어하여 상변화 물질층을 구성하는 성분 원소들의 함량을 변화시킬 수 있다.
실험예 2
반응 챔버 내에 기판을 로딩시킨 후, 상기 반응 챔버를 약 350℃ 정도의 온도로 유지하였다. 리간드 분해 가스로 아르곤 가스를 사용하였고, 게르마늄 소스 가스로 Ge(CH2CHCH2)4 가스를 사용하였다. 또한, 안티몬 소스 가스로 Sb(CH(CH3)2)3 가스를 사용하였고, 텔루르 소스 가스로 Te(CH(CH3)3)2 가스를 사용하여 상기 기판 상에 GST를 함유하는 상변화 물질층을 형성하였다.
도 13은 실험예 2에 따른 반응 챔버의 압력에 대한 상변화 물질층의 조성을 나타내는 그래프이다.
도 13에 도시한 바와 같이, 반응 챔버 내의 압력이 약 2Torr로부터 약 4Torr로 증가함에 따라 상변화 물질층 내의 게르마늄의 함량(x)은 약 23%로부터 약 14&로 감소하였고, 안티몬의 함량(y)은 23%로부터 약 28%로 증가하였으며, 텔루르의 함량(z)은 약 54%로부터 약 58%로 증가하였다. 따라서 상기 반응 챔버 내의 공정 압력의 제어에 따라 상변화 물질층 내의 성분 원소들의 함량을 변화시킬 수 있다.
실험예 3
화학 기상 증착 장치의 반응 챔버 내에 기판을 로딩한 다음, 상기 반응 챔버를 약 350℃ 정도의 온도 및 약 5Torr 정도의 압력으로 유지하였다. 수소 가스 및 아르곤 가스를 포함하는 리간드 가스를 사용하였고, 안티몬 소스 가스로 Sb(CH(CH3)2)3 가스를 사용하였으며, 텔루르 소스 가스로 Te(CH(CH3)3)2 가스를 사용 하였다. 게르마늄 소스 가스로 Ge(CH2CHCH2)4 가스를 사용하여 상기 기판 상에 GST를 포함하는 상변화 물질층을 형성하였다.
도 14는 실험예 3에 따른 아르곤 가스의 유량에 대한 상변화 물질층의 조성을 나타내는 그래프이다. 도 14에 있어서, 아르곤 가스의 유량의 증가에 따라 게르마늄 소스 가스의 양도 증가시켰다.
도 14에 도시한 바와 같이, 상기 아르곤 가스의 유량이 약 150sccm으로부터 약 300sccm으로 증가됨에 따라 상기 상변화 물질층 내의 게르마늄의 함량(x)은 약 16%로부터 약 19%로 증가하였으며, 안티몬의 함량(y)은 약 27%로부터 약 24%로 감소하였다. 그러나 상변화 물질층 내의 텔루르의 함량(z)은 약 57%로 거의 변화가 없었다. 즉, 캐리어 가스인 상기 아르곤 가스의 유량의 조절에 따라, 상변화 물질층을 구성하는 성분 원소들의 함량을 변화시킬 수 있다.
전술한 실험예 1 내지 실험예 3을 통하여, 반응 챔버의 압력, 리간드 분해 가스 및/또는 소스 가스의 유량을 제어함에 따라 상변화 물질층을 구성하는 성분들의 함량을 적절하게 조절할 수 있음을 알 수 있다.
도 15는 본 발명의 실시예들에 따른 상변화 메모리 유닛의 단면도를 도시한 것이다.
도 15를 참조하면, 상기 상변화 메모리 유닛은, 기판(200) 상에 형성된 다이오드(225), 다이오드(225) 상에 형성된 핵형성층 패턴(230), 핵형성층 패턴(230) 상에 형성된 상변화 물질층 패턴(235), 그리고 상변화 물질층 패턴(235) 상에 형성 된 전극(240)을 구비한다.
기판(200)은 반도체 기판 또는 금속 산화물 단결정 기판을 포함하며, 기판(200)의 소정 부분에는 콘택 영역, 도전막 패턴, 절연막 패턴, 패드, 스페이서, 게이트 구조물 및/또는 트랜지스터를 포함하는 하부 구조물(205)이 형성된다.
하부 절연 구조물(210)은 하부 구조물(205)을 덮도록 기판(200) 상에 형성된다. 하부 절연 구조물(210)은 적어도 하나의 하부 산화막, 적어도 하나의 하부 질화막 및/또는 적어도 하나의 하부 산질화막을 포함한다. 본 발명의 다른 실시예에 따르면, 하부 구조물(205)과 다이오드(225) 사이에 하부 구조물(205)에 접촉되는 패드(도시되지 않음)가 형성될 수 있다.
하부 절연 구조물(210) 상에는 상부 절연 구조물(215)이 형성된다, 상부 절연 구조물(215)은 적어도 하나의 상부 산화막, 적어도 하나의 상부 질화막 및/또는 적어도 하나의 상부 산질화막을 포함한다. 하부 절연 구조물(210)과 상부 절연 구조물(215)은 함께 다이오드(225)를 형성하기 위한 몰드의 역할을 수행한다. 또한, 상부 절연 구조물(215)은 핵형성층 패턴(230) 및 상변화 물질층 패턴(235)을 형성하기 위한 몰드의 기능과 다이오드(225)를 전극(240)으로부터 전기적으로 절연시키는 절연막의 역할도 추가적으로 수행한다.
상부 절연 구조물(215) 및 하부 절연 구조물(210)을 관통하여 하부 구조물(205)을 노출시키는 개구(220)가 형성되며, 다이오드(225)는 개구(220)를 부분적으로 채우면서 하부 구조물(205) 상에 형성된다. 본 발명의 실시예들에 있어서, 다이오드(225)는 선택적 에피택시얼 성장(SEG) 공정으로 형성된 폴리실리콘으로 이루 어진다. 본 발명의 일 실시예에 있어서, 다이오드(225)는 하부 절연 구조물(215)의 두께 보다 실질적으로 두꺼운 높이로 형성된다. 예를 들면, 다이오드(225)는 개구(220)의 깊이의 약 1/3∼3/4 정도의 높이를 가진다. 본 발명의 다른 실시예에 따르면, 다이오드(225)는 하부 절연 구조물(210)과 실질적으로 동일한 두께로 형성된다. 본 발명의 또 다른 실시예에 따르면, 다이오드(225)는 하부 구조물(205)에 접촉되는 패드 상에 형성될 수 있다. 이 때, 상기 패드 및 다이오드(225)에 의해 개구(220)가 부분적으로 매립된다. 예를 들면, 상기 패드 및 다이오드(225)의 두께의 합은 개구(220)의 깊이의 약 1/3∼3/4 정도가 된다.
핵형성층 패턴(230)은 다이오드(225) 및 개구(220)의 측벽 상에 형성된다. 핵형성층 패턴(230)은 상술한 바와 같이 원자층 적층 공정으로 형성된 티타늄 산화물 또는 니오븀 산화물과 같은 금속 산화물로 구성된다.
상변화 물질층 패턴(235)은 개구(220)를 완전히 채우면서 핵형성층 패턴(230) 상에 형성된다. 상변화 물질층 패턴(235)은 상술한 화학 기상 증착 공정으로 형성된 GST와 같은 칼코겐 화합물로 이루어진다.
전극(240)은 상부 절연 구조물(215), 상변화 물질층 패턴(235) 및 핵형성층 패턴(230) 상에는 위치한다. 전극(240)은 불순물이 도핑된 폴리실리콘, 금속 또는 금속 질화물로 이루어진다. 예를 들면, 전극(240)은 텅스텐 질화물, 알루미늄 질화물, 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물, 니오븀 질화물, 티타늄 실리콘 질화물, 티타늄 알루미늄 질화물, 티타늄 보론 질화물, 지르코늄 실리콘 질화물, 텅스텐 실리콘 질화물, 텅스텐 보론 질화물, 지르코늄 알루미늄 질화물, 몰리 브덴 실리콘 질화물, 몰리브덴 알루미늄 질화물, 탄탈륨 실리콘 질화물, 탄탈륨 알루미늄 질화물, 텅스텐, 알루미늄, 구리, 탄탈륨, 티타늄 또는 몰리브덴으로 구성된다.
도 16a 내지 도 16c는 도 15에 도시한 상변화 메모리 유닛의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 16a를 참조하면, 반도체 기판 또는 금속 산화물 단결정 기판을 포함하는 기판(200) 상에 하부 구조물(205)을 형성한다. 하부 구조물(205)은 콘택 영역, 패드, 도전막 패턴, 절연막 패턴, 스페이서, 게이트 구조물 및/또는 트랜지스터를 구비한다.
하부 구조물(205)이 형성된 기판(200) 상에 하부 절연 구조물(210)을 형성한다. 하부 절연 구조물(210)은 적어도 하나의 하부 산화막, 적어도 하나의 하부 질화막 및/또는 적어도 하나의 하부 산질화막을 포함한다. 상기 하부 산화막 및 상기 하부 질화막은 각기 실리콘 산화물 및 실리콘 질화물로 이루어진다. 또한, 상기 하부 산질화막은 실리콘 산질화물 또는 티타늄 산질화물로 구성된다. 본 발명의 다른 실시예에 따르면, 하부 절연 구조물(210)은 실리콘 산화물로 구성된 하나의 하부 층간 절연막으로 이루어진다.
하부 절연 구조물(210) 상에 상부 절연 구조물(215)을 형성한다. 전술한 바와 같이, 상부 절연 구조물(215)은 적어도 하나의 상부 산화막, 적어도 하나의 상부 질화막 및/또는 적어도 하나의 상부 산질화막을 포함한다. 상기 상부 산화막 및 상기 상부 질화막은 각기 실리콘 산화물 및 실리콘 질화물로 이루어지며, 상기 상 부 산질화막은 실리콘 산질화물 또는 티타늄 산질화물로 이루어진다.
상부 절연 구조물(215) 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상부 절연 구조물(215)과 하부 절연 구조물(210)을 부분적으로 식각한다. 이에 따라, 하부 구조물(205)을 노출시키는 개구(220)가 형성된다. 예를 들면, 개구(220)는 이방성 식각 공정으로 형성된다. 상기 제1 포토레지스트 패턴은 개구(220)의 형성 후에 애싱 공정 및/또는 스트리핑 공정을 이용하여 상부 절연 구조물(215)로부터 제거된다.
도 16b를 참조하면, 개구(220)를 부분적으로 채우면서 하부 절연 구조물(205) 상에 다이오드(225)를 형성한다. 다이오드(225)는 하부 구조물(205)을 시드로 이용하는 선택적 에피택시얼 공정을 통해 형성되는 폴리실리콘으로 이루어진다. 다이오드(205)는 하부 구조물(205)로부터 상변화 물질층 패턴(235)(도 16c 참조)으로 전류를 인가한다.
다이오드(225), 개구(220)의 측벽 및 상부 절연 구조물(215) 상에 핵형성층(228)을 형성한다. 상술한 바와 같이, 핵형성층(228)은 원자층 적층 공정을 통해 형성된 티타늄 산화물 또는 니오늄 산화물과 같은 금속 산화물을 포함한다.
핵형성층(228) 상에 개구(220)를 완전히 채우는 상변화 물질층(233)을 형성한다. 상변화 물질층(233)은 화학 기상 증착 공정을 이용하여 핵형성층(228)으로부터 성장된 칼코겐 화합물로 구성된다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 상부 절연 구조물(215)이 노출될 때까지 상변화 물질 층(233) 과 핵형성층(228)을 부분적으로 제거한다. 이에 따라, 다이오드(225) 및 개구(220)의 측벽 상에 핵형성층 패턴(230)이 형성되는 동시에 개구(220)를 채우는 상변화 물질층 패턴(235)이 형성된다.
상변화 물질층 패턴(235), 핵형성층 패턴(230) 및 상부 절연 구조물(215) 상에 도전막을 형성한 후, 상기 도전막 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한다. 상기 도전막은 불순물이 도핑된 폴리실리콘, 텅스텐, 알루미늄, 구리, 탄탈륨, 티타늄, 몰리브덴, 텅스텐 질화물, 알루미늄 질화물, 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물, 니오븀 질화물, 티타늄 실리콘 질화물, 티타늄 알루미늄 질화물, 티타늄 보론 질화물, 지르코늄 실리콘 질화물, 텅스텐 실리콘 질화물, 텅스텐 보론 질화물, 지르코늄 알루미늄 질화물, 몰리브덴 실리콘 질화물, 몰리브덴 알루미늄 질화물, 탄탈륨 실리콘 질화물 또는 탄탈륨 알루미늄 질화물을 사용하여 형성된다. 또한, 상기 도전막은 화학 기상 증착 공정, 저압 화학 기상 증착 공정, 스퍼터링 공정, 원자층 적층 공정, 전자 빔 증착 공정 또는 펄스 레이저 증착 공정을 이용하여 형성된다.
상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 상기 도전막을 패터닝함으로써 상변화 물질층 패턴(235), 핵형성층 패턴(230) 및 상부 절연 구조물(215) 상에 전극(240)을 형성한다. 상기 제2 포토레지스트 패턴을 애싱 공정 및/또는 스트리핑 공정으로 제거하여, 기판(200) 상에 다이오드(225), 핵형성층 패턴(230), 상변화 물질층 패턴(235) 및 전극(240)을 포함하는 상변화 메모리 유닛을 형성한다.
상변화 메모리 장치 및 그 제조 방법
도 17은 본 발명의 실시예들에 따른 상변화 메모리 장치의 단면도를 도시한 것이다.
도 17을 참조하면, 상기 상변화 메모리 장치는, 게이트 구조물(330), 제1 및 제2 패드(360, 365), 제1 내지 제3 층간 절연막(345, 380, 415), 제1 및 제2 절연막(385, 390)을 포함하는 절연 구조물, 제1 및 제2 전극(370, 410), 하부 배선(375), 핵형성층 패턴(400), 상변화 물질층 패턴(405), 상부 패드(425), 그리고 상부 배선(430)을 구비한다.
게이트 구조물(330)은 실리콘 웨이퍼 또는 SOI 기판과 같은 반도체 기판(300) 상에 형성된다. 반도체 기판(300)은 소자 분리막(305)에 의해 액티브 영역 및 필드 영역으로 구분되며, 게이트 구조물(330)은 상기 액티브 영역 상에 위치한다. 소자 분리막(305)은 실리콘 산화물로 이루어진다.
게이트 구조물(330)은 상기 액티브 영역 상에 순차적으로 형성된 게이트 절연막 패턴(310), 게이트 전극(315), 게이트 마스크(320) 및 게이트 스페이서(325)를 구비한다.
게이트 절연막 패턴(310)은 실리콘 산화물 또는 금속 산화물로 구성되며, 게이트 전극(315)은 도핑된 폴리실리콘, 금속 및/또는 금속 실리사이드로 이루어진다. 또한, 게이트 마스크(320) 및 게이트 스페이서(325)는 각기 실리콘 질화물 또는 실리콘 산질화물로 이루어진다.
게이트 구조물들(330) 사이의 상기 액티브 영역에는 불순물이 도핑된 제1 및 제2 콘택 영역(335, 340)이 형성된다. 예를 들면, 제1 및 제2 콘택 영역(335, 340)은 각기 소스/드레인 영역들에 해당된다.
제1 층간 절연막(345)은 게이트 구조물(330)을 덮으면서 반도체 기판(300) 상에 형성된다. 제1 층간 절연막(345)은 USG, SOG, FOX, BPSG, PSG, TEOS, PE-TEOS 또는 HDP-CVD 산화물과 같은 실리콘 산화물을 포함한다. 본 발명의 일 실시예에 따르면, 제1 층간 절연막(345)은 평탄화 공정을 통하여 평탄한 상면을 가질 수 있다.
제1 층간 절연막(345)에는 제1 및 제2 콘택 영역(335, 340)을 각기 노출시키는 제1 및 제2 콘택 홀(350, 355)이 형성된다. 제1 및 제2 패드(360, 365)는 각기 제1 및 제2 콘택 홀(350, 355)을 채우면서 제1 및 제2 콘택 영역(335, 340) 상에 형성된다. 제1 및 제2 패드(360, 365)는 각기 금속, 금속 질화물 또는 도핑된 폴리실리콘으로 구성된다. 예를 들면, 제1 및 제2 패드(360, 365)는 각기 텅스텐, 알루미늄, 티타늄, 구리, 탄탈륨, 텅스텐 질화물, 티타늄 질화물, 알루미늄 질화물, 티타늄 알루미늄 질화물 또는 탄탈륨 질화물을 포함한다.
제1 패드(360) 및 제1 층간 절연막(345) 상에는 제1 전극(370)이 위치하며, 하부 배선(375)은 제2 패드(365) 및 제1 층간 절연막(345) 상에 형성된다. 하부 배선(375)은 비트 라인 등을 포함한다. 제1 전극(370)과 하부 배선(375)은 실질적으로 동일한 물질로 이루어진다. 제1 전극(370) 및 하부 배선(375)은 각기 금속, 금속 질화물 또는 도핑된 폴리실리콘으로 구성된다. 예를 들면, 제1 전극(370)과 하부 배선(375)은 각기 텅스텐, 알루미늄, 구리, 탄탈륨, 티타늄, 몰리브덴, 텅스텐 질화물, 알루미늄 질화물, 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물, 니오븀 질화물, 티타늄 실리콘 질화물, 티타늄 알루미늄 질화물, 티타늄 보론 질화물, 지르코늄 실리콘 질화물, 텅스텐 실리콘 질화물, 텅스텐 보론 질화물, 지르코늄 알루미늄 질화물, 몰리브덴 실리콘 질화물, 몰리브덴 알루미늄 질화물, 탄탈륨 실리콘 질화물 또는 탄탈륨 알루미늄 질화물로 이루어진다.
제2 층간 절연막(380)은 제1 전극(370)과 하부 배선(375)을 매립하면서 제1 층간 절연막(345) 상에 형성된다. 제2 층간 절연막(380)은 USG, SOG, FOX, BPSG, PSG, TEOS, PE-TEOS 또는 HDP-CVD 산화물과 같은 실리콘 산화물로 이루어진다. 제1 전극(370) 및 하부 배선(375)의 상면은 각기 제2 층간 절연막(380)을 통해 노출된다.
상기 절연 구조물은 제2 층간 절연막(380), 제1 전극(370) 및 하부 배선(375) 상에 위치한다. 상기 절연 구조물은 제1 절연막(385) 및 제2 절연막(390)을 포함한다. 제1 절연막(385)은 제1 및 제2 층간 절연막(345, 380)에 대해 식각 선택비를 갖는 물질을 포함하며, 제2 절연막(390)은 제1 및 제2 층간 절연막(345, 380)과 동일하거나 유사한 산화물을 포함한다. 예를 들면, 제1 절연막(385)은 질화물 또는 산질화물로 구성되며, 제2 절연막(390)은 산화물로 이루어진다.
제2 절연막(390) 및 제1 절연막(385)을 관통하여 제1 전극(370)을 노출시키는 개구(395)가 형성되며, 핵형성층 패턴(400)은 노출된 제1 전극(370) 및 개구(395)의 측벽 상에 위치한다. 핵형성층 패턴(400)은 원자층 적층 공정을 통해 형성된 금속 산화물을 포함한다. 예를 들면, 핵형성층 패턴(400)은 티타늄 산화물 또 는 니오븀 산화물과 같이 높은 전기 절연성 및 우수한 스텝 커버리지를 갖는 금속 산화물을 포함한다.
상변화 물질층 패턴(405)은 개구(395)를 완전히 채우면서 핵형성층 패턴(400) 상에 형성된다. 상변화 물질층 패턴(405)은 화학 기상 증착 공정을 이용하여 형성된 칼코겐 화합물을 포함한다.
제2 전극(410)은 상변화 물질층 패턴(405) 및 제2 절연막(390) 상에 위치한다. 제2 전극(410)은 불순물이 도핑된 폴리실리콘, 금속 또는 금속 질화물을 포함한다. 예를 들면, 제2 전극(410)은 텅스텐, 알루미늄, 구리, 탄탈륨, 티타늄, 몰리브덴, 텅스텐 질화물, 알루미늄 질화물, 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물, 니오븀 질화물, 티타늄 실리콘 질화물, 티타늄 알루미늄 질화물, 티타늄 보론 질화물, 지르코늄 실리콘 질화물, 텅스텐 실리콘 질화물, 텅스텐 보론 질화물, 지르코늄 알루미늄 질화물, 몰리브덴 실리콘 질화물, 몰리브덴 알루미늄 질화물, 탄탈륨 실리콘 질화물 또는 탄탈륨 알루미늄 질화물로 구성된다.
제3 층간 절연막(415)은 제2 전극(410)을 덮으면서 상기 절연 구조물 상에 형성된다. 제3 층간 절연막(415)은 USG, SOG, FOX, BPSG, PSG, TEOS, PE-TEOS 또는 HDP-CVD 산화물 등의 실리콘 산화물로 이루어진다.
제3 층간 절연막(415)을 부분적으로 관통하여 제2 전극(410)을 노출시키는 상부 콘택 홀(420)이 형성되며, 상부 패드(425)는 상부 콘택 홀(420)을 채우면서 제2 전극(410) 상에 형성된다.
상부 배선(430)은 상부 패드(425) 및 제3 층간 절연막(415) 상에 위치한다. 상부 배선(430)은 금속 또는 금속 질화물을 포함한다. 예를 들면, 상부 배선(430)은 알루미늄, 텅스텐, 구리, 티타늄, 탄탈륨, 알루미늄 질화물, 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등으로 이루어진다. 상부 배선(430)은 상부 패드(425)를 통해 제2 전극(410)에 전기적으로 연결된다.
본 발명의 다른 실시예에 따르면, 상부 패드(425)와 상부 배선(430)은 일체로 형성될 수 있다. 즉, 상부 배선(430)의 하부가 상부 패드(425)에 해당될 수 있다.
전술한 바와 같이, 높은 전기 절연성을 갖는 금속 산화물로 이루어진 핵형성층 패턴(400)을 이용하여 상변화 물질층 패턴(405)을 형성하기 때문에 상변화 물질층 패턴(405)의 상변화 시에 리셋 전류의 밀림 현상을 방지할 수 있으며, 제1 전극(370)과 제2 전극(410) 사이의 전기적인 단락을 방지할 수 있다. 또한, 핵형성층 패턴(400)으로부터 상변화 물질층 패턴(405)을 성장시키기 때문에 상변화 물질층(405)이 균일한 그레인 사이즈를 가지면서 개구(395)를 완전히 매립할 수 있다.
도 18a 내지 도 18h는 도 17에 도시한 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 18a를 참조하면, 반도체 기판(300)에 소자 분리막(305)을 형성하여 반도체 기판(300)을 액티브 영역 및 필드 영역으로 구분한다. 소자 분리막(305)은 쉘로우 트렌치 소자 분리(STI) 공정 또는 열 산화(thermal oxidation) 공정과 같은 소자 분리 공정을 이용하여 형성된다. 예를 들면, 소자 분리막(305)은 실리콘 산화물을 사용하여 형성된다.
반도체 기판(300)의 상기 액티브 영역 상에 게이트 절연막, 게이트 도전막 및 게이트 마스크층을 차례로 형성한다. 상기 게이트 절연막은 산화물 또는 높은 유전 상수를 갖는 금속 산화물을 사용하여 형성된다. 예를 들면, 상기 게이트 절연막은 실리콘 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물, 탄탈륨 산화물 또는 알루미늄 산화물을 사용하여 형성된다. 상기 게이트 절연막은 열산화 공정, 화학 기상 증착 공정, 스퍼터링 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 적층 공정 또는 고밀도 플라즈마 화학 기상 증착 공정을 이용하여 형성된다. 상기 게이트 도전막은 도핑된 폴리실리콘, 금속 또는 금속 실리사이드를 사용하여 형성된다. 예를 들면, 상기 게이트 도전막은 텅스텐, 알루미늄, 티타늄, 탄탈륨, 텅스텐 실리사이드, 티타늄 실리사이드 또는 코발트 실리사이드를 사용하여 형성된다. 상기 게이트 도전막은 화학 기상 증착 공정, 스퍼터링 공정, 플라즈마 증대 화학 기상 증착 공정 또는 원자층 적층 공정을 이용하여 형성된다. 상기 게이트 마스크층은 상기 게이트 도전막 및 상기 게이트 절연막에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 상기 게이트 마스크층은 실리콘 질화물, 실리콘 산질화물 또는 티타늄 산질화물을 사용하여 형성된다. 상기 게이트 마스크층은 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 스퍼터링 공정 또는 원자층 적층 공정을 이용하여 형성된다.
상기 게이트 마스크층, 상기 게이트 도전막 및 상기 게이트 절연막을 패터닝하여 반도체 기판(300) 상에 순차적으로 게이트 절연막 패턴(310), 게이트 전극(315) 및 게이트 마스크(320)를 형성한다.
게이트 마스크(320)를 덮으면서 반도체 기판(300) 상에 질화막을 형성한 후, 상기 질화막을 이방성 식각 공정으로 식각하여 게이트 절연막 패턴(310), 게이트 전극(315) 및 게이트 마스크(320)의 측벽들 상에 게이트 스페이서(325)를 형성한다. 이에 따라, 반도체 기판(300)의 액티브 영역 상에는 게이트 절연막 패턴(310), 게이트 전극(315), 게이트 마스크(320) 및 게이트 스페이서(325)를 구비하는 게이트 구조물(330)이 형성된다. 예를 들면, 게이트 스페이서(325)는 실리콘 질화물을 사용하여 형성된다.
게이트 구조물(330)들을 이온 주입 마스크로 이용하는 이온 주입 공정을 통하여 게이트 구조물(330)들 사이로 노출되는 반도체 기판(300)에 제1 및 제2 콘택 영역(335, 340)을 형성한다. 이에 따라, 반도체 기판(300) 상에는 게이트 구조물(330)들과 제1 및 제2 콘택 영역(335, 340)을 포함하는 트랜지스터들이 형성된다. 예를 들면, 제1 및 제2 콘택 영역(335, 340)은 각기 상기 트랜지스터의 소스/드레인 영역들에 해당된다.
도 18b를 참조하면, 게이트 구조물(330)들을 덮으면서 반도체 기판(300) 상에 제1 층간 절연막(345)을 형성한다. 제1 층간 절연막(345)은 실리콘 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 적층 공정 또는 고밀도 플라즈마 화학 기상 증착 공정으로 증착하여 형성된다.
제1 층간 절연막(345) 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제1 포토레지스트 패턴을 이용하여 제1 층간 절연막(345)을 부분적으로 식각한다. 따라서 제1 층간 절연막(345)에는 제1 및 제2 콘택 영역(335, 340)을 각 기 노출시키는 제1 및 제2 콘택 홀(350, 355)이 형성된다. 이 경우, 제1 콘택 홀(350)은 제1 콘택 영역(335)을 노출시키며, 제2 콘택 홀(355)은 제2 콘택 영역(340)을 노출시킨다.
제1 및 제2 콘택 홀(350, 355)을 채우면서 제1 층간 절연막(345) 상에 불순물로 도핑된 폴리실리콘, 금속 또는 금속 질화물을 사용하여 제1 도전막을 형성한다. 상기 제1 도전막은 스퍼터링 공정, 화학 기상 증착 공정, 저압 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 적층 공정, 전자 빔 증착 공정 또는 펄스 레이저 증착 공정을 이용하여 형성된다. 예를 들면, 상기 제1 도전막은 텅스텐, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 알루미늄, 티타늄 알루미늄 질화물, 텅스텐 질화물, 탄탈륨 질화물 또는 알루미늄 질화물을 사용하여 형성된다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다.
화학 기계적 연마 공정 및/또는 에치 백 공정을 이용하여 제1 층간 절연막(345)이 노출될 때까지 상기 제1 도전막을 부분적으로 제거한다. 이에 따라, 제1 및 제2 콘택 홀(350, 355)에 각기 매립되는 제1 및 제2 패드(360, 365)가 형성된다. 제1 패드(360)는 제1 콘택 영역(335)에 접촉되며, 제2 패드(365)는 제2 콘택 영역(340) 상에 위치한다.
도 18c를 참조하면, 제1 패드(360), 제2 패드(365) 및 제1 층간 절연막(345) 상에 제2 도전막을 형성한다. 상기 제2 도전막은 도핑된 폴리실리콘, 금속 또는 금속 질화물을 화학 기상 증착 공정, 저압 화학 기상 증착 공정, 스퍼터링 공정, 원자층 적층 공정, 전자 빔 증착 공정 또는 펄스 레이저 증착 공정으로 증착하여 형 성된다. 예를 들면, 상기 제2 도전막은 텅스텐, 알루미늄, 구리, 탄탈륨, 티타늄, 몰리브덴, 텅스텐 질화물, 알루미늄 질화물, 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물, 니오븀 질화물, 티타늄 실리콘 질화물, 티타늄 알루미늄 질화물, 티타늄 보론 질화물, 지르코늄 실리콘 질화물, 텅스텐 실리콘 질화물, 텅스텐 보론 질화물, 지르코늄 알루미늄 질화물, 몰리브덴 실리콘 질화물, 몰리브덴 알루미늄 질화물, 탄탈륨 실리콘 질화물 또는 탄탈륨 알루미늄 질화물을 사용하여 형성된다.
상기 제2 도전막 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 도전막을 패터닝함으로써, 제1 전극(370)과 하부 배선(375)을 동시에 형성한다. 제1 전극(370)은 제1 패드(360) 상에 위치하며, 하부 배선(375)은 제2 패드(365) 상에 배치된다. 따라서 제1 전극(370)은 제1 패드(360)를 통해 제1 콘택 영역(335)에 전기적으로 연결되며, 하부 배선(375)은 제2 패드(365)를 통해 제2 콘택 영역(340)에 전기적으로 연결된다.
제1 전극(370) 및 하부 배선(375)을 덮으면서 제1 층간 절연막(345) 상에 에비 제2 층간 절연막을 형성한다. 예비 제2 층간 절연막은 BPSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS 또는 HDP-CVD 산화물과 같은 실리콘 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정 또는 고밀도 플라즈마 화학 기상 증착 공정으로 증착하여 형성된다.
제1 전극(370)과 하부 배선(375)이 노출될 때까지 에치 백 공정 및/또는 화학 기계적 연마 공정을 이용하여 상기 예비 제2 층간 절연막을 부분적으로 제거한 다. 이에 따라, 제1 전극(370)과 하부 배선(375)을 매립시키는 제2 층간 절연막(380)이 형성되며, 제1 전극(370)의 상면과 하부 배선(375)의 상면은 제2 층간 절연막(380)을 통해 노출된다.
도 18d를 참조하면, 제1 전극(370), 하부 배선(375) 및 제2 층간 절연막(380) 상에 제1 절연막(385) 및 제2 절연막(390)을 순차적으로 형성하여 절연 구조물을 형성한다. 제1 절연막(385)은 실리콘 질화물 또는 실리콘 산질화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정 또는 고밀도 플라즈마 화학 기상 증착 공정으로 증착하여 형성된다. 제2 절연막(390)은 실리콘 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정 또는 고밀도 플라즈마 화학 기상 증착 공정으로 증착하여 형성된다.
제2 절연막(390) 상에 제3 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제3 포토레지스트 패턴을 이용하여 제2 절연막(390)과 제1 절연막(385)을 부분적으로 식각한다. 따라서 상기 절연 구조물에는 제1 전극(370)을 노출시키는 개구(395)가 형성된다. 개구(395)를 형성한 후, 애싱 공정 및/또는 스트리핑 공정을 이용하여 상기 제3 포토레지스트 패턴을 제거한다.
도 18e를 참조하면, 노출된 제1 전극(370), 개구(395)의 측벽 및 제2 절연막(390) 상에 금속 산화물을 사용하여 핵형성층(398)을 형성한다. 핵형성층(398)은 도 4c를 참조하여 설명한 공정과 실질적으로 동일한 공정을 통하여 형성된다.
핵형성층(398) 상에 개구(395)를 완전히 채우면서 칼코겐 화합물을 사용하여 상변화 물질층(403)을 형성한다. 상술한 바와 같이, 상변화 물질층(403)은 도 4c를 참조하여 설명한 공정과 실질적으로 동일한 공정으로 형성된다.
도 18f를 참조하면, 상변화 물질층(403) 및 핵형성층(398)을 화학 기계적 연마 공정 및/또는 에치 백 공정을 이용하여 부분적으로 제거함으로써, 제1 전극(370) 및 개구(395)의 측벽 상에 핵형성층 패턴(400)을 형성하는 한편, 핵형성층 패턴(400) 상에 상변화 물질층 패턴(405)을 형성한다.
상변화 물질층 패턴(405), 핵형성층 패턴(400) 및 제2 절연막(390) 상에 제3 도전막을 형성하고, 상기 제3 도전막 상에 제4 포토레지스트 패턴(도시되지 않음)을 형성한다. 상기 제3 도전막은 불순물로 도핑된 폴리실리콘, 텅스텐, 알루미늄, 구리, 탄탈륨, 티타늄, 몰리브덴, 텅스텐 질화물, 알루미늄 질화물, 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물, 니오븀 질화물, 티타늄 실리콘 질화물, 티타늄 알루미늄 질화물, 티타늄 보론 질화물, 지르코늄 실리콘 질화물, 텅스텐 실리콘 질화물, 텅스텐 보론 질화물, 지르코늄 알루미늄 질화물, 몰리브덴 실리콘 질화물, 몰리브덴 알루미늄 질화물, 탄탈륨 실리콘 질화물 또는 탄탈륨 알루미늄 질화물을 사용하여 형성된다. 또한, 상기 제3 도전막은, 화학 기상 증착 공정, 저압 화학 기상 증착 공정, 스퍼터링 공정, 원자층 적층 공정, 전자 빔 증착 공정 또는 펄스 레이저 증착 공정을 이용하여 형성된다.
상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제3 도전막을 패터닝함으로써 상변화 물질층 패턴(405), 핵형성층 패턴(400) 및 제2 절연막(390) 상에 제2 전극(410)을 형성한다.
제2 전극(410)을 덮으면서 제2 절연막(390) 상에 USG, SOG, FOX, BPSG, PSG, TEOS, PE-TEOS 또는 HDP-CVD 산화물 등의 실리콘 산화물을 사용하여 제3 층간 절연막(415)을 형성한다. 제3 층간 절연막(415)은 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정 또는 고밀도 플라즈마 화학 기상 증착 공정을 이용하여 형성된다.
제3 층간 절연막(415) 상에 제5 포토레지스트 패턴을 형성한 다음, 상기 제5 포토레지스트 패턴을 식각 마스크로 이용하여 제3 층간 절연막(415)을 부분적으로 식각함으로써 제3 층간 절연막(415)에 제2 전극(410)을 노출시키는 상부 콘택 홀(420)을 형성한다.
상부 콘택 홀(420)을 채우면서 제2 전극(410) 및 제3 층간 절연막(415) 상에 제4 도전막을 형성하여 상부 패드(425)와 상부 배선(430)을 형성한다. 본 발명의 일 실시예에 있어서, 상부 패드(425)와 상부 배선(430)은 일체로 형성된다. 상기 제4 도전막은 텅스텐, 알루미늄, 티타늄, 구리, 탄탈륨, 텅스텐 질화물, 티타늄 질화물, 알루미늄 질화물, 티타늄 알루미늄 질화물 또는 탄탈륨 질화물을 사용하여 형성된다. 본 발명의 다른 실시예에 따르면, 상부 콘택 홀(420)에 매립되는 상부 패드(425)를 먼저 형성한 후, 상부 패드(425) 및 제3 층간 절연막(415) 상에 상부 배선(430)을 형성할 수 있다.
도 19는 본 발명의 실시예들에 따른 상변화 메모리 장치의 단면도를 도시한 것이다.
도 19를 참조하면, 상기 상변화 메모리 장치는, 반도체 기판(450) 상에 형성된 게이트 구조물(480), 제1 내지 제3 층간 절연막(500, 520, 555), 다이오 드(535), 하부 및 상부 패드(510, 565), 하부 및 상부 배선(515, 570), 제1 및 제2 절연막(523, 525)을 포함하는 절연 구조물, 핵형성층 패턴(540), 상변화 물질층 패턴(545) 그리고 전극(550)을 구비한다.
게이트 구조물(480)은 실리콘 웨이퍼 또는 SOI 기판을 포함하는 반도체 기판(450) 상에 차례로 형성된 게이트 절연막 패턴(460), 게이트 전극(465), 게이트 마스크(470) 및 게이트 스페이서(475)를 포함한다. 게이트 스페이서(475)는 게이트 절연막 패턴(460), 게이트 전극(465) 및 게이트 마스크(470)의 측벽들 상에 위치한다.
반도체 기판(450) 상에는 소자 분리막(455)이 형성되어 반도체 기판(450)에 액티브 영역 및 필드 영역을 정의한다. 게이트 구조물(480)은 반도체 기판(450)의 액티브 영역 상에 위치한다.
게이트 구조물(480)들 사이로 노출되는 상기 액티브 영역에는 제1 및 제2 콘택 영역(485, 490)이 형성된다. 제1 및 제2 콘택 영역(485, 490)은 각기 상기 액티브 영역의 소정 부분들에 불순물을 주입하고 열처리하여 형성된다.
제1 층간 절연막(500)은 게이트 구조물(480)과 제1 및 제2 콘택 영역(485, 490)을 덮도록 충분한 높이를 가지면서 반도체 기판(450) 상에 형성된다. 제1 층간 절연막(500)에는 제2 콘택 영역(490)을 노출시키는 하부 콘택 홀(505)이 형성된다. 본 발명의 일 실시예에 있어서, 하부 콘택 홀(505)은 제1 층간 절연막(500)을 관통하여 제2 콘택 영역(490)을 부분적으로 노출시킨다.
하부 패드(510)는 하부 콘택 홀(505)을 채우면서 제2 콘택 영역(490) 상에 형성되며, 하부 배선(515)은 하부 패드(510)와 그 주변의 제1 층간 절연막(500) 상에 위치한다. 하부 패드(510)는 하부 배선(515)을 제2 콘택 영역(490)에 전기적으로 연결시킨다. 하부 패드(510) 및 하부 배선(515)은 각기 도핑된 폴리실리콘, 금속 또는 금속 질화물로 이루어진다. 본 발명의 일 실시예에 있어서, 하부 배선(515)은 비트 라인을 포함한다. 본 발명의 다른 실시예에 따르면, 하부 패드(510)와 하부 배선(515)은 일체로 형성될 수 있다. 예를 들면, 하부 배선(515)의 하부가 제2 콘택 영역(490)에 접촉되는 하부 패드(510)에 해당될 수 있다.
제2 층간 절연막(520)은 하부 배선(515)의 상면을 노출시키도록 제1 층간 절연막(500) 상에 형성된다. 본 발명의 일 실시예에 있어서, 제2 층간 절연막(520)은 평탄화 공정을 통해 평탄한 상면을 가진다.
제2 층간 절연막(520) 및 하부 배선(515) 상에는 상기 절연 구조물이 형성된다. 상기 절연 구조물은 제2 층간 절연막(520)과 하부 배선(515) 상에 순차적으로 형성된 제1 절연막(523) 및 제2 절연막(525)을 구비한다. 제1 절연막(523)은 제2 층간 절연막(520), 하부 배선(515) 및 제2 절연막(525)에 대해 식각 선택비를 갖는 물질을 포함한다. 제2 절연막(525)은 제1 층간 절연막(500), 제2 층간 절연막(520) 및/또는 제3 층간 절연막(555)과 실질적으로 동일한 물질을 포함한다. 본 발명의 일 실시예에 있어서, 제1 절연막(523)은 질화물 및/또는 산질화물로 구성되며, 제2 절연막(525)은 산화물로 이루어진다.
제2 절연막(525), 제1 절연막(523), 제2 층간 절연막(520) 및 제1 층간 절연막(500)을 관통하여 제1 콘택 영역(485)을 노출시키는 개구(530)가 형성된다. 다이 오드(535)는 개구(530)를 부분적으로 채우도록 제1 콘택 영역(485) 상에 형성된다. 본 발명의 실시예들에 있어서, 다이오드(535)는 선택적 에피택시얼 공정으로 형성된 폴리실리콘을 포함한다. 다이오드(535)는 노출된 제1 콘택 영역(485)을 씨드로 하여 성장될 수 있다. 본 발명의 일 실시예에 따르면, 다이오드(535)는 제1 층간 절연막(500), 제2 층간 절연막(520) 및 제1 절연막(523)의 두께의 합과 실질적으로 동일한 두께를 가진다. 본 발명의 다른 실시예들에 있어서, 다이오드(535)의 높이는 제1 층간 절연막(500), 제2 층간 절연막(520) 및 제1 절연막(523)의 두께의 합 보다 크거나 작을 수 있다. 예를 들면, 다이오드(535)는 개구(530)의 깊이의 약 1/3∼3/4 정도의 높이를 가질 수 있다.
핵형성층 패턴(540)은 다이오드(535) 및 개구(530)의 측벽 상에 위치하며, 상변화 물질층 패턴(545)은 개구(530)를 충분히 채우도록 핵형성층 패턴(540) 상에 형성된다.
본 발명의 실시예들에 있어서, 핵형성층 패턴(540)은 우수한 스텝 커버리지를 수득할 수 있는 원자층 적층 공정으로 높은 전기 절연성을 갖는 금속 산화물을 증착하여 형성된다. 한편, 핵형성층 패턴(540)은 개구(530)의 상부 측벽과 다이오드(535) 상에 균일하면서도 얇은 두께로 형성된다. 예를 들면, 핵형성층 패턴(540)은 약 10∼50Å 정도의 두께로 형성될 수 있다. 이러한 핵형성층 패턴(540)의 두께는 상기 원자층 적층 공정 사이클의 반복 회수의 조절을 통하여 변화될 수 있다.
상변화 물질층 패턴(545)은 GST와 같은 칼코겐 화합물을 포함하며, 상대적으로 좁은 폭을 가지는 개구(530)를 완전히 채우면서 핵형성층 패턴(540) 상에 형성 된다.
전극(550)은 상변화 물질층 패턴(545), 핵형성층 패턴(540) 및 제2 절연막(525) 상에 위치한다. 전극(550)은 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물을 포함한다.
제3 층간 절연막(555)은 전극(550)을 덮으면서 충분한 두께로 상기 절연 구조물의 제2 절연막(525) 상에 형성된다. 제3 층간 절연막(555)은 실리콘 산화물고 같은 산화물로 구성된다.
제3 층간 절연막(555)에는 전극(550)을 노출시키는 상부 콘택 홀(560)이 형성되며, 상부 패드(565)는 상부 콘택 홀(560)을 채우면서 전극(550) 상에 형성된다.
상부 패드(565) 및 제3 층간 절연막(555) 상에는 상부 패드(565)를 통해 전극(550)에 전기적으로 연결되는 상부 배선(570)이 위치한다.
도 20a 내지 도 20e는 도 19에 도시한 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 20a를 참조하면, STI 공정 또는 열 산화 공정을 통해 반도체 기판(450)에 소자 분리막(455)을 형성하여 반도체 기판(450)을 액티브 영역 및 필드 영역으로 구분한다.
반도체 기판(450) 상에 게이트 절연막, 게이트 도전막 및 게이트 마스크층을 차례로 형성한 후, 상기 게이트 마스크층, 상기 게이트 도전막 및 상기 게이트 절연막을 패터닝함으로써, 상기 액티브 영역 상에 게이트 절연막 패턴(460), 게이트 전극(465) 및 게이트 마스크(470)를 형성한다.
게이트 마스크(470)를 덮으면서 반도체 기판(450) 상에 질화막을 형성한 다음, 상기 질화막을 이방성 식각 공정으로 식각하여 게이트 절연막 패턴(460), 게이트 전극(465) 및 게이트 마스크(470)의 측벽들 상에 게이트 스페이서(475)를 형성한다. 따라서 상기 액티브 영역 상에는 각기 게이트 절연막 패턴(460), 게이트 전극(465), 게이트 마스크(470) 및 게이트 스페이서(475)를 포함하는 게이트 구조물(480)들이 형성된다.
게이트 구조물(480)들을 이온 주입 마스크들로 이용하는 이온 주입 공정을 통해 게이트 구조물(480)들 사이의 상기 액티브 영역에 제1 및 제2 콘택 영역(485, 490)을 형성한다. 이에 따라, 게이트 구조물(480)들과 제1 및 제2 콘택 영역(485, 490)을 포함하는 트랜지스터들이 반도체 기판(450)의 액티브 영역 상에 형성된다.
상기 트랜지스터들을 덮으면서 충분한 두께로 반도체 기판(450) 상에 제1 층간 절연막(500)을 형성한다. 제1 층간 절연막(500)은 실리콘 산화물을 화학 기상 증착 공정, 저압 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 적층 공정 또는 고밀도 플라즈마 화학 기상 증착 공정을 통해 반도체 기판(450) 상에 증착하여 형성된다.
제1 층간 절연막(500) 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하는 식각 공정을 통해 제1 층간 절연막(500)을 부분적으로 식각한다. 따라서 제1 층간 절연막(500)에는 제2 콘택 영역(490)을 부분적으로 노출시키는 하부 콘택 홀(505)이 형성된다.
애싱 공정 및/또는 스트리핑 공정으로 상기 제1 포토레지스트 패턴을 제거한 후, 하부 콘택 홀(505)을 채우면서 노출된 제2 콘택 영역(490)과 제1 층간 절연막(500) 상에 제1 도전막을 형성한다. 상기 제1 도전막은 금속, 도전성 금속 질화물 또는 도핑된 폴리실리콘을 화학 기상 증착 공정, 스퍼터링 공정, 원자층 적층 공정, 전자 빔 증착 공정 또는 펄스 레이저 증착 공정으로 증착하여 형성된다.
제1 층간 절연막(500)의 상면이 노출될 때까지 상기 제1 도전막을 제거하여 제2 콘택 영역(490) 상에 하부 콘택 홀(505)을 채우는 하부 패드(510)를 형성한다. 하부 패드(510)는 화학 기계적 연마 공정, 에치-백 공정 또는 화학 기계적 연마와 에치-백을 조합한 공정을 이용하여 형성된다.
하부 패드(510)와 제1 층간 절연막(500) 상에 금속 또는 도전성 금속 질화물을 사용하여 제2 도전막을 형성한다. 상기 제2 도전막은 스퍼터링 공정, 원자층 적층 공정, 전자 빔 증착 공정 또는 펄스 레이저 증착 공정을 통해 형성된다.
상기 제2 도전막 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 도전막을 식각함으로써 하부 패드(510)와 그 주변의 제1 층간 절연막(500) 상에 하부 배선(515)을 형성한다. 예를 들면, 하부 배선(515)은 비트 라인에 해당된다. 하부 배선(515)은 하부 패드(510)를 통해 제2 콘택 영역(490)에 전기적으로 연결된다.
본 발명의 다른 실시예에 따르면, 하부 배선(515)과 하부 패드(505)를 동시에 형성할 수 있다. 보다 상세하게는, 하부 콘택 홀(505)을 채우면서 제2 콘택 영역(490) 및 제1 층간 절연막(500) 상에 하부 도전막을 형성한 후, 사진 식각 공정 으로 상기 하부 도전막을 패터닝하여 하부 패드(505)와 하부 배선(515)을 일체로 형성할 수 있다.
도 20b를 참조하면, 하부 배선(515)을 덮으면서 제1 층간 절연막(500) 상에 예비 제2 층간 절연막(도시되지 않음)을 형성한 후, 하부 배선(515)이 노출될 때까지 상기 예비 제2 층간 절연막의 상부를 제거하여 하부 배선(515)이 매립되는 제2 층간 절연막(520)을 형성한다. 상기 예비 제2 층간 절연막은 실리콘 산화물을 화학 기상 증착 공정, 저압 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정 또는 고밀도 플라즈마 화학 기상 증착 공정으로 증착하여 형성된다. 또한, 제2 층간 절연막(520)은 화학 기계적 연마 공정, 에치-백 공정 또는 화학 기계적 연마와 에치-백을 조합한 공정을 이용하여 형성된다. 제2 층간 절연막(520)을 통해 하부 배선(515)의 상면이 노출되며, 제2 층간 절연막(525)은 평탄한 상면을 가진다.
제2 층간 절연막(520) 상에 제1 절연막(523) 및 제2 절연막(525)을 구비하는 절연 구조물을 형성한다. 제1 절연막(523)은 제1 층간 절연막(500) 및 제2 층간 절연막(520)에 대해 식각 선택비를 가지는 물질을 사용하여 형성되며, 제2 절연막(525)은 제1 및 제2 층간 절연막(500, 520)과 동일하거나 유사한 물질을 사용하여 형성된다. 예를 들면, 제1 절연막(523)은 실리콘 질화물, 실리콘 산질화물 또는 티타늄 산질화물을 화학 기상 증착 공정, 저압 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 적층 공정 또는 고밀도 플라즈마 화학 기상 증착 공정으로 증착하여 형성된다. 또한, 제2 절연막(520)은 실리콘 산화물을 화학 기상 증착 공정, 저압 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정 또는 고밀도 플라즈마 화학 기상 증착 공정으로 증착하여 형성된다.
도 20c를 참조하면, 제2 절연막(525) 상에 제3 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제3 포토레지스트 패턴을 식각 마스크로 이용하는 식각 공정을 통해 제1 콘택 영역(485)을 노출시키는 개구(530)를 형성한다. 즉, 제2 절연막(525), 제1 절연막(523), 제2 층간 절연막(520) 및 제1 층간 절연막(500)을 부분적으로 식각하여 개구(530)를 형성한다. 상기 제3 포토레지스트 패턴은 애싱 공정 및/또는 스트리핑 공정을 이용하여 제거되거나, 개구(530)를 형성하기 위한 식각 공정 동안 상기 제3 포토레지스트 패턴이 소모될 수 있다.
본 발명의 다른 실시예에 있어서, 상기 절연 구조물 상에 하드 마스크(도시되지 않음)를 형성한 후, 상기 하드 마스크를 이용하여 상기 절연 구조물, 제2 층간 절연막(520) 및 제1 층간 절연막(500)을 순차적으로 식각함으로써 제1 콘택 영역(485)을 노출시키는 개구(530)를 형성할 수 있다.
도 20d를 참조하면, 제1 콘택 영역(485) 상에 개구(530)를 부분적으로 채우는 다이오드(535)를 형성한다. 다이오드(535)는 선택적 에피택시얼 공정으로 형성된 폴리실리콘을 포함한다. 이러한 선택적 에피택시얼 공정 동안 제1 콘택 영역(485)을 포함하는 반도체 기판(450)은 다이오드(535)를 형성하기 위한 씨드의 역할을 한다. 본 발명의 일 실시예에 있어서, 다이오드(535)는 제1 층간 절연막(500), 제2 층간 절연막(520) 및 제1 절연막(523)의 두께의 합과 실질적으로 동일한 높이로 형성된다. 본 발명의 다른 실시예에 따르면, 다이오드(535)는 제1 층간 절연막(500), 제2 층간 절연막(520) 및 제1 절연막(523)의 두께의 합 보다 크거 나 작은 높이로 형성될 수 있다. 예를 들면, 다이오드(535)는 개구(530)의 깊이의 약 1/3∼3/4 정도의 높이로 형성될 수 있다.
다이오드(535), 개구(530)의 측벽 및 제2 절연막(525) 상에 핵형성층(538)을 형성한다. 핵형성층(538)은 전술한 바와 같이 높은 전기 절연성을 갖는 금속 산화물을 원자층 적층으로 증착하여 형성된다. 따라서 핵형성층(538)은 높은 전기 절연성, 우수한 스텝 커버리지 및 얇은 두께를 가지면서 다이오드(535), 개구(530)의 측벽 및 제2 절연막(525) 상에 형성된다.
본 발명의 다른 실시예에 따르면, 핵형성층(538)을 형성하기 전에 개구(530)의 측벽 상에 질화물로 이루어진 스페이서를 형성할 수 있다. 예를 들면, 상기 스페이서는 실리콘 질화물을 화학 기상 증착 공정, 저압 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정 등으로 증착하여 형성된다.
핵형성층(538) 상에 칼코겐 화합물을 화학 기상 증착 공정으로 증착하여 상변화 물질층 패턴(543)을 형성한다. 상변화 물질층 패턴(543)은 개구(530)를 완전히 채우도록 충분한 두께로 형성된다. 상술한 바와 같이, 상변화 물질층 패턴(543)은 핵형성층(538)으로부터 성장되기 때문에 균일한 그레인 사이즈를 가지면서 개구(530)를 완전히 채우게 된다.
도 20e를 참조하면, 제2 절연막(525)이 노출될 때까지 화학 기계적 연마 공정 및/또는 에치 백 공정을 수행하여 다이오드(535) 상에 개구(530)를 채우는 핵형성층 패턴(540)과 상변화 물질층 패턴(545)을 동시에 형성한다. 본 발명의 일 실시예에 있어서, 상변화 물질층(543) 및 핵형성층(538)은 산화물에 대해 식각 선택비 를 갖는 연마제를 사용하는 화학 기계적 연마 공정으로 연마되어 핵형성층 패턴(540)과 상변화 물질층 패턴(545)이 형성된다.
상변화 물질층 패턴(545), 핵형성층 패턴(540) 및 제2 절연막(525) 상에 제3 도전막을 형성한다. 상기 제3 도전막은 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물을 화학 기상 증착 공정, 저압 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 스퍼터링 공정, 원자층 적층 공정, 전자 빔 증착 공정 또는 펄스 레이저 증착 공정으로 증착하여 형성된다.
상기 제3 도전막 상에 제4 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제4 포토레지스트 패턴을 이용하여 상기 제3 도전막을 패터닝함으로써, 상변화 물질층 패턴(545), 핵형성층 패턴(540) 및 제2 절연막(525) 상에 전극(550)을 형성한다.
전극(550)을 덮도록 제2 절연막(525) 상에 제3 층간 절연막(555)을 형성한 후, 제3 층간 절연막(555) 상에 제5 포토레지스트 패턴(도시되지 않음)을 형성한다. 제3 층간 절연막(555)은 산화물을 화학 기상 증착 공정, 저압 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정 또는 고밀도 플라즈마-화학 기상 증착 공정으로 증착하여 형성된다.
상기 제5 포토레지스트 패턴을 식각 마스크로 이용하여 제3 층간 절연막(555)을 부분적으로 식각함으로써, 제3 층간 절연막(555)에 전극(550)을 노출시키는 상부 콘택 홀(560)을 형성한다.
애싱 공정 및/또는 스트리핑 공정을 이용하여 상기 제5 포토레지스트 패턴을 제거한 다음, 상부 콘택 홀(560)을 채우면서 전극(550) 및 제3 층간 절연막(555) 상에 제4 도전막을 형성한다, 상기 제4 도전막은 도핑된 폴리실리콘, 금속 혹은 도전성 금속 질화물을 스퍼터링 공정, 저압 화학 기상 증착 공정, 화학 기상 증착 공정, 원자층 적층 공정, 전자 빔 증착 공정 또는 펄스 레이저 증착 공정으로 증착하여 형성된다.
제3 층간 절연막(555)이 노출될 때까지 상기 제4 도전막을 부분적으로 제거하여 상부 콘택 홀(560)에 매립되는 상부 패드(565)를 형성한다. 상부 패드(565)는 화학 기계적 연마 공정 및/또는 에치-백 공정을 이용하여 형성된다.
상부 패드(565)와 제3 층간 절연막(555) 상에 금속 또는 도전성 금속 질화물을 사용하여 상부 배선(570)을 형성한다. 상부 배선(570)은 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정, 전자 빔 증착 공정 또는 펄스 레이저 증착 공정을 이용하여 형성된다.
본 발명의 다른 실시예에 있어서, 상부 배선(570)과 상부 패드(565)는 동시에 형성될 수 있다. 구체적으로는, 상부 콘택 홀(560)을 채우면서 전극(550) 및 제3 층간 절연막(555) 상에 상부 도전막을 형성함으로써, 상부 패드(565)와 상부 배선(570)을 일체로 형성할 수 있다.
상술한 바와 같이 본 발명에 의하면, 높은 전기 절연성을 갖는 금속 산화물을 원자층 적층 공정으로 전극 및 개구의 측벽 상에 증착하여 핵형성층을 형성한 후, 상기 핵형성층 상에 GST와 같은 칼코겐 화합물을 화학 기상 증착 공정으로 증 착하여 상기 개구를 채우는 상변화 물질층을 형성한다. 따라서 상기 상변화 물질층 패턴 내에 상전이를 일으키는 데 별도의 브레이크 다운이 요구되지 않으며, 상기 상변화 물질층 패턴의 상변화 시에 리셋 전류의 밀림 현상을 방지할 수 있다. 또한, 제1 전극과 제2 전극 사이 또는 다이오드와 전극 사이의 전기적인 단락이 발생되는 것을 방지할 수 있으며, 상기 상변화 물질층이 균일한 그레인 사이즈를 가지면서 개구를 완전히 매립할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (50)

  1. 기판 상에 형성된 제1 전극;
    상기 제1 전극을 노출시키는 개구를 갖는 절연 구조물;
    상기 제1 전극 및 상기 개구의 측벽 상에 형성된 핵형성층 패턴;
    상기 개구를 채우면서 상기 핵형성층 패턴 상에 형성된 상변화 물질층 패턴; 및
    상기 상변화 물질층 패턴 상에 형성된 제2 전극을 구비하는 상변화 메모리 유닛.
  2. 제1항에 있어서, 상기 제1 전극은 텅스텐, 알루미늄, 구리, 탄탈륨, 티타늄, 몰리브덴, 텅스텐 질화물, 알루미늄 질화물, 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물, 니오븀 질화물, 티타늄 실리콘 질화물, 티타늄 알루미늄 질화물, 티타늄 보론 질화물, 지르코늄 실리콘 질화물, 텅스텐 실리콘 질화물, 텅스텐 보론 질화물, 지르코늄 알루미늄 질화물, 몰리브덴 실리콘 질화물, 몰리브덴 알루미늄 질화물, 탄탈륨 실리콘 질화물, 탄탈륨 알루미늄 질화물 및 불순물이 도핑된 폴리실리콘으로 이루어진 그룹으로부터 선택된 하나 이상을 포함하는 것을 특징으로 하는 상변화 메모리 유닛.
  3. 제1항에 있어서, 상기 기판 상에 형성된 하부 구조물;
    상기 하부 구조물을 덮는 하부 절연 구조물; 및
    상기 하부 절연 구조물 내에 형성되어, 상기 제1 전극을 상기 하부 구조물에 전기적으로 연결시키는 패드를 더 구비하는 것을 특징으로 하는 상변화 메모리 유닛.
  4. 제1항에 있어서, 상기 핵형성층 패턴은 원자층 적층 공정으로 형성된 금속 산화물을 포함하는 것을 특징으로 하는 상변화 메모리 유닛.
  5. 제4항에 있어서, 상기 핵형성층 패턴은 티타늄 산화물 또는 니오븀 산화물을 포함하는 것을 특징으로 하는 상변화 메모리 유닛.
  6. 제1항에 있어서, 상기 상변화 물질층 패턴은 화학 기상 증착 공정으로 형성된 칼코겐 화합물을 포함하는 것을 특징으로 하는 상변화 메모리 유닛.
  7. 제6항에 있어서, 상기 상변화 물질층 패턴은 게르마늄-안티몬-텔루르(GST), 비소-안티몬-텔루르(As-Sb-Te), 주석-안티몬-텔루르(Sn-Sb-Te), 주석-인듐-안티몬-텔루르(Sn-In-Sb-Te), 비소-게르마늄-안티몬-텔루르(As-Ge-Sb-Te), 5A족 원소-안티몬-텔루르, 6A족 원소-안티몬-텔루르, 5A족 원소-안티몬-셀렌 및 6A족 원소-안티몬-셀렌으로 이루어진 그룹으로부터 선택된 하나를 포함하는 것을 특징으로 하는 상변화 메모리 유닛.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 절연 구조물은 적어도 하나의 산화막, 적어도 하나의 질화막 및 적어도 하나의 산질화막으로 이루어진 그룹으로부터 선택된 하나 이상을 포함하는 것을 특징으로 하는 상변화 메모리 유닛.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서, 상기 산화막은 실리콘 산화물을 포함하고, 상기 질화막은 실리콘 질화물을 포함하며, 상기 산질화물은 실리콘 산질화물 또는 티타늄 산질화물을 포함하는 것을 특징으로 하는 상변화 메모리 유닛.
  10. 제1항에 있어서, 상기 제2 전극은, 텅스텐 질화물, 알루미늄 질화물, 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물, 니오븀 질화물, 티타늄 실리콘 질화물, 티타늄 알루미늄 질화물, 티타늄 보론 질화물, 지르코늄 실리콘 질화물, 텅스텐 실리콘 질화물, 텅스텐 보론 질화물, 지르코늄 알루미늄 질화물, 몰리브덴 실리콘 질화물, 몰리브덴 알루미늄 질화물, 탄탈륨 실리콘 질화물, 탄탈륨 알루미늄 질화물, 텅스텐, 알루미늄, 구리, 탄탈륨, 티타늄, 몰리브덴 및 불순물이 도핑된 폴리실리콘으로 이루어진 그룹으로부터 선택된 하나 이상을 포함하는 것을 특징으로 하는 상변화 메모리 유닛.
  11. 기판 상에 형성되며, 상기 기판을 노출시키는 개구를 갖는 절연 구조물;
    상기 개구를 부분적으로 채우면서 상기 노출된 기판 상에 형성된 다이오드;
    상기 다이오드 및 상기 개구의 측벽 상에 형성된 핵형성층 패턴;
    상기 개구를 완전히 채우면서 상기 핵형성층 패턴 상에 형성된 상변화 물질층 패턴; 및
    상기 상변화 물질층 패턴 상에 형성된 전극을 구비하는 상변화 메모리 유닛.
  12. 제11항에 있어서, 상기 기판 상에 형성된 하부 구조물 및 상기 하부 구조물을 덮는 하부 절연 구조물을 더 포함하며, 상기 다이오드는 상기 하부 절연 구조물을 관통하여 상기 하부 구조물에 접촉되는 것을 특징으로 하는 상변화 메모리 유닛.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서, 상기 핵형성층 패턴은 원자층 적층 공정으로 형성된 티타늄 산화물 또는 니오븀 산화물을 포함하는 것을 특징으로 하는 상변화 메모리 유닛.
  14. 제11항에 있어서, 상기 상변화 물질층 패턴은 화학 기상 증착 공정으로 형성된 게르마늄-안티몬-텔루르, 비소-안티몬-텔루르, 주석-안티몬-텔루르, 주석-인듐-안티몬-텔루르, 비소-게르마늄-안티몬-텔루르, 5A족 원소-안티몬-텔루르, 6A족 원소-안티몬-텔루르, 5A족 원소-안티몬-셀렌 및 6A족 원소-안티몬-셀렌으로 이루어진 그룹으로부터 선택된 하나를 포함하는 것을 특징으로 하는 상변화 메모리 유닛.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
  16. 제11항에 있어서, 상기 다이오드는 선택적 에피택시얼 공정으로 형성된 폴리실리콘을 포함하는 것을 특징으로 하는 상변화 메모리 유닛.
  17. 제11항에 있어서, 상기 다이오드는 상기 개구의 깊이의 1/3∼3/4의 높이를 가지는 것을 특징으로 하는 상변화 메모리 유닛.
  18. 제11항에 있어서, 상기 전극은 불순물이 도핑된 폴리실리콘, 텅스텐, 알루미늄, 구리, 탄탈륨, 티타늄, 몰리브덴, 텅스텐 질화물, 알루미늄 질화물, 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물, 니오븀 질화물, 티타늄 실리콘 질화물, 티타늄 알루미늄 질화물, 티타늄 보론 질화물, 지르코늄 실리콘 질화물, 텅스텐 실리콘 질화물, 텅스텐 보론 질화물, 지르코늄 알루미늄 질화물, 몰리브덴 실리콘 질화물, 몰리브덴 알루미늄 질화물, 탄탈륨 실리콘 질화물 및 탄탈륨 알루미늄 질화물로 이루어진 그룹으로부터 선택된 하나 이상을 포함하는 것을 특징으로 하는 상변화 메모리 유닛.
  19. 적어도 하나의 콘택 영역을 가지는 반도체 기판;
    상기 반도체 기판 상에 형성된 층간 절연막;
    상기 층간 절연막을 관통하여 상기 콘택 영역에 접촉되는 적어도 하나의 패드;
    상기 패드 및 상기 층간 절연막 상에 형성된 제1 전극;
    상기 제1 전극을 덮으면서 상기 층간 절연막 상에 형성되며, 상기 제1 전극을 노출시키는 개구를 갖는 절연 구조물;
    상기 노출된 제1 전극 및 상기 개구의 측벽 상에 형성된 핵형성층 패턴;
    상기 개구를 채우면서 상기 핵형성층 패턴 상에 형성된 상변화 물질층 패턴; 및
    상기 상변화 물질층 패턴 상에 형성된 제2 전극을 구비하는 상변화 메모리 장치.
  20. 제19항에 있어서, 상기 기판은 제1 콘택 영역 및 제2 콘택 영역을 포함하며, 상기 제1 콘택 영역 및 상기 제2 콘택 영역 상에는 각기 제1 패드 및 제2 패드가 형성되는 것을 특징으로 하는 상변화 메모리 장치.
  21. 제20항에 있어서, 상기 제2 패드 상에 형성된 하부 배선을 더 포함하며, 상기 제1 전극은 상기 제1 패드 상에 위치하는 것을 특징으로 하는 상변화 메모리 장치.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제22항에 있어서, 상기 제1 절연막은 상기 층간 절연막에 대해 식각 선택비를 갖는 물질을 포함하며, 상기 제2 절연막은 상기 층간 절연막과 동일한 물질을 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.
    제23항에 있어서, 상기 제1 절연막은 실리콘 질화물 또는 실리콘 산질화물을 포함하며, 상기 제2 절연막은 실리콘 산화물을 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  25. 청구항 25은(는) 설정등록료 납부시 포기되었습니다.
    제19항에 있어서, 상기 핵형성층 패턴은 원자층 적층 공정으로 형성된 금속 산화물을 포함하며, 상기 상변화 물질층 패턴은 화학 기상 증착 공정으로 형성된 칼코겐 화합물을 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  26. 콘택 영역을 가지는 반도체 기판;
    상기 반도체 기판 상에 형성된 층간 절연막;
    상기 층간 절연막 상에 형성되며, 상기 콘택 영역을 노출시키는 개구를 갖는 절연 구조물;
    상기 개구를 부분적으로 채우면서 상기 콘택 영역 상에 형성된 다이오드;
    상기 다이오드 및 상기 개구의 측벽 상에 형성된 핵형성층 패턴;
    상기 개구를 채우면서 상기 핵형성층 패턴 상에 형성된 상변화 물질층 패턴; 및
    상기 상변화 물질층 패턴 상에 형성된 전극을 구비하는 상변화 메모리 장치.
  27. 청구항 27은(는) 설정등록료 납부시 포기되었습니다.
    제26항에 있어서, 상기 절연 구조물은 다이오드 및 상기 층간 절연막 상에 형성된 제1 절연막과 상기 제1 절연막 상에 형성된 제2 절연막을 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  28. 청구항 28은(는) 설정등록료 납부시 포기되었습니다.
    제27항에 있어서, 상기 제1 절연막은 실리콘 질화물 또는 실리콘 산질화물을 포함하며, 상기 제2 절연막은 실리콘 산화물을 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  29. 청구항 29은(는) 설정등록료 납부시 포기되었습니다.
    제26항에 있어서, 상기 다이오드는 선택적 에피택시얼 공정으로 형성된 폴리실리콘을 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  30. 청구항 30은(는) 설정등록료 납부시 포기되었습니다.
    제26항에 있어서, 상기 핵형성층 패턴은 원자층 적층 공정으로 형성된 금속 산화물을 포함하며, 상기 상변화 물질층 패턴은 화학 기상 증착 공정으로 형성된 칼코겐 화합물을 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  31. 기판 상에 제1 전극을 형성하는 단계;
    상기 제1 전극 상에 상기 제1 전극을 노출시키는 개구를 갖는 절연 구조물을 형성하는 단계;
    상기 제1 전극 및 상기 개구의 측벽 상에 핵형성층 패턴을 형성하는 단계;
    상기 개구를 채우면서 상기 핵형성층 패턴 상에 상변화 물질층 패턴을 형성하는 단계; 및
    상기 상변화 물질층 패턴 상에 제2 전극을 형성하는 단계를 구비하는 상변화 메모리 유닛의 제조 방법.
  32. 제31항에 있어서, 상기 제1 전극을 형성하는 단계는,
    상기 기판 상에 하부 구조물을 형성하는 단계;
    상기 기판 상에 상기 하부 구조물을 덮는 하부 절연 구조물을 형성하는 단계; 및
    상기 하부 절연 구조물을 관통하여 상기 하부 구조물에 접촉되는 패드를 형성하는 단계를 더 구비하는 것을 특징으로 하는 상변화 메모리 유닛의 제조 방법.
  33. 제31항에 있어서, 상기 핵형성층 패턴을 형성하는 단계 및 상기 상변화 물질층 패턴을 형성하는 단계는,
    상기 제1 전극, 상기 개구의 측벽 및 상기 절연 구조물 상에 핵형성층을 형 성하는 단계;
    상기 핵형성층 상에 상변화 물질층을 형성하는 단계; 및
    상기 절연 구조물이 노출될 때까지 상기 상변화 물질층 및 상기 핵형성층을 부분적으로 제거하는 단계를 더 구비하는 것을 특징으로 하는 상변화 메모리 유닛의 제조 방법.
  34. 청구항 34은(는) 설정등록료 납부시 포기되었습니다.
    제33항에 있어서, 상기 핵형성층은 금속 산화물을 원자층 적층 공정으로 증착하여 형성되는 것을 특징으로 하는 상변화 메모리 유닛의 제조 방법.
  35. 제34항에 있어서, 상기 핵형성층은 TiCl4 또는 TTIP를 포함하는 반응성 전구체 및 오존을 포함하는 산화제를 사용하여 형성되는 것을 특징으로 하는 상변화 메모리 유닛의 제조 방법.
  36. 제35항에 있어서, 상기 핵형성층을 형성하는 단계는,
    상기 기판을 반응 챔버 내에 로딩시키는 단계;
    상기 기판 상으로 상기 반응성 전구체를 제공하여 상기 제1 전극, 상기 개구의 측벽 및 상기 절연 구조물 상에는 화학 흡착층을 형성하는 단계;
    상기 반응 챔버를 1차 퍼지하는 단계;
    상기 화학 흡착층 상으로 상기 산화제를 제공하는 단계; 및
    상기 반응 챔버를 2차 퍼지하는 단계를 더 구비하는 것을 특징으로 하는 상변화 메모리 유닛의 제조 방법.
  37. 청구항 37은(는) 설정등록료 납부시 포기되었습니다.
    제34항에 있어서, 상기 핵형성층을 형성하는 단계는 300∼350℃의 온도 및 0.4∼0.8Torr의 압력 하에서 수행되는 것을 특징으로 하는 상변화 메모리 유닛의 제조 방법.
  38. 제33항에 있어서, 상기 상변화 물질층은 칼코겐 화합물을 화학 기상 증착 공정으로 증착하여 형성되는 것을 특징으로 하는 상변화 메모리 유닛의 제조 방법.
  39. 제38항에 있어서, 상기 상변화 물질층을 형성하는 단계는,
    상기 기판을 반응 챔버 내로 로딩시키는 단계; 및
    상기 기판 상으로 게르마늄을 포함하는 제1 소스 가스, 안티몬을 포함하는 제2 소스 가스, 텔루르를 포함하는 제3 소스 가스 및 리간드 분해 가스를 제공하는 단계를 더 구비하는 것을 특징으로 하는 상변화 메모리 유닛의 제조 방법.
  40. 청구항 40은(는) 설정등록료 납부시 포기되었습니다.
    제39항에 있어서, 상기 리간드 분해 가스는 수소 가스, 암모니아 가스 및 아르곤 가스로 이루어진 그룹으로부터 선택된 하나 이상을 포함하는 것을 특징으로 하는 상변화 메모리 유닛의 제조 방법.
  41. 청구항 41은(는) 설정등록료 납부시 포기되었습니다.
  42. 제39항에 있어서, 상기 제1 소스 가스는 Ge(i-Pr)(NEtMe)3 또는 Ge(CH2CHCH2)4를 포함하며, 상기 제2 소스 가스는 Sb(iPr)3 또는 Sb(CH(CH3)2)3를 포함하고, 상기 제3 소스 가스는 Te(tBu)2 또는 Te(CH(CH3)3)2를 포함하는 것을 특징으로 하는 상변화 메모리 유닛의 제조 방법.
  43. 제38항에 있어서, 상기 상변화 물질층을 형성하는 단계는,
    상기 기판을 반응 챔버 내로 로딩시키는 단계;
    상기 기판 상으로 게르마늄을 포함하는 제1 소스 가스 및 텔루르를 포함하는 제2 소스 가스를 제공하여 상기 제1 전극, 상기 개구의 측벽 및 상기 절연 구조물 상에 화합물층을 형성하는 단계;
    상기 반응 챔버를 1차 퍼지하는 단계;
    상기 화합물층 상으로 안티몬을 포함하는 제3 소스 가스 및 상기 제2 소스 가스를 제공하는 단계; 및
    상기 반응 챔버를 1차 퍼지하는 단계를 더 구비하는 것을 특징으로 하는 상변화 메모리 유닛의 제조 방법.
  44. 기판을 노출시키는 개구를 갖는 절연 구조물을 기판 상에 형성하는 단계;
    상기 개구를 부분적으로 채우면서 상기 노출된 기판 상에 다이오드를 형성하는 단계;
    상기 다이오드 및 상기 개구의 측벽 상에 핵형성층 패턴을 형성하는 단계;
    상기 개구를 완전히 채우면서 상기 핵형성층 패턴 상에 상변화 물질층 패턴을 형성하는 단계; 및
    상기 상변화 물질층 패턴 상에 전극을 형성하는 단계를 구비하는 상변화 메모리 유닛의 제조 방법.
  45. 청구항 45은(는) 설정등록료 납부시 포기되었습니다.
    제44항에 있어서, 상기 다이오드는 선택적 에피택시얼 성장 공정을 이용하여 상기 노출된 기판으로부터 성장된 폴리실리콘을 포함하는 것을 특징으로 하는 상변화 메모리 유닛의 제조 방법.
  46. 제45항에 있어서, 상기 핵형성층 패턴은 TiCl4 또는 TTIP를 포함하는 반응성 전구체 및 오존을 포함하는 산화제를 사용하는 원자층 적층 공정으로 형성되는 것을 특징으로 하는 상변화 메모리 유닛의 제조 방법.
  47. 제46항에 있어서, 상기 상변화 물질층 패턴은 Ge(i-Pr)(NEtMe)3 또는 Ge(CH2CHCH2)4를 포함하는 제1 소스 가스, Sb(iPr)3 또는 Sb(CH(CH3)2)3를 포함하는 제2 소스 가스, Te(tBu)2 또는 Te(CH(CH3)3)2를 포함하는 제3 소스 가스, 그리고 수소 가스, 암모니아 가스 및 아르곤 가스로 이루어진 그룹으로부터 선택된 하나 이상을 포함하는 리간드 분해 가스를 사용하는 화학 기상 증착 공정으로 형성되는 것을 특징으로 하는 상변화 메모리 유닛의 제조 방법.
  48. 청구항 48은(는) 설정등록료 납부시 포기되었습니다.
    제46항에 있어서, 상기 상변화 물질층 패턴은 게르마늄을 포함하는 제1 소스 가스, 텔루르를 포함하는 제2 소스 가스 및 안티몬을 포함하는 제3 소스 가스를 사용하는 화학 기상 증착 공정으로 형성되는 것을 특징으로 하는 상변화 메모리 유닛의 제조 방법.
  49. 반도체 기판에 적어도 하나의 콘택 영역을 형성하는 단계;
    상기 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 관통하여 상기 콘택 영역에 접촉되는 적어도 하나의 패드를 형성하는 단계;
    상기 패드 및 상기 층간 절연막 상에 제1 전극을 형성하는 단계;
    상기 제1 전극을 덮으면서 상기 층간 절연막 상에 상기 제1 전극을 노출시키는 개구를 갖는 절연 구조물을 형성하는 단계;
    상기 노출된 제1 전극 및 상기 개구의 측벽 상에 금속 산화물을 원자층 적층 공정으로 증착하여 핵형성층 패턴을 형성하는 단계;
    상기 개구를 채우면서 상기 핵형성층 패턴 상에 칼코겐 화합물을 화학 기상 증착 공정으로 증착하여 상변화 물질층 패턴을 형성하는 단계; 및
    상기 상변화 물질층 패턴 상에 제2 전극을 형성하는 단계를 구비하는 상변화 메모리 장치의 제조 방법.
  50. 반도체 기판에 콘택 영역을 형성하는 단계;
    상기 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 상기 콘택 영역을 노출시키는 개구를 갖는 절연 구조물을 형성하는 단계;
    상기 개구를 부분적으로 채우면서 상기 콘택 영역 상에 다이오드를 형성하는 단계;
    상기 다이오드 및 상기 개구의 측벽 상에 금속 산화물을 원자층 적층 공정으로 증착하여 핵형성층 패턴을 형성하는 단계;
    상기 개구를 채우면서 상기 핵형성층 패턴 상에 칼코겐 화합물을 화학 기상 증착 공정으로 증착하여 상변화 물질층 패턴을 형성하는 단계; 및
    상기 상변화 물질층 패턴 상에 전극을 형성하는 단계를 구비하는 상변화 메모리 장치의 제조 방법.
KR1020060074490A 2006-08-08 2006-08-08 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는상변화 메모리 장치 및 그 제조 방법 KR100791477B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230082068A (ko) * 2021-12-01 2023-06-08 광주과학기술원 멀티레벨 스위칭 특성을 갖는 멤리스터 및 그 제조 방법

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7825396B2 (en) 2006-01-11 2010-11-02 Macronix International Co., Ltd. Self-align planerized bottom electrode phase change memory and manufacturing method
EP1850378A3 (en) * 2006-04-28 2013-08-07 Semiconductor Energy Laboratory Co., Ltd. Memory device and semicondutor device
EP2018642A4 (en) 2006-05-12 2009-05-27 Advanced Tech Materials LOW TEMPERATURE DEPOSITION OF STORAGE MATERIALS
SG176449A1 (en) 2006-11-02 2011-12-29 Advanced Tech Materials Antimony and germanium complexes useful for cvd/ald of metal thin films
US8410607B2 (en) * 2007-06-15 2013-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory structures
KR101148217B1 (ko) * 2007-10-02 2012-05-25 가부시키가이샤 아루박 칼코게나이드 막 및 그 제조 방법
KR101458953B1 (ko) 2007-10-11 2014-11-07 삼성전자주식회사 Ｇｅ（Ⅱ）소오스를 사용한 상변화 물질막 형성 방법 및상변화 메모리 소자 제조 방법
US8834968B2 (en) 2007-10-11 2014-09-16 Samsung Electronics Co., Ltd. Method of forming phase change material layer using Ge(II) source, and method of fabricating phase change memory device
SG178736A1 (en) * 2007-10-31 2012-03-29 Advanced Tech Materials Amorphous ge/te deposition process
KR101168977B1 (ko) * 2007-11-19 2012-07-26 삼성전자주식회사 콘택홀에 인접한 층간절연막 상에 성장 방지막을 갖는집적회로 메모리 소자의 제조 방법
US20090215225A1 (en) 2008-02-24 2009-08-27 Advanced Technology Materials, Inc. Tellurium compounds useful for deposition of tellurium containing materials
KR101515544B1 (ko) * 2008-04-18 2015-04-30 주식회사 원익아이피에스 칼코제나이드 박막 형성방법
KR101521998B1 (ko) * 2008-09-03 2015-05-21 삼성전자주식회사 상변화막 형성방법
US8030130B2 (en) * 2009-08-14 2011-10-04 International Business Machines Corporation Phase change memory device with plated phase change material
US20110108792A1 (en) * 2009-11-11 2011-05-12 International Business Machines Corporation Single Crystal Phase Change Material
US8017432B2 (en) * 2010-01-08 2011-09-13 International Business Machines Corporation Deposition of amorphous phase change material
KR101163046B1 (ko) * 2010-07-08 2012-07-05 에스케이하이닉스 주식회사 상변화 메모리 소자의 제조 방법
US8243506B2 (en) 2010-08-26 2012-08-14 Micron Technology, Inc. Phase change memory structures and methods
CN102479923B (zh) * 2010-11-30 2014-04-02 中芯国际集成电路制造(北京)有限公司 相变存储器的制作方法
CN103682089A (zh) * 2012-09-11 2014-03-26 中国科学院上海微***与信息技术研究所 高速、高密度、低功耗的相变存储器单元及制备方法
US8921821B2 (en) 2013-01-10 2014-12-30 Micron Technology, Inc. Memory cells
WO2015116107A1 (en) * 2014-01-30 2015-08-06 Hewlett-Packard Development Company, L.P. Memristor memory with volatile and non-volatile states
KR20150108176A (ko) * 2014-03-17 2015-09-25 에스케이하이닉스 주식회사 상변화층을 구비한 반도체 집적 회로 장치의 제조방법
US10937961B2 (en) 2018-11-06 2021-03-02 International Business Machines Corporation Structure and method to form bi-layer composite phase-change-memory cell
CN113299827A (zh) * 2021-04-20 2021-08-24 长江先进存储产业创新中心有限责任公司 相变存储器及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040054250A (ko) * 2002-12-18 2004-06-25 삼성전자주식회사 상전이 메모리 셀 및 그 형성방법
US20050064606A1 (en) 2003-08-05 2005-03-24 Stmicroelectronics S.R.I. Process for manufacturing a phase change memory array in Cu-damascene technology and phase change memory array manufactured thereby
KR20060001091A (ko) * 2004-06-30 2006-01-06 주식회사 하이닉스반도체 상변환 기억 소자 및 그 제조방법

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6969866B1 (en) * 1997-10-01 2005-11-29 Ovonyx, Inc. Electrically programmable memory element with improved contacts
US6299610B1 (en) * 1998-01-07 2001-10-09 Vasca, Inc. Methods and apparatus for disinfecting subcutaneously implanted devices
US6299609B1 (en) * 1998-01-07 2001-10-09 Vasca, Inc. Methods and apparatus for inhibiting infection of subcutaneously implanted devices
US20060219157A1 (en) * 2001-06-28 2006-10-05 Antti Rahtu Oxide films containing titanium
US6592564B2 (en) * 1999-07-23 2003-07-15 Vasca, Inc. Methods and kits for locking and disinfecting implanted catheters
US6685694B2 (en) * 1999-07-23 2004-02-03 Vasca, Inc. Methods and kits for locking and disinfecting implanted catheters
US6679870B1 (en) * 1999-07-23 2004-01-20 Vasca, Inc. Methods and kits for locking and disinfecting implanted catheters
US6350251B1 (en) * 2000-01-18 2002-02-26 Biolink Corporation Biocidal locks
JP4673958B2 (ja) * 2000-06-19 2011-04-20 株式会社日本触媒 固形物除去装置
US6569705B2 (en) * 2000-12-21 2003-05-27 Intel Corporation Metal structure for a phase-change memory device
US6511867B2 (en) * 2001-06-30 2003-01-28 Ovonyx, Inc. Utilizing atomic layer deposition for programmable device
US6511862B2 (en) * 2001-06-30 2003-01-28 Ovonyx, Inc. Modified contact for programmable devices
US6566700B2 (en) * 2001-10-11 2003-05-20 Ovonyx, Inc. Carbon-containing interfacial layer for phase-change memory
AU2003241844A1 (en) * 2002-07-11 2004-02-02 Matsushita Electric Industrial Co., Ltd. Nonvolatile memory and its manufacturing method
US7129531B2 (en) * 2002-08-08 2006-10-31 Ovonyx, Inc. Programmable resistance memory element with titanium rich adhesion layer
US6872963B2 (en) * 2002-08-08 2005-03-29 Ovonyx, Inc. Programmable resistance memory element with layered memory material
US7242019B2 (en) * 2002-12-13 2007-07-10 Intel Corporation Shunted phase change memory
KR100504698B1 (ko) * 2003-04-02 2005-08-02 삼성전자주식회사 상변화 기억 소자 및 그 형성 방법
US7057923B2 (en) * 2003-12-10 2006-06-06 International Buisness Machines Corp. Field emission phase change diode memory
US7138687B2 (en) * 2004-01-26 2006-11-21 Macronix International Co., Ltd. Thin film phase-change memory
KR100653701B1 (ko) * 2004-08-20 2006-12-04 삼성전자주식회사 반도체 소자의 작은 비아 구조체 형성방법 및 이를 사용한상변화 기억 소자의 제조방법
KR100626388B1 (ko) * 2004-10-19 2006-09-20 삼성전자주식회사 상변환 메모리 소자 및 그 형성 방법
US7214958B2 (en) * 2005-02-10 2007-05-08 Infineon Technologies Ag Phase change memory cell with high read margin at low power operation
US7348590B2 (en) * 2005-02-10 2008-03-25 Infineon Technologies Ag Phase change memory cell with high read margin at low power operation
US7229883B2 (en) * 2005-02-23 2007-06-12 Taiwan Semiconductor Manufacturing Company, Ltd. Phase change memory device and method of manufacture thereof
US7473637B2 (en) * 2005-07-20 2009-01-06 Micron Technology, Inc. ALD formed titanium nitride films

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040054250A (ko) * 2002-12-18 2004-06-25 삼성전자주식회사 상전이 메모리 셀 및 그 형성방법
US20050064606A1 (en) 2003-08-05 2005-03-24 Stmicroelectronics S.R.I. Process for manufacturing a phase change memory array in Cu-damascene technology and phase change memory array manufactured thereby
KR20060001091A (ko) * 2004-06-30 2006-01-06 주식회사 하이닉스반도체 상변환 기억 소자 및 그 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230082068A (ko) * 2021-12-01 2023-06-08 광주과학기술원 멀티레벨 스위칭 특성을 갖는 멤리스터 및 그 제조 방법
KR102671671B1 (ko) * 2021-12-01 2024-06-03 광주과학기술원 멀티레벨 스위칭 특성을 갖는 멤리스터 및 그 제조 방법

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Publication number Publication date
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