KR20040022490A

KR20040022490A - 반도체의 플래쉬 메모리 셀 소자 제조방법

Info

Publication number: KR20040022490A
Application number: KR1020020054017A
Authority: KR
Inventors: 서영훈
Original assignee: 아남반도체 주식회사
Priority date: 2002-09-07
Filing date: 2002-09-07
Publication date: 2004-03-16

Abstract

본 발명은 반도체의 플래쉬 메모리 셀 소자 제조방법에 관한 것으로, 실리콘 기판 상에 아이솔레이션(isolation)을 위한 플래쉬 터널 산화막(flash tunnel oxide)을 형성하며, 그 위에 플로팅 게이트(floating gate)로 사용할 폴리 실리콘(poly silicon)을 증착한다. 이후, 플로팅 게이트 상에 버퍼 산화막(buffer oxide)을 증착하고, 패턴 식각(pattern etch)을 실시하여 포트 레지스트(Photo Resist)를 스트립(strip)한다. 다음으로, 패턴 식각을 실시한 상태에서 평면 질화막 상에 존재하는 폴리 실리콘(poly silicon)을 제거한 후, 요철이 있는 플로팅 게이트(floating gate)를 형성하며, 형성된 플로팅 게이트 상에 ONO 계층을 증착하고 컨트롤 게이트(control gate)로 사용할 폴리 실리콘을 증착한다. 그리고, 소스/드레인(Source/Drain :S/D) 임플란트(implant)를 실시하여 S/D를 형성하고, 컨트롤 게이트를 패터닝(patterning) 및 식각(etch)하여 적층형 플래쉬 셀(flash cell)을 형성한다. 따라서, 플로팅 게이트(Floating gate)와 컨트롤 게이트간의 접촉 면적을 증가시켜 커패시티브 커플링 비율(capacitive coupling ratio)을 증가시킴으로써, 낮은 전압에도 각종 프로그램을 구동시킬 수 있는 효과가 있다.

Description

반도체의 플래쉬 메모리 셀 소자 제조방법{METHOD FOR MANUFACTURING FLASH MEMORY CELL DEVICE IN SEMICONDUCTOR}

본 발명은 반도체의 플래쉬 메모리 셀 소자 제조방법에 관한 것으로, 특히플로팅 게이트(Floating gate)와 컨트롤 게이트(control gate) 간의 접촉 면적을 증가시킴으로 인해 유발되는 커패시티브 커플링 비율(capacitive coupling ratio)을 증가시켜 낮은 전압에서도 프로그램을 구동시킬 수 있도록 하는 제조방법에 관한 것이다.

통상적으로, 반도체의 비휘발성 플래쉬 메모리 셀 소자 제조에서의 대표적인 셀 구조는 단순 적층 구조의 이톡스(etox) 셀과 1셀당 2트랜지스터 구조의 채널분리(split gate)형 셀(cell)로 구분된다.

이러한, 셀 구조는 모두 플로팅 게이트(floating gate)에 프로그램을 구동하기 위해 플로팅 게이트와 컨트롤 게이트간의 커패시턴스를 증가시켜 사용하는 것이다.

도 1을 참조하면, 종래 플래쉬 셀중 단순 적층 구조의 이톡스 셀 단면 구조를 도시한 도면으로, 실리콘 기판(Si-substrate)(1) 상에 소스/드레인(Source/Drain : S/D) 임플란트(implant)를 실시하여 S/D 에리어(area)(2)를 형성한다.

S/D 에리어(2)가 형성된 상태에서, 그 위에 플래쉬 터널 산화막(flash tunnel oxide)(3)을 증착하며, 플래쉬 터널 산화막(3)상에 플로팅 게이트(floating gate)(4)를 형성한다.

플로팅 게이트(4)를 형성한 상태에서 ONO 계층(layer)(5)을 증착하고, 그 위에 컨트롤 게이트(6)를 형성한다.

이와 같이, S/D 에리어(2)와 플로팅 게이트(4) 사이에 유도되는 커패시턴스밸유(capacitance value)(Cd)와, 플로팅 게이트(4)와 컨트롤 게이트(6) 사이에 유도되는 커패시턴스 밸유(capacitance value)(Cfc)를 이용하여 커패시티브 커플링 비율(capacitive coupling ratio)을 구한다.

즉, 비율 공식(F) = Cd(Drain Capacitance) / Cfc(Floating/Control Gate Capacitance)로서, 각각의 밸유 접촉 면적이 작아질 경우, 커패시티브 커플링 비율(capacitive coupling ratio)이 감소하게 되어 낮은 전압에서 프로그램이 구동되지 않게 되는 문제점이 있다.

따라서, 본 발명은 상술한 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 플로팅 게이트(Floating gate)와 컨트롤 게이트(control gate) 간의 접촉 면적을 증가시켜 커패시티브 커플링 비율(capacitive coupling ratio)을 증가시켜 낮은 전압에서 각종 프로그램을 구동시키며, 이로 인하여 플래쉬 셀의 프로그램 효율을 증가시킬 수 있도록 하는 반도체의 플래쉬 메모리 셀 소자 제조방법을 제공함에 있다.

이러한 목적을 달성하기 위한 본 발명에서 반도체의 플래쉬 메모리 셀 소자 제조방법은 실리콘 기판(Si-Substrate) 상에 아이솔레이션(isolation)을 위한 플래쉬 터널 산화막(flash tunnel oxide)을 형성하며, 그 위에 플로팅 게이트(floating gate)로 사용할 폴리 실리콘(poly silicon)을 증착하는 단계; 플로팅 게이트 상에 버퍼 산화막(buffer oxide)을 증착하고, 패턴 식각(pattern etch)을 실시하여 포트 레지스트(Photo Resist : PR)를 스트립(strip)하는 단계; 패턴 식각(patten etch)을 실시한 상태에서 평면 질화막 상에 존재하는 폴리 실리콘(poly silicon)을 제거한 후, 요철이 있는 플로팅 게이트(floating gate)를 형성하는 단계; 형성된 플로팅 게이트(floating gate) 상에 ONO 계층을 증착하고 컨트롤 게이트(control gate)로 사용할 폴리 실리콘을 증착하는 단계; 폴리 실리콘을 증착한 후, 소스/드레인(Source/Drain : S/D) 임플란트(implant)를 실시하여 S/D를 형성하고, 컨트롤 게이트(control gate)를 패터닝(patterning) 및 식각(etch)하여 적층형 플래쉬 셀(flash cell)을 형성하는 단계를 포함하는 것을 특징으로 한다.

또한, 상술한 목적을 달성하기 위한 본 발명의 다른 실시 예에 따른 반도체의 플래쉬 메모리 셀 소자 제조방법은 실리콘 기판 상에 아이솔레이션(isolation)을 위한 플래쉬 터널 산화막(flash tunnel oxide)을 형성하며, 그 위에 플로팅 게이트(floating gate)로 사용할 폴리 실리콘(poly silicon)을 증착하는 단계; 플로팅 게이트 상에 버퍼 산화막(buffer oxide)을 증착하고, 패턴 식각(pattern etch)을 실시하여 포트 레지스트(Photo Resist : PR)를 스트립(strip)하는 단계; PR을 스트립한 상태에서, 패턴 식각(pattern etch)하여 S/D 임플란트(implant)를 실시하여 S/D를 형성하는 단계; 패턴 식각을 실시한 패턴에서 평면 질화막 상에 존재하는 폴리 실리콘(poly silicon)을 제거한 후, 요철이 있는 플로팅 게이트(floating gate)를 형성하는 단계; 형성된 플로팅 게이트(floating gate) 상에 ONO 계층을 증착하고 컨트롤 게이트(control gate)로 사용할 폴리 실리콘을 증착하는 단계를 포함하는 것을 특징으로 한다.

도 1은 종래 플래쉬 셀중 단순 적층 구조의 이톡스 셀 단면 구조를 도시한 도면이며,

도 2는 본 발명에 따른 반도체의 플래쉬 메모리 셀 소자 제조방법에 대하여 도시한 도면이며,

도 3은 본 발명의 다른 실시 예에 따른 반도체의 플래쉬 메모리 셀 소자 제조방법에 대하여 도시한 도면이다.

<도면의 주요부분에 대한 부호의 설명>

10 : 실리콘 기판 20 : S/D

30 : 플래쉬 터널 산화막 40 : 플로팅 게이트

50 : 버퍼 산화막 60 : 포트 레지스트

70 : ONO 계층 80 : 컨트롤 게이트

이하, 첨부된 도면을 참조하여 본 발명의 구성 및 동작에 대하여 상세히 설명한다.

도 2a 내지 도 2c는 본 발명에 따른 반도체의 플래쉬 메모리 셀 소자 제조방법에 대하여 도시한 도면을 보다 상세하게 설명한다.

즉, 도 2a를 참조하면, 실리콘 기판(Si-Substrate)(10) 상에 아이솔레이션(isolation)을 위한 플래쉬 터널 산화막(flash tunnel oxide)(30)을 형성하며, 그 위에 플로팅 게이트(floating gate)(40)로 사용할 폴리 실리콘(poly silicon)을 증착한다.

이후, 플로팅 게이트(40) 상에 버퍼 산화막(buffer oxide) 또는 질화막(50)을 증착하고, 패턴 식각(pattern etch)을 실시하여 포트 레지스트(Photo Resist : PR)(60)를 스트립(strip)한다. 이때, 버퍼 산화막 또는 질화막(50)을 EPD(Etch Pit Density)를 이용하여 시간 식각을 수행하는데, 시간 식각(time etch)을 통해 플로팅 게이트(40)의 폴리 실리콘에 요철을 형성시킬 수 있는 깊이까지 식각을 실시한다.

다음으로, 도 2b에 도시된 바와 같이, 패턴 식각(patten etch)을 실시한 상태에서 평면 질화막 상에 존재하는 폴리 실리콘(poly silicon)을 제거한 후, 요철이 있는 플로팅 게이트(floating gate)를 형성한 후, 형성된 플로팅 게이트(floating gate) 상에 ONO 계층(70)을 증착하고 컨트롤 게이트(control gate)(80)로 사용할 폴리 실리콘을 증착한다. 여기서, 요철이 있는 플로팅 게이트(floating gate) 형성은 플로팅 게이트와 컨트롤 게이트와의 접촉 면적을 증대시키는 효과를 발생시킨다.

다음으로, 도 2c를 참조하면, 소스/드레인(Source/Drain : S/D) 임플란트(implant)를 실시하여 S/D(20)를 형성하고, 컨트롤 게이트(control gate)(80)를 패터닝(patterning)하고, 이어서 식각(etch)하여 적층형 플래쉬 셀(flash cell)을 형성한다.

한편, 도 3a 내지 도 3c를 참조하면, 본 발명의 다른 실시 예에 따른 반도체의 플래쉬 메모리 셀 소자 제조방법에 대하여 도시한 도면을 보다 상세하게 설명한다.

즉, 도 3a를 참조하면, 실리콘 기판(Si-Substrate)(10) 상에 아이솔레이션(isolation)을 위한 플래쉬 터널 산화막(flash tunnel oxide)(30)을 형성하며, 그 위에 플로팅 게이트(floating gate)(40)로 사용할 폴리 실리콘(poly silicon)을 증착한다.

다음으로, 도 3b에 도시된 바와 같이, PR(60)을 스트립한 상태에서, 패턴 식각(pattern etch)하여 소스/드레인(Source/Drain : S/D) 임플란트(implant)를 실시하여 S/D(20)를 형성하며, 패턴 식각을 실시한 패턴에서 평면 질화막 상에 존재하는 폴리 실리콘(poly silicon)을 제거한 후, 요철이 있는 플로팅 게이트(floating gate)(40)를 형성한다. 여기서, 요철이 있는 플로팅 게이트(floating gate) 형성은 플로팅 게이트와 컨트롤 게이트와의 접촉 면적을 증대시키는 효과를 발생시킨다.

이후, 도 3c에 도시된 바와 같이, 형성된 플로팅 게이트(floating gate) 상에 ONO 계층(70)을 증착하고 컨트롤 게이트(control gate)(80)로 사용할 폴리 실리콘을 증착한다. 여기서, 컨트롤 게이트(control gate)(80)는 S/D(20)와 직교하는 방향으로 형성하는 셀 구조로 이루어지며, 셀 정션(cell junction)을 컨트롤 게이트 형성 이전에 구성해야한다.

상기와 같이 설명한 본 발명은 플로팅 게이트(Floating gate)와 컨트롤 게이트(control gate) 간의 접촉 면적을 증가시켜 커패시티브 커플링 비율(capacitive coupling ratio)을 증가시킴으로써, 낮은 전압에도 각종 프로그램을 구동시킬 수 있는 효과가 있다.

Claims

반도체의 메모리 셀 소자 제조방법에 있어서,

실리콘 기판(Si-Substrate) 상에 아이솔레이션(isolation)을 위한 플래쉬 터널 산화막(flash tunnel oxide)을 형성하며, 그 위에 플로팅 게이트(floating gate)로 사용할 폴리 실리콘(poly silicon)을 증착하는 단계;

상기 플로팅 게이트 상에 버퍼 산화막(buffer oxide)을 증착하고, 패턴 식각(pattern etch)을 실시하여 포트 레지스트(Photo Resist : PR)를 스트립(strip)하는 단계;

상기 패턴 식각(patten etch)을 실시한 상태에서 평면 질화막 상에 존재하는 폴리 실리콘(poly silicon)을 제거한 후, 요철이 있는 플로팅 게이트(floating gate)를 형성하는 단계;

상기 형성된 플로팅 게이트(floating gate) 상에 ONO 계층을 증착하고 컨트롤 게이트(control gate)로 사용할 폴리 실리콘을 증착하는 단계;

상기 폴리 실리콘을 증착한 후, 소스/드레인(Source/Drain : S/D) 임플란트(implant)를 실시하여 S/D를 형성하고, 컨트롤 게이트(control gate)를 패터닝(patterning) 및 식각(etch)하여 적층형 플래쉬 셀(flash cell)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체의 플래쉬 메모리 셀 소자 제조방법.
제 1 항에 있어서,

상기 버퍼 산화막을 EPD(Etch Pit Density)를 이용하여 시간 식각을 수행하며, 상기 시간 식각(time etch)을 통해 상기 플로팅 게이트의 폴리 실리콘에 요철을 형성시킬 수 있는 깊이까지 식각을 실시하는 것을 특징으로 하는 반도체의 플래쉬 메모리 셀 소자 제조방법.
제 2 항에 있어서,

상기 요철이 있는 플로팅 게이트(floating gate) 형성은 상기 플로팅 게이트와 컨트롤 게이트와의 접촉 면적을 증대시키는 것을 특징으로 하는 반도체의 플래쉬 메모리 셀 소자 제조방법.
반도체의 메모리 셀 소자 제조방법에 있어서,

실리콘 기판(Si-Substrate) 상에 아이솔레이션(isolation)을 위한 플래쉬 터널 산화막(flash tunnel oxide)을 형성하며, 그 위에 플로팅 게이트(floating gate)로 사용할 폴리 실리콘(poly silicon)을 증착하는 단계;

상기 플로팅 게이트 상에 버퍼 산화막(buffer oxide)을 증착하고, 패턴 식각(pattern etch)을 실시하여 포트 레지스트(Photo Resist : PR)를 스트립(strip)하는 단계;

상기 PR을 스트립한 상태에서, 패턴 식각(pattern etch)하여 소스/드레인(Source/Drain : S/D) 임플란트(implant)를 실시하여 S/D를 형성하는 단계;

상기 패턴 식각을 실시한 패턴에서 평면 질화막 상에 존재하는 폴리 실리콘(poly silicon)을 제거한 후, 요철이 있는 플로팅 게이트(floating gate)를 형성하는 단계;

상기 형성된 플로팅 게이트(floating gate) 상에 ONO 계층을 증착하고 컨트롤 게이트(control gate)로 사용할 폴리 실리콘을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체의 플래쉬 메모리 셀 소자 제조방법.
제 4 항에 있어서,

상기 버퍼 산화막을 EPD(Etch Pit Density)를 이용하여 시간 식각을 수행하며, 상기 시간 식각(time etch)을 통해 상기 플로팅 게이트의 폴리 실리콘에 요철을 형성시킬 수 있는 깊이까지 식각을 실시하는 것을 특징으로 하는 반도체의 플래쉬 메모리 셀 소자 제조방법.
제 5 항에 있어서,

상기 요철이 있는 플로팅 게이트(floating gate) 형성은 상기 플로팅 게이트와 컨트롤 게이트와의 접촉 면적을 증대시키는 것을 특징으로 하는 반도체의 플래쉬 메모리 셀 소자 제조방법.
제 4 항에 있어서,

상기 컨트롤 게이트(control gate)는 S/D와 직교하는 방향으로 형성하는 셀구조로 이루어지며, 셀 정션(cell junction)을 컨트롤 게이트 형성 이전에 구성해야하는 것을 특징으로 하는 반도체의 플래쉬 메모리 셀 소자 제조방법.