KR20070062017A - 플래쉬 메모리 소자의 제조방법 - Google Patents
플래쉬 메모리 소자의 제조방법 Download PDFInfo
- Publication number
- KR20070062017A KR20070062017A KR1020050121673A KR20050121673A KR20070062017A KR 20070062017 A KR20070062017 A KR 20070062017A KR 1020050121673 A KR1020050121673 A KR 1020050121673A KR 20050121673 A KR20050121673 A KR 20050121673A KR 20070062017 A KR20070062017 A KR 20070062017A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- polysilicon
- film
- floating gate
- flash memory
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 37
- 229920005591 polysilicon Polymers 0.000 claims abstract description 37
- 238000002955 isolation Methods 0.000 claims abstract description 28
- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000000206 photolithography Methods 0.000 claims abstract description 6
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 238000005530 etching Methods 0.000 abstract description 8
- 230000000694 effects Effects 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 셀프 얼라인 쉘로우 트렌치 아이솔레이션 스킴(Self Aligned Shallow Trench Isolation scheme)을 적용하는 플래쉬 메모리 소자에서 소자분리막상에 식각정지막을 형성하여 이후 플로팅 게이트용 폴리실리콘막 식각시 소자분리막의 어택(attack)을 방지하는 기술이다.
이와 같은 본 발명을 이용하면, 컨트롤 게이트와 반도체 기판간 거리가 확보되므로 누설 전류를 방지할 수 있고, 누설 전류가 발생되지 않는 범위에서 EFH(Effective Field Height)를 충분히 낮출 수 있으므로 간섭 효과(interference effect)를 줄일 수 있는 효과가 있다.
EFH(Effective Field Height), 간섭 효과, 누설 전류
Description
도 1은 종래 기술에 따른 플래쉬 메모리 소자의 단면도
도 2a 내지 도 2d는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
20 : 반도체 기판 21 : 터널 산화막
22 : 제 1 폴리실리콘막 23 : 소자분리막
24 : 식각 정지막 25 : 제 2 폴리실리콘막
26 : ONO막 27: 컨트롤 게이트
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 셀프 얼라인 쉘로우 트렌치 아이솔레이션 스킴(Self Aligned Shallow Trench Isolation scheme) 을 적용하는 플래쉬 메모리 소자에서 누설 전류를 방지하고 간섭 효과를 줄이기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.
소자의 집적도가 향상됨에 따라서 이웃하는 플로팅 게이트간 기생 커패시턴스(parasitic capacitance)가 점점 증가되고 있다. 그 결과, 커플링 비(cell coupling ratio)가 감소되어 프로그램 스피드(program speed)가 저하되고, 간섭 효과(interference effect)가 증가되었다.
간섭 효과란, 리딩(reading)하려는 셀(cell)의 바로 인접 셀을 프로그램(program)하게 되면 인접 셀의 플로팅 게이트의 전하(charge) 변화로 인해 바로 옆의 셀의 리드 동작시 인접 프로그램된 셀(programed cell)의 커패시턴스 작용으로 실제 셀의 문턱전압보다 높은 문턱전압이 리딩되는 현상을 일컫는 것으로, 간섭 효과가 증가되면 데이터 저장 및 유지 특성이 저하되게 되므로 간섭 효과를 줄일 필요가 있다.
이하, 첨부된 도면을 참조하여 종래 기술의 문제점을 설명하면 다음과 같다.
도 1은 종래 기술에 따른 플래쉬 메모리 소자의 단면도로, 10은 반도체 기판, 11은 반도체 기판(10)을 활성영역과 필드 영역으로 구분하며 상기 반도체 기판(10) 표면위로 EFH(Effective Field Height)만큼 돌출된 소자분리막, 12는 활성영역의 반도체 기판(10)상에 형성되는 터널 산화막, 13은 터널 산화막(12)상에 형성되며 반도체 기판(10) 표면위로 돌출된 소자분리막(11)들 사이에 위치하는 플로팅 게이트용 제 1 폴리실리콘막, 14는 상기 소자분리막(11) 및 제 1 폴리실리콘막(13)상에 폴리실리콘막을 형성하고 소자분리막(11) 상부의 폴리실리콘막을 제거하여 형 성되는 플로팅 게이트용 제 2 폴리실리콘막, 15는 ONO막, 16은 컨트롤 게이트를 각각 나타낸다.
간섭 효과를 줄이기 위해서는 인접 셀간 기생 커패시턴스(parasitic capacitance)가 작아져야 하므로 EFH를 낮추면 되나, EFH를 낮추면 컨트롤 게이트(16)와 반도체 기판(10)간 거리가 가까워져 누설 전류가 발생되게 된다.
이론적으로는 EFH를 적당히 낮출 경우 누설 전류가 발생되는 문제없이 간섭 효과를 줄일 수 있을 것으로 판단되지만, 실제로는 공정 마진이 부족한 일부 셀에서 플로팅 게이트용 제 2 폴리실리콘막(14) 식각 공정시 그 하부의 소자분리막(11)이 어택되게 되어 컨트롤 게이트(16)와 반도체 기판(10)간에 누설 전류가 발생되게 된다(A 참조).
따라서, 본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 공정 마진을 향상시키어 누설 전류를 방지할 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 간섭 효과를 줄일 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 있다.
본 발명에 따른 플래쉬 메모리 소자의 제조방법은 터널 산화막과 플로팅 게 이트용 제 1 폴리실리콘막이 형성된 반도체 기판에 트렌치를 형성하고 상기 트렌치내에 소자분리막을 형성하는 단계와, 상기 소자분리막상에 식각 정지막을 형성하는 단계와, 상기 전체 구조물상에 플로팅 게이트용 제 2 폴리실리콘막을 형성하는 단계와, 사진 식각 공정으로 상기 소자분리막 상부의 제 2 폴리실리콘막을 제거하여 상기 제 1 폴리실리콘막과 제 2 폴리실리콘막으로 구성되는 플로팅 게이트를 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도이다.
SA-STI(Self Aligned Shallow Trench Isolation) 스킴의 플래쉬 메모리 소자 제조를 위해서는 먼저, 도 2a에 도시하는 바와 같이 반도체 기판(20)상에 터널 산화막(21)과 플로팅 게이트용 제 1 폴리실리콘막(22)을 차례로 형성하고 사진 식각 공정으로 필드 영역의 제 1 폴리실리콘막(22)과 터널 산화막(21)과 반도체 기판(20)을 일정 깊이 식각하여 소자분리용 트렌치(미도시)를 형성한다.
상기 제 1 폴리실리콘막(22)의 두께에 따라서 EFH가 결정되게 되므로 상기 제 1 폴리실리콘막(22)의 두께를 적절히 조절하는 것이 중요하다.
전술한 바와 같이 EFH가 작으면 누설 전류가 발생되고 EFH가 커지면 간섭 효과가 증가되게 되는 바, 이러한 점들을 고려하여 상기 제 1 폴리실리콘막(22)의 두께를 적절히 조절한다.
이어, 상기 소자분리용 트렌치가 매립되도록 전면에 HDP(High Density Plasma) 산화막을 증착하고 상기 제 1 폴리실리콘막(22)이 노출되도록 상기 HDP 산화막을 CMP(Chemical Mechanical Polishing)하여 상기 소자분리용 트렌치내에 소자분리막(23)을 형성한다.
그런 다음, 전체 구조물상에 식각 정지막(24)을 형성한다.
상기 식각 정지막(24)으로는 폴리실리콘막 및 산화막과 식각 선택비가 상이한 물질 예를 들어, 질화막을 이용하여 형성한다.
이어, 도 2b에 도시하는 바와 같이, 사진 식각 공정으로 상기 제 1 폴리실리콘막(22) 위에 형성된 식각 정지막(24)을 제거하여 상기 식각 정지막(24)이 소자분리막(23)상에만 남도록 한다.
그리고, 상기 전체 구조물상에 플로팅 게이트용 제 2 폴리실리콘막(25)을 형성하고, 도 2c에 도시하는 바와 같이 사진 식각 공정으로 상기 소자분리막(23) 상부의 제 2 폴리실리콘막(25)을 제거한다.
상기 소자분리막(23) 위의 식각 정지막(24)에 의해서 상기 식각 공정이 멈춰지게 되므로 소자분리막(23)이 어택(attack)되지 않는다. 따라서, 상기 반도체 기판(20)과 이후에 형성되는 컨트롤 게이트간 누설 전류를 방지할 수 있다.
이후, 도 2d에 도시하는 바와 같이 상기 제 2 폴리실리콘막(25)상에 ONO막(26)과 컨트롤 게이트(27)를 형성한다.
본 발명에서는 소자분리막(23)상에 식각 정지막(24)을 형성하여 이후 플로팅 게이트용 제 2 폴리실리콘막(25) 식각 공정시 소자분리막(23)이 어택되는 현상을 방지할 수 있으므로 반도체 기판(20)과 컨트롤 게이트(27)간 거리를 일정하게 유지시킬 수 있다.
따라서, 누설 전류가 발생되지 않는 범위에서 EFH를 최대한 낮추는 것이 가능하므로 기생 커패시턴스를 줄일 수 있다. 그러므로, 누설 전류를 방지함과 동시에 간섭 현상을 최소화시킬 수 있다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, 플로팅 게이트용 제 2 폴리실리콘막 식각 공정시 소자분리막의 어택을 방지할 수 있다.
둘째, 컨트롤 게이트와 반도체 기판간 거리를 일정하게 유지시킬 수 있으므로 누설 전류를 방지할 수 있다.
셋째, 누설 전류가 발생되지 않는 범위에서 EFH를 최대한 낮출 수 있으므로 기생 커패시턴스를 줄일 수 있다. 따라서, 셀간 간섭 효과를 감소시킬 수 있다.
Claims (3)
- 터널 산화막과 플로팅 게이트용 제 1 폴리실리콘막이 형성된 반도체 기판에 트렌치를 형성하고 상기 트렌치내에 소자분리막을 형성하는 단계;상기 소자분리막상에 식각 정지막을 형성하는 단계;상기 전체 구조물상에 플로팅 게이트용 제 2 폴리실리콘막을 형성하는 단계; 및사진 식각 공정으로 상기 소자분리막 상부의 제 2 폴리실리콘막을 제거하여 상기 제 1 폴리실리콘막과 제 2 폴리실리콘막으로 구성되는 플로팅 게이트를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 소자분리막 상부의 제 2 폴리실리콘막을 제거한 이후에 ONO막과 컨트롤 게이트를 형성하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 식각 정지막은 질화막을 이용하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050121673A KR20070062017A (ko) | 2005-12-12 | 2005-12-12 | 플래쉬 메모리 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050121673A KR20070062017A (ko) | 2005-12-12 | 2005-12-12 | 플래쉬 메모리 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070062017A true KR20070062017A (ko) | 2007-06-15 |
Family
ID=38357561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050121673A KR20070062017A (ko) | 2005-12-12 | 2005-12-12 | 플래쉬 메모리 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070062017A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100880322B1 (ko) * | 2006-09-29 | 2009-01-28 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 그것의 제조 방법 |
-
2005
- 2005-12-12 KR KR1020050121673A patent/KR20070062017A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100880322B1 (ko) * | 2006-09-29 | 2009-01-28 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 그것의 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100766232B1 (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| US7560340B2 (en) | Method of manufacturing flash memory device | |
| KR20050013214A (ko) | 반도체 장치 제조 방법, 반도체 장치 및 비휘발성 메모리 | |
| KR100771805B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR20150065614A (ko) | 플래시 메모리 반도체 소자 및 그 제조 방법 | |
| KR100870339B1 (ko) | 플래시 메모리 소자의 제조방법 | |
| KR100672162B1 (ko) | 플래쉬 메모리 소자 및 그의 제조방법 | |
| KR100880338B1 (ko) | 플래시 메모리 소자의 제조방법 | |
| KR101085620B1 (ko) | 불휘발성 메모리 소자의 게이트 패턴 형성방법 | |
| CN114334986A (zh) | 半导体结构及其形成方法 | |
| US20100304557A1 (en) | Method of forming flash memory device having inter-gate plug | |
| KR20070062017A (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR100871982B1 (ko) | 플래시 메모리 셀 및 그 제조 방법 | |
| US20070262476A1 (en) | Method for providing STI structures with high coupling ratio in integrated circuit manufacturing | |
| KR100602126B1 (ko) | 플래시 메모리 셀 및 그 제조 방법 | |
| KR100600955B1 (ko) | 비휘발성 메모리 소자의 셀 및 그 제조방법 | |
| CN109524407B (zh) | 存储器及其制造方法 | |
| KR100719738B1 (ko) | 플래쉬 메모리 소자, 그 구동 방법 및 제조 방법 | |
| KR100958627B1 (ko) | 플래시 메모리 소자 및 그의 제조 방법 | |
| KR100685621B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR100739961B1 (ko) | 낸드 플래쉬 메모리 소자의 제조방법 | |
| KR100559996B1 (ko) | 플래시 메모리 제조 방법 | |
| KR100803494B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR100702778B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| US7262097B2 (en) | Method for forming floating gate in flash memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |